JPS6318897B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、位相ロツクループを使用したデイジ
タル周波数シンセサイザにおいて、電圧制御発振
器の出力信号を分周する可変分周器に関する。

従来より第１図に示す構成による位相ロツクル
ープを使用したデイジタル周波数シンセサイザが
ある。この基本構成では周知の如く、電圧制御発
振器１４の出力周波数_pを可変分周器１５に加
え、分周比Ｎで分周した結果の周波数_p／Ｎなる
分周出力と、周波数_rなる基準周波数発振器１１
の出力を位相検波器１２に供給する。さらに位相
検波器１２の出力信号を低域波器１３を介し
て、電圧制御発振器１４に戻すことにより常に電
圧制御発振器１４の出力周波数が、_p＝Ｎ・_rと
なるように帰還ループが動作するものである。従
つて、電圧制御発振器１４の出力周波数_pを変え
る場合は分周数Ｎまたは基準周波数_rを変えれば
よいことになる。

通常の応用では、可変分周器１５に周波数制御
データを与え所要の分周比Ｎが得られるようにし
て、希望する出力周波数_pを電圧制御発振器１４
から取り出す場合が多い。ところが、使用目的に
よつては可変分周器１５に与える周波数制御デー
タは任意の値に設定しておいたままで、他の周波
数制御データ（説明の便宜上、以下これを周波数
シフトデータ（説明の便宜上、以下これを周波数
シフトデータとする。）により出力周波数_pを基
準周波数_rのステツプで若干ずらす必要を生ずる
場合がある。これは無線装置に使用するシンセサ
イザ等に於いて、周波数表示を所定の値に保ちつ
つシンセサイザの出力周波数を挟い範囲でシフト
させるような場合である。このような場合は、可
変分周器１５に周波数制御データと周波数シフト
データの両方を与えて、その分周比Ｎを何らかの
手法により変化できるようにすれば目的が達成さ
れる。

第２図、第３図および第４図は、従来用いられ
た手法の例を示すものである。第２図に示した手
法は、プリセツト可能なカウンタ２１とデイジタ
ル符号比較器２２で構成されるものであり、周波
数制御データはカウンタ２１に与えられ、周波数
シフトデータは符号比較器２２に与えられる。カ
ウンタ２１は_pなる入力信号を順次計数してい
き、その出力データが周波数シフトデータと一致
すると、符号比較器２２の出力によりカウンタ２
１に周波数制御データがプリセツトされる。この
プリセツト動作により符号比較器２２に入力され
る２つのデータは不一致となり、カウンタ２１は
再び計数を開始し、上記の動作を繰り返す。従つ
て、周波数シフトデータを必要に応じて変更し、
符号比較器２２から分周出力を取り出せばよい。
一般的なカウンタICの場合、クロツクパルスが
入力されて出力が変化するまでの時間に対し、プ
リセツトに要する時間は約数倍必要である。これ
はカウンタIC内部の複数個のフリツプフロツプ
を一斉にプリセツトデータに対応させてセツトま
たはリセツトするためである。このようなカウン
タの動作ではプリセツト時間が動作周波数の上限
を決定する。第２図の例では符号比較器２２の動
作遅延がカウンタに与えるプリセツト時間を減少
させる要因となるため、上記の理由により高速動
作が制限される欠点があつた。

第３図に示した従来の手法は、プリセツト可能
なカウンタ２１と複数のデコーダ２３ａ〜２３ｎ
で構成されるものであり、周波数制御データはカ
ウンタ２１に与えられ、周波数シフトデータはデ
コーダ２３ａ〜２３ｎに与えられる。カウンタ２
１は_pなる入力信号を順次計数していき、あらか
じめ周波数シフトデータで選択された２３ａ〜２
３ｎのうちの１つのデコーダが特定値を検出する
とその出力でカウンタ２１に周波数制御データが
プリセツトされる。従つて周波数シフトデータを
必要に応じて変更し、デコーダから分周出力を取
り出せばよい訳であるが特定値を検出するデコー
ダを多数用意しなければならなかつた。

第４図に示した手法は、プリセツト可能なカウ
ンタ２１と特定値を検出するデコーダ２３と、演
算器２４とで構成されるものであり、周波数制御
データと周波数シフトデータは演算器２４に与え
られる。カウンタ２１は、_pなる入力信号を順次
計数していき、デコーダ２３がカウンタ２１の出
力の特定値を検出するとデコーダ２３の出力で演
算器２４の出力データがプリセツトされる。な
お、演算器２４は周波数制御データと周波数シフ
トデータを演算し、演算結果をプリセツトデータ
として出力する。従つてデコーダ２３から分周出
力を取り出せば、周波数制御データを任意の値に
設定したままで周波数シフトデータにより分周比
を可変できるが、高価な演算器を必要とし、演算
器がオーバフローした時の処置が複雑であつた。

本発明は、上記したような手法による欠点を解
決するために、遅延回路と２組のカウンタを用意
して高速分周動作と分周数シフト動作を行えるよ
うにしたもので、位相ロツクループによる周波数
シンセサイザの可変分周器に適用させる事を目的
とする。

以下第５図および第６図の図面により詳細に説
明する。

第５図は本発明の一実施例で、３１はプリセツ
ト可能な10進加算カウンタ３１ａと３１ｂから成
る主カウンタ、３２はプリセツト可能な10進加算
カウンタによる副カウンタ、３３ａはANDゲー
トによる主カウンタのデコーダ、３３ｂはAND
ゲートによる副カウンタのデコーダ、３４はフリ
ツプフロツプ、３５は３５ａと３５ｂおよび３５
ｃのインバータから成る遅延回路である。ここで
周波数制御データは主カウンタ３１のプログラム
入力（Ai，Bi，Ci，Di）に接続され、周波数シ
フトデータは副カウンタ３２のプログラム入力に
それぞれ接続される。ここでAi，Bi，Ci，Diは
各々１，２，４，８の重みを持つものとする。な
お、_pなる周波数の入力信号は、第１図に示した
電圧制御発振器１４の出力から供給され、主カウ
ンタ３１と副カウンタ３２のクロツク入力端子、
および遅延回路３５に分配される。そして遅延回
路３５の出力はフリツプフロツプ３４のクロツク
入力端子（CK）に加えられる。また、主カウン
タ３１の出力（A₀，D₀）を入力とするデコーダ
３３ａの出力はフリツプフロツプ３４のＪ入力に
つながり、副カウンタ３２の出力を入力とするデ
コーダ３３ｂの出力はフリツプフロツプ３４のＫ
入力につながる。更に、10進カウンタ３１ａと３
２のイネーブル端子（EN）は、＋5V（論理レベル
１）へつながり、３１ａのターミナルカウント出
力（Tc）は３１ｂのイネーブル端子につながる。
そして、フリツプフロツプのＱ出力は主カウンタ
３１のプリセツトイネーブル端子（PE）に接続
される。また、_p／Ｎなる周波数の分周出力はフ
リツプフロツプ３４のＱ出力から取り出し、第１
図に示した位相検波器１２に接続されると共に副
カウンタ３２のプリセツトイネーブル端子に接続
される。

次に以上のように構成される可変分周器の動作
について説明する。フリツプフロツ３４のＱ出力
端子が論理レベル“０”の場合、主カウンタは計
数状態で、副カウンタ３２は計数動作を休止して
周波数シフトデータがプリセツトされる状態とな
る。また、フリツプフロツプ３４のＱ出力端子が
論理レベル“１”の場合は上記と逆の動作とな
り、主カウンタは周波数制御データがプリセツト
される状態となる。

いま、フリツプフロツプ３４のＱ出力端子が
“０”レベルの場合、主カウンタ３１は_pなる入
力信号を順次計数してゆき、出力データが特定値
（本実施例では２進化10進数の99）に至るとデコ
ーダ３３ａはそれを検出してフリツプフロツプ３
４のＪ入力端子に“１”レベルを与える。この
時、副カウンタは計数休止期間であるからデコー
ダ３３ｂが検出する特定値（本実施例では２進化
10進数の９）を周波数シフトデータとして与えな
い限りフリツプフロツプ３４のＫ入力端子は
“０”レベルである。一方、主カウンタ３１とデ
コーダ３３ａの動作時間を考慮して、フリツプフ
ロツプ３４のCK入力端子に供給する信号は、遅
延回路３５により遅らせておく。上記したＪ，Ｋ
入力端子のレベルに応じてCK入力信号の立ち下
がりでフリツプフロツプ３４のＱ出力端子のレベ
ルは“０”から“１”に反転する。今度は副カウ
ンタ３２が計数状態になり、あらかじめプリセツ
トされていた値から計数を開始する。この時、主
カウンタはプリセツト状態になり、デコーダ３３
ａが検出する特定値を周波数制御データとして与
えない限り、フリツプフロツプ３４のＪ入力端子
は“０”レベルに戻る。そして、デコーダ３３ｂ
が副カウンタ３２の出力データの特定値を検出す
るとフリツプフロツプ３４のＫ入力端子は“０”
レベルから“１”レベルに変わる。フリツプフロ
ツプ３４のＪ入力は“０”、Ｋ入力は“１”レベ
ルであるからCK入力信号の立ち下がりでフリツ
プフロツプ３４は反転して、再びＱ出力は“０”
に復帰する。

第６図のイ〜ホは、第５図の各部におけるタイ
ムチヤートを示すものである。このタイムチヤー
トは主カウンタ３１に与える周波数制御データ
（実際には２進化10進符号で与えられる。）を０、
副カウンタ３２に与える周波数シフトデータ５、
つまりAi＝１，Bi＝０，Ci＝１，Di＝０とし分
周比１／105を得る例を示すものである。

＃１から＃99また99発のパルスを主カウンタが
計数すると、フリツプフロツプ３４のＪ入力は
“１”レベルになり、Ｑ出力は＃100の遅延パルス
で“１”に変わる。そして＃101〜＃104まで４発
のパルスを副カウンタが計数すると、フリツプフ
ロツプ３４のＫ入力は“１”レベルになりＱ出力
は＃105の遅延パルスにより“０”に戻る。従つ
てフリツプフロツプ３４のＱ出力を分周出力とし
て取り出せば入力パルス数105に対して出力パル
ス数１となるので、分周比１／105となる。ここ
で、周波数データをNf、周波数シフトデータを
Nsとすると、本実施例の可変分周器の分周比Ｎ
は Ｎ＝（99−Nf）＋（９−Ns）＋２ ＝110−Nf−Ns ＝110−（Nf＋Ns） と表されるので、周波数制御データ…を０に設定
したままで、周波数シフトデータを６に変えると
分周比は１／104、４に変えると分周比は１／106
となる。この動作は、第４図に示したように演算
器２４を用いて周波数制御データに周波数シフト
データを加算、あるいは減算して得られた結果を
カウンタ２１に与えて分周比を変える手法による
動作と等価である。

以上のように本発明による可変分周器では、主
および副カウンタで交互に計数を行うので、計数
動作の休止中に十分なプリセツト時間が与えら
れ、夫々のカウンタの動作・休止を制御するフリ
ツプフロツプが確実に動作するように遅延回路が
設けられているので、高速動作が可能になると共
に、主・副のカウンタに独立に与えられたデータ
を演算して分周比を制御するのと等価な作用をす
るので、本発明による可変分周器を位相ロツクル
ープによる周波数シンセサイザに用いれば、周波
数の微調操作、周波数の飛び越し操作またはオフ
セツト周波数の補正等に応用することができる。
尚、上記実施例では主カウンタ３１と副カウンタ
３２に加算カウンタを使用したが、上記実施例に
限定されるものではなく、要は分周動作を主カウ
ンタと副カウンタで分担して所定の分周比を得れ
ばよいので、当該カウンタはプリセツト可能な減
算カウンタに置き換えることもできる。

【図面の簡単な説明】

第１図は従来のデイジタル周波数シンセサイザ
の基本構成図、第２図、第３図および第４図は可
変分周器の従来例、第５図は本発明可変分周器の
一実施例、第６図は第５図に示した各部のタイム
チヤートである。 ３１……主カウンタ、３２……副カウンタ、３
３ａ，３３ｂ……デコーダ、３４……フリツプフ
ロツプ、３５……遅延回路。

Claims (1)

【特許請求の範囲】
1. １ 周波数制御データがプリセツトされ入力信号
   を計数する第１のカウンタと、周波数シフトデー
   タがプリセツトされ前記入力信号を計数する第２
   のカウンタと、該第１および第２のカウンタ出力
   を受け夫々の特定値をそれぞれ検出する第１およ
   び第２デコーダと、該両デコーダ出力をそれぞれ
   一方および他方の制御入力として受け相反する２
   つの出力により前記第１および第２のカウンタの
   プリセツト動作を交互に制御するフリツプフロツ
   プと、前記入力信号を遅延させて該フリツプフロ
   ツプのクロツク入力とする遅延回路とを備え、前
   記第１および第２のカウンタのプリセツト値を変
   えることにより入力信号の分周比を可変できるよ
   うにしたことを特徴とする可変分周器。