JPS6141175B2 - - Google Patents
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- JPS6141175B2 JPS6141175B2 JP54113742A JP11374279A JPS6141175B2 JP S6141175 B2 JPS6141175 B2 JP S6141175B2 JP 54113742 A JP54113742 A JP 54113742A JP 11374279 A JP11374279 A JP 11374279A JP S6141175 B2 JPS6141175 B2 JP S6141175B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- frequency divider
- output
- input
- Prior art date
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Links
- 238000010586 diagram Methods 0.000 description 10
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、分周比をＭ・（Ｎ＋0.5）分の１なら
びにＭ・Ｎ分の１（ただし、Ｍ、Ｎは正の整数）
に切り換えることのできる分周装置、特に、（2N
＋１）分の１，2N分の１切換分周装置に関す
る。
びにＭ・Ｎ分の１（ただし、Ｍ、Ｎは正の整数）
に切り換えることのできる分周装置、特に、（2N
＋１）分の１，2N分の１切換分周装置に関す
る。
例えば、FM放送選局用のPLLシンセイザシス
テム中の分周装置として、従来、第１図で示すよ
うに固定分周器１と可変分周器２を組み合せ、入
力端子３に入力される信号を固定分周器１でＫ
分の１に分周し、また、固定分周器１で分周して
得られる信号（／Ｋ）をさらに可変分周器２で
Ｎ分の１に分周し、出力端子４に入力信号を
Ｋ・Ｎ分のＭの１に分周した出力端子（／Ｋ・
Ｎ）を出力端子４に発生させる分周装置が用いら
れている。ところで、かかる従来の分周装置では
入力信号（入力クロツクパルス）を分周する分周
器が固定分周器でよいため、高周波動作が比較的
容易であるが、分周比が階段的に変化し、とびと
びの値（Ｋ・Ｎ）となり、シンサセイザ周波数の
分解能が低下する不都合があつた、このような不
都合に鑑み、分周比を任意の値に設定することの
できる分周装置として、第２図で示す構成の分周
装置が提案されるに至つている。
テム中の分周装置として、従来、第１図で示すよ
うに固定分周器１と可変分周器２を組み合せ、入
力端子３に入力される信号を固定分周器１でＫ
分の１に分周し、また、固定分周器１で分周して
得られる信号（／Ｋ）をさらに可変分周器２で
Ｎ分の１に分周し、出力端子４に入力信号を
Ｋ・Ｎ分のＭの１に分周した出力端子（／Ｋ・
Ｎ）を出力端子４に発生させる分周装置が用いら
れている。ところで、かかる従来の分周装置では
入力信号（入力クロツクパルス）を分周する分周
器が固定分周器でよいため、高周波動作が比較的
容易であるが、分周比が階段的に変化し、とびと
びの値（Ｋ・Ｎ）となり、シンサセイザ周波数の
分解能が低下する不都合があつた、このような不
都合に鑑み、分周比を任意の値に設定することの
できる分周装置として、第２図で示す構成の分周
装置が提案されるに至つている。
第２図の分周装置はスワローカウンタ方式と称
されるもので、入力端子３に印加される入力信号
を制御信号に基づいてＫ分周もしくは（Ｋ＋１）
分周する係数切換分周器５、同係数切換分周器５
の出力信号を説定値Ｍ（ただしＭ＜Ｋ）に基づい
てＭ分周する補助分周器６、同補助分周器６の出
力をラツチし、係数切換分周器５の制御信号を出
力するラツチ回路７ならびに係数切換分周器５の
出力信号を設定値Ｎに基づいてＮ分周する主可変
分周器８によつて構成されている。
されるもので、入力端子３に印加される入力信号
を制御信号に基づいてＫ分周もしくは（Ｋ＋１）
分周する係数切換分周器５、同係数切換分周器５
の出力信号を説定値Ｍ（ただしＭ＜Ｋ）に基づい
てＭ分周する補助分周器６、同補助分周器６の出
力をラツチし、係数切換分周器５の制御信号を出
力するラツチ回路７ならびに係数切換分周器５の
出力信号を設定値Ｎに基づいてＮ分周する主可変
分周器８によつて構成されている。
以上の構成からなる分周装置では、入力端子３
に印加された入力信号が先ず係数切換分周器５
において（Ｋ＋１）分周されて主可変分周器８へ
供給される。また、補助分周器６は設定値Ｍに基
いて係数切換分周器５の出力〔／（Ｋ＋１）〕
をＭ分周する動作をくり返し実行する。そして、
この補助分周器６からラツチ回路７へ繋る母線
（バス）へバス信号が出力され、ラツチ回路７か
ら制御信号が出力されると、係数切換分周器６の
係数が（Ｋ＋１）からＫに切りかわり、係数切換
分周器６は入力信号をＫ分周する動作をくり返
す。したがつて、入力信号は （Ｋ＋１）・Ｍ＋Ｋ・（Ｎ−Ｍ）＝Ｍ＋KN で示されるように（Ｍ＋KN）分周されて出力端
子４に出力されることになり、任意の分周比が設
定可能となる。このように第２図で示す分周装置
によれば、分周比を任意に設定する効果が奏され
る。しかしながら、この分周装置では、その構成
に不可欠な係数切換分周器の動作周波数の上限が
第１図で示した分周装置の固定分周器のそれにく
らべて低くなり、分周装置そのものの動作周波数
の上限が低くする不都合があつた。
に印加された入力信号が先ず係数切換分周器５
において（Ｋ＋１）分周されて主可変分周器８へ
供給される。また、補助分周器６は設定値Ｍに基
いて係数切換分周器５の出力〔／（Ｋ＋１）〕
をＭ分周する動作をくり返し実行する。そして、
この補助分周器６からラツチ回路７へ繋る母線
（バス）へバス信号が出力され、ラツチ回路７か
ら制御信号が出力されると、係数切換分周器６の
係数が（Ｋ＋１）からＫに切りかわり、係数切換
分周器６は入力信号をＫ分周する動作をくり返
す。したがつて、入力信号は （Ｋ＋１）・Ｍ＋Ｋ・（Ｎ−Ｍ）＝Ｍ＋KN で示されるように（Ｍ＋KN）分周されて出力端
子４に出力されることになり、任意の分周比が設
定可能となる。このように第２図で示す分周装置
によれば、分周比を任意に設定する効果が奏され
る。しかしながら、この分周装置では、その構成
に不可欠な係数切換分周器の動作周波数の上限が
第１図で示した分周装置の固定分周器のそれにく
らべて低くなり、分周装置そのものの動作周波数
の上限が低くする不都合があつた。
本発明は、以上説明してきた従来の分周装置に
おける問題点を排除するべくなされたものであつ
て、係数切換分周器として、動作周波数の上限が
固定分周器のそれと同等であり、分周比をＭ・
（Ｎ＋0.5）とＭ，Ｎの一般式であらわすことので
きる（2N＋１）と2Nとに切り換えることが可能
な分周装置を提供するものである。
おける問題点を排除するべくなされたものであつ
て、係数切換分周器として、動作周波数の上限が
固定分周器のそれと同等であり、分周比をＭ・
（Ｎ＋0.5）とＭ，Ｎの一般式であらわすことので
きる（2N＋１）と2Nとに切り換えることが可能
な分周装置を提供するものである。
以下に図面を参照して本発明の分周装置を詳し
く説明する。
く説明する。
第３図は、本発明の分周装置の構成を示すブロ
ツク図であり、入力端子３に印加される入力信号
を２分周し、互いに逆位相関係にある分周出力を
発生する２分の１分周器９、同分周器９から出力
される２種の分周出力の一方もしくは双方の論理
積すなわち低（“Ｏ”）レベル信号を出力する信号
選択回路部１０、この信号選択回路部１０の出力
をＮ分周するＮ分の１分周器１１、および端子１
２に印加される制御信号ならびに出力端子４に出
力される分周出力とが入力され、両信号の論理レ
ベルに応じて分周装置の動作を2N分周または
（2N＋１）分周のいずれかに設定する信号を出力
する選択制御回路１３とによつて構成されてい
る。
ツク図であり、入力端子３に印加される入力信号
を２分周し、互いに逆位相関係にある分周出力を
発生する２分の１分周器９、同分周器９から出力
される２種の分周出力の一方もしくは双方の論理
積すなわち低（“Ｏ”）レベル信号を出力する信号
選択回路部１０、この信号選択回路部１０の出力
をＮ分周するＮ分の１分周器１１、および端子１
２に印加される制御信号ならびに出力端子４に出
力される分周出力とが入力され、両信号の論理レ
ベルに応じて分周装置の動作を2N分周または
（2N＋１）分周のいずれかに設定する信号を出力
する選択制御回路１３とによつて構成されてい
る。
以上の構成からなる分周装置では、信号選択回
路部１０からの出力をＮ分の１分周器１１でＮ分
周することによつて出力端子４に入力信号の
（2N＋１）分周出力または2N分周出力が生じる。
ところで、分周装置が（2N＋１）分周動作を実
行するときには、選択制御回路１３の出力論理レ
ベルはＮ分の１分周器の出力が発生する度に切り
かわり、一方、2N分周動作を実行するときには
一定の論理レベルに保たれ、信号選択回路部１０
は２分の１分周器９から出力される２種の信号の
いずれか一方を出力する動作が実行される。
路部１０からの出力をＮ分の１分周器１１でＮ分
周することによつて出力端子４に入力信号の
（2N＋１）分周出力または2N分周出力が生じる。
ところで、分周装置が（2N＋１）分周動作を実
行するときには、選択制御回路１３の出力論理レ
ベルはＮ分の１分周器の出力が発生する度に切り
かわり、一方、2N分周動作を実行するときには
一定の論理レベルに保たれ、信号選択回路部１０
は２分の１分周器９から出力される２種の信号の
いずれか一方を出力する動作が実行される。
以下に第３図で示した本発明の分周装置の各部
の信号ａ〜ｇのタイミングチヤートを示す第４図
および第５図を参照して（2N＋１）分周動作な
らびに2N分周動作について詳しく説明する。第
４図はＮを３に選定したときの（2N＋１）すな
わち７分周動作時のタイミングチヤートであり、
図のａ〜ｇはそれぞれ第３図のａ〜ｇ点の信号波
形を示す。図示するように、入力端子３から２分
の１分周器９へ入力される入力信号（クロツクパ
ルス）ａは２分の１分周器９で分周され、２分１
分周器９の出力端子にはｂおよびｃで示すよう
に、極性が反対で、しかも、入力信号を２分周し
た出力が生じこれが信号選択回路部１０へ入力さ
れる。信号選択回路部１０は図示する期間T1で
信号ｂを出力し、期間T2およびT4では低レベル
の信号を出力し、また、期間T3で信号ｃを出力
するように動作し、しかもT1〜T4の動作をくり
返す。したがつて、信号選択回路部１０からｄで
示す信号が出力される。Ｎ分の１（Ｎ＝３）分周
器１１は信号ｄをＮ分周し、出力端子４には信号
ｅが出力されるところとなる。この出力信号ｅは
図示するところから明らかなように入力信号ａが
７分の１に分周されたものである。ところで、端
子１２には（2N＋１）分周動作時に論理“１”
のレベルの信号ｆが印加され、この信号ｆと出力
信号ｅが選択制御回路１３に供給され、その出力
端子には信号ｇが生じる。
の信号ａ〜ｇのタイミングチヤートを示す第４図
および第５図を参照して（2N＋１）分周動作な
らびに2N分周動作について詳しく説明する。第
４図はＮを３に選定したときの（2N＋１）すな
わち７分周動作時のタイミングチヤートであり、
図のａ〜ｇはそれぞれ第３図のａ〜ｇ点の信号波
形を示す。図示するように、入力端子３から２分
の１分周器９へ入力される入力信号（クロツクパ
ルス）ａは２分の１分周器９で分周され、２分１
分周器９の出力端子にはｂおよびｃで示すよう
に、極性が反対で、しかも、入力信号を２分周し
た出力が生じこれが信号選択回路部１０へ入力さ
れる。信号選択回路部１０は図示する期間T1で
信号ｂを出力し、期間T2およびT4では低レベル
の信号を出力し、また、期間T3で信号ｃを出力
するように動作し、しかもT1〜T4の動作をくり
返す。したがつて、信号選択回路部１０からｄで
示す信号が出力される。Ｎ分の１（Ｎ＝３）分周
器１１は信号ｄをＮ分周し、出力端子４には信号
ｅが出力されるところとなる。この出力信号ｅは
図示するところから明らかなように入力信号ａが
７分の１に分周されたものである。ところで、端
子１２には（2N＋１）分周動作時に論理“１”
のレベルの信号ｆが印加され、この信号ｆと出力
信号ｅが選択制御回路１３に供給され、その出力
端子には信号ｇが生じる。
一方、Ｎを３と選定したときの2N分周動作時
の信号ａ〜ｇは第５図で示すタイミングチヤート
であらわされるものとなる。2N分周動作時には
信号選択回路部１０は信号ａまたはｂのいずれか
一方、たとえば信号ｂと同じ信号ｄを出力する。
これがＮ分の１分周器１１でＮ分周されるため出
力端子４に出力される出力信号ｅは図示するよう
に入力信号が2N分の１すなわち６分の１に分周
されたものとなる。なお、2N分周動作時の制御
信号ｆの論理レベルは“Ｏ”であり、選択制御回
路部１３の出力信号ｇも“Ｏ”レベルに保持され
る。
の信号ａ〜ｇは第５図で示すタイミングチヤート
であらわされるものとなる。2N分周動作時には
信号選択回路部１０は信号ａまたはｂのいずれか
一方、たとえば信号ｂと同じ信号ｄを出力する。
これがＮ分の１分周器１１でＮ分周されるため出
力端子４に出力される出力信号ｅは図示するよう
に入力信号が2N分の１すなわち６分の１に分周
されたものとなる。なお、2N分周動作時の制御
信号ｆの論理レベルは“Ｏ”であり、選択制御回
路部１３の出力信号ｇも“Ｏ”レベルに保持され
る。
ところで、本発明の分周装置において、信号選
択回路部１０が信号ａとｂの論理積、すなわち、
“Ｏ”レベルの信号を出力する期間T2ならびにT4
は極めて大切であり、この期間T2とT4がない場
合には、（2N＋１）分周動作時に不都合が生じ
る。すなわち、期間T2とT4がないため、分周装
置の動作は期間T1の動作と期間T3の動作が切り
かわるくり返し動作となる。しかも、すでに説明
したように信号選択回路部１０は期間T1で信号
ｂを、一方期間T3で信号ｃを出力する動作を実
行するため期間T1からT3への切り換り時ならび
に期間T3からT1への切り換り時にパルス幅の短
に不要なパルスが発生するところとなり、このパ
ルスによつて誤動作がもたらされる。期間T2と
T4を設け、この期間中信号選択回路部１０の出
力論理レベルを“Ｏ”とするならば上記のパルス
の発生は阻止され、このパルスによる誤動作が防
止される。
択回路部１０が信号ａとｂの論理積、すなわち、
“Ｏ”レベルの信号を出力する期間T2ならびにT4
は極めて大切であり、この期間T2とT4がない場
合には、（2N＋１）分周動作時に不都合が生じ
る。すなわち、期間T2とT4がないため、分周装
置の動作は期間T1の動作と期間T3の動作が切り
かわるくり返し動作となる。しかも、すでに説明
したように信号選択回路部１０は期間T1で信号
ｂを、一方期間T3で信号ｃを出力する動作を実
行するため期間T1からT3への切り換り時ならび
に期間T3からT1への切り換り時にパルス幅の短
に不要なパルスが発生するところとなり、このパ
ルスによつて誤動作がもたらされる。期間T2と
T4を設け、この期間中信号選択回路部１０の出
力論理レベルを“Ｏ”とするならば上記のパルス
の発生は阻止され、このパルスによる誤動作が防
止される。
第６図は、本発明の分周装置の信号選択回路部
の具体的な構成を示す図であり、NORゲート１
４，１５，１６，１７および１８とインバータ１
９とを図示するように結線して構成されている。
そして、端子２０と２１に２分の１分周器からの
逆極性の信号ｂとｃが入力され、端子２２に選択
制御回路部１３の出力信号ｇが入力され、端子２
３に信号ｄが出力される。第７図は、以上の構成
からなる信号選択回路部において、出力信号ｄが
入力信号ｂと同一の信号波形から入力信号ｃと同
一の信号波形に移る前後における各部の信号ｂ〜
ｄ、ｈ〜ｌのタイミングチヤートを示す図であ
る。
の具体的な構成を示す図であり、NORゲート１
４，１５，１６，１７および１８とインバータ１
９とを図示するように結線して構成されている。
そして、端子２０と２１に２分の１分周器からの
逆極性の信号ｂとｃが入力され、端子２２に選択
制御回路部１３の出力信号ｇが入力され、端子２
３に信号ｄが出力される。第７図は、以上の構成
からなる信号選択回路部において、出力信号ｄが
入力信号ｂと同一の信号波形から入力信号ｃと同
一の信号波形に移る前後における各部の信号ｂ〜
ｄ、ｈ〜ｌのタイミングチヤートを示す図であ
る。
すなわち、端子２２に印加される信号ｇの論理
レベルが時刻t1で“１”になるとNORゲート１５
の一方の入力ｉが“Ｏ”となる。一方、NORゲ
ート１４の一方の入力ｊはNORゲート１４の出
力ｌが“Ｏ”となることによつて“１”となる。
したがつて、信号ｊとｉがともに“Ｏ”となる期
間T2（時刻t1〜t2）が生まれる。
レベルが時刻t1で“１”になるとNORゲート１５
の一方の入力ｉが“Ｏ”となる。一方、NORゲ
ート１４の一方の入力ｊはNORゲート１４の出
力ｌが“Ｏ”となることによつて“１”となる。
したがつて、信号ｊとｉがともに“Ｏ”となる期
間T2（時刻t1〜t2）が生まれる。
この期間では、信号ｂが“Ｏ”、逆に信号ｃが
“１”であるためNORゲート１４の出力ｌの論理
レベルは“１”となり、またNORゲート１５の
出力ｋの論理レベルは“Ｏ”となる。したがつ
て、出力ｌとｋが入力されるNORゲート１６の
出力、すなわち、信号選択回路部の出力ｄも期間
T2で“Ｏ”となる。そして、T1の期間は、出力
ｌが入力信号ｃと同相となり、一方、出力ｋが
“Ｏ”あるため、出力信号ｄは入力信号ｃとは逆
相、すなわち入力信号ｂと同相の信号となる。さ
らに、期間T3では出力ｌが“Ｏ”、出力ｋが入力
信号と同相となるため、出力信号ｄは入力信号ｃ
と同相の信号となる。信号選択回路の動作が上記
のように実行されることにより、本発明の分周装
置で2N分周動作ならびには誤動作のない（2N＋
１）分周動作が実行される。
“１”であるためNORゲート１４の出力ｌの論理
レベルは“１”となり、またNORゲート１５の
出力ｋの論理レベルは“Ｏ”となる。したがつ
て、出力ｌとｋが入力されるNORゲート１６の
出力、すなわち、信号選択回路部の出力ｄも期間
T2で“Ｏ”となる。そして、T1の期間は、出力
ｌが入力信号ｃと同相となり、一方、出力ｋが
“Ｏ”あるため、出力信号ｄは入力信号ｃとは逆
相、すなわち入力信号ｂと同相の信号となる。さ
らに、期間T3では出力ｌが“Ｏ”、出力ｋが入力
信号と同相となるため、出力信号ｄは入力信号ｃ
と同相の信号となる。信号選択回路の動作が上記
のように実行されることにより、本発明の分周装
置で2N分周動作ならびには誤動作のない（2N＋
１）分周動作が実行される。
以上説明した本発明の分周装置では、上記の
2N分周ならびに（2N＋１）分周のための動作の
実行に際して、先ず、２分の１分周器によつて入
力信号が２分周されるため、分周装置の周波数上
限は固定分周器のそれと同じまで高めることがで
き、したがつて、固定分周器と同じ周波数上限ま
で安定に動作する係数切換分周装置が実現され
る。
2N分周ならびに（2N＋１）分周のための動作の
実行に際して、先ず、２分の１分周器によつて入
力信号が２分周されるため、分周装置の周波数上
限は固定分周器のそれと同じまで高めることがで
き、したがつて、固定分周器と同じ周波数上限ま
で安定に動作する係数切換分周装置が実現され
る。
なお、以上の説明では、2Nならびに（2N＋
１）分周の場合を例示したが、本発明はＭ・Ｎな
らびにＭ・（Ｎ＋0.5）の一般式であらわされる切
り換え分周に適用可能である。
１）分周の場合を例示したが、本発明はＭ・Ｎな
らびにＭ・（Ｎ＋0.5）の一般式であらわされる切
り換え分周に適用可能である。
第１図は固定分周器を用いて構成した可変分周
装置のブロツク図、第２図はスワロカウンタ方式
の可変分周装置を示すブロツク図、第３図は本発
明にかかる分周装置の構成を示すブロツク図、第
４図および第５図は本発明の分周装置により2N
分周ならびに（2N＋１）分周の動作が実行され
るときの各部の信号波形とタイミングを示す図、
第６図は本発明の分周装置の要部である信号選択
回路部の具体的な回路構成を示す図、第７図は
（2N＋１）分周動作時の期間T2近傍における各部
の信号波形とタイミングを示す図である。 １……固定分周器、２……可変分周器、３……
入力端子、４……出力端子、５……係数切換分周
器、６……補助分周器、７……ラツチ回路、８…
…主可変分周器、９……２分の１分周器、１０…
…信号選択回路部、１１……Ｎ分の１分周器、１
２……制御信号印加端子、１３……選択制御回路
部、１４〜１８……NORゲート、１９……イン
バータ、２０……信号ｂの印加端子、２１……信
号ｃの印加端子、２２……信号ｇの印加端子、２
３……信号ｄの出力端子。
装置のブロツク図、第２図はスワロカウンタ方式
の可変分周装置を示すブロツク図、第３図は本発
明にかかる分周装置の構成を示すブロツク図、第
４図および第５図は本発明の分周装置により2N
分周ならびに（2N＋１）分周の動作が実行され
るときの各部の信号波形とタイミングを示す図、
第６図は本発明の分周装置の要部である信号選択
回路部の具体的な回路構成を示す図、第７図は
（2N＋１）分周動作時の期間T2近傍における各部
の信号波形とタイミングを示す図である。 １……固定分周器、２……可変分周器、３……
入力端子、４……出力端子、５……係数切換分周
器、６……補助分周器、７……ラツチ回路、８…
…主可変分周器、９……２分の１分周器、１０…
…信号選択回路部、１１……Ｎ分の１分周器、１
２……制御信号印加端子、１３……選択制御回路
部、１４〜１８……NORゲート、１９……イン
バータ、２０……信号ｂの印加端子、２１……信
号ｃの印加端子、２２……信号ｇの印加端子、２
３……信号ｄの出力端子。
Claims (1)
- １ 入力パルスもしくは同入力パルスを分周する
固定分周器の分周出力と、これらのパルスの位相
反転パルスとが印加される２つの入力端子を具備
し、同入力端子に印加される２種のパルスの論理
積もしくはいずれか一方のパルスを出力する信号
選択回路部と、同信号選択回路部の出力をＮ分周
する分周器と、同分周器に付設された出力端子に
発生する出力信号と制御信号とが印加される入力
端子を備え、分周装置の分周動作を（2N＋１）
分周または2N分周のいずれかに設定する信号を
出力し、同出力で前記信号選択回路部の動作を制
御する選択制御回路部とを備えてなることを特徴
とする分周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11374279A JPS5637734A (en) | 1979-09-04 | 1979-09-04 | Frequency dividing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11374279A JPS5637734A (en) | 1979-09-04 | 1979-09-04 | Frequency dividing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5637734A JPS5637734A (en) | 1981-04-11 |
| JPS6141175B2 true JPS6141175B2 (ja) | 1986-09-12 |
Family
ID=14619968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11374279A Granted JPS5637734A (en) | 1979-09-04 | 1979-09-04 | Frequency dividing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5637734A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975931A (en) * | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
| JP3132810B2 (ja) * | 1997-02-21 | 2001-02-05 | 松下電器産業株式会社 | 拡散型分数分周器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134061A (en) * | 1975-04-30 | 1976-11-20 | Waaren Furiidoman Deeibitsuto | Frequency dividing circuit |
-
1979
- 1979-09-04 JP JP11374279A patent/JPS5637734A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51134061A (en) * | 1975-04-30 | 1976-11-20 | Waaren Furiidoman Deeibitsuto | Frequency dividing circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5637734A (en) | 1981-04-11 |
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