JPS6231585B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、スイツチングレギユレータのコント
ロール回路に関するものである。

従来、この種のスイツチングレギユレータコン
トロール回路は、第１図に示すように構成されて
いる。該コントロール回路は、方形波を出力する
発振器１ａと、三角波を出力する発振器１ｂとを
備え、この発振器１ｂの出力が、デツドタイム用
コンパレータ２にて基準電圧（ref）と比較され
ると共に、パルス幅変調用コンパレータ３にてＪ
端子より入力されるボルテージレギユレータ出力
からの信号と比較される。このデツドタイム用コ
ンパレータ２及びパルス幅変調用コンパレータ３
の出力は、アンド回路６及び７に各々入力されて
いる。又、パルス幅変調用コンパレータ３の出力
は、発振器１ａの出力と共にナンド回路８に入力
され、これらの論理積の反転信号がＴフリツプフ
ロツプ５に入力される。そして、Ｔフリツプフロ
ツプ５のトルー出力は上記アンド回路６に、一
方、コンプリメント出力は上記アンド回路７にそ
れぞれ入力され、これらのアンド回路６及び７か
らスイツチングレギユレータのコントロールパル
ス列が出力される。

第１図に示すコントロール回路における内部波
形は、第２図に示すようになる。第２図において
Ａ〜Ｉは、各々第１図において同一符号にて示す
各点の波形を示している。即ち、Ａは発振器１ａ
の方形波出力、Ｂは発振器１ｂの三角波出力、Ｃ
はパルス幅変調用コンパレータ３の出力、Ｄはナ
ンド回路８の出力、Ｅ及びＦはＴフリツプフロツ
プ５のＱ及び出力、Ｇはデツドタイム用コンパ
レータ２の出力、そしてＨ及びＩはアンド回路６
及び７の出力を示す。

しかしながら、この従来のコントロール回路
は、次のような欠点がある。即ち、デツドパルス
機能、ダブルパルス防止機能及び定電圧化機能を
有するスイツチングレギユレータコントロール回
路を構成するには、方形波を出力する発振器が必
要であるため、三角波を出力する発振器と共に２
台の発振器を要し、部品点数が多くなるという欠
点がある。

本発明は、三角波を発生する発振器だけを使用
し、他の発振器を必要とせず部品点数を減少した
スイツチングレギユレータコントロール回路を提
供することにある。

即ち、本発明は、スイツチングレギユレータコ
ントロール回路のタイミングパルスを発生させる
発振器と、該発振器の出力とリフアレンス電圧と
を比較してデツドタイムパルスを出力するデツト
タイム用コンパレータと、上記発振器の出力とボ
ルテージレギユレータの出力信号とを比較するパ
ルス幅変調用コンパレータとを備え、且つ、上記
デツドタイム用コンパレータ出力及びパルス幅変
調用コンパレータ出力の論理積をとる第１のアン
ド回路と、該アンド回路の出力を入力とするＴフ
リツプフロツプとを備え、更に、上記デツドタイ
ム用コンパレータ出力及びパルス幅変調用コンパ
レータ出力又はこられの論理積と、上記Ｔフリツ
プフロツプのトルー出力とを入力とする第２のア
ンド回路と、上記デツドタイム用コンパレータ出
力及びパルス幅変調用コンパレータ出力又はこれ
らの論理積と、上記Ｔフリツプフロツプのコンプ
リメント出力とを入力とする第３のアンド回路と
を備えて構成される。

以下、本発明を図面に示す実施例に基づいて説
明する。

第３図は本発明スイツチングレギユレータコン
トロール回路の一実施例を示す回路図である。同
図において、本発明コントロール回路は、三角波
のタイミングパルスを発生させる発振器１ｂと、
該発振器１ｂの出力を＋側に、リフアレンス電圧
を−側に接続したデツドタイム用コンパレータ２
と、上記発振器１ｂの出力を＋側に、ボルテージ
レギユレータの出力を−側に接続したパルス幅変
調用コンパレータ３と、これらのコンパレータ
２，３を入力とする第１のアンド回路４と、該ア
ンド回路４の出力を入力とするＴフリツプフロツ
プ５と、該ＴフリツプフロツプのＱ出力と上記第
１のアンド回路４の出力を入力とする第２のアン
ド回路６と、上記Ｔのフリツプフロツプの出力
と上記第１のアンド回路４の出力を入力とする第
３のアンド回路７とから構成される。

この実施例のコントロール回路の動作を第４図
に示すタイムチヤートを参照して説明する。な
お、同図にてＫ〜Ｔの波形は、第３図におけるＫ
〜Ｔ点の波形を示す。

まず、エラーアンプ出力のような変動する電圧
Ｋを第３図Ｋ点よりパルス幅変調用コンパレータ
３の−側に入力し、該コンパレータ３の＋側に入
力される発振器１ｂの出力Ｌと比較すると、コン
パレータ３の出力には第４図Ｏに示すパルス幅変
調が得られる。一方、第４図Ｍに示す電圧推移を
する基準電源refを第３図Ｍ点よりデツドタイム
用コンパレータ２の一側に入力し、該コンパレー
タ２の＋側に入力される発振器１ｂの出力Ｌと比
較することにより、該コンパレータ２の出力にデ
ツドタイムパルスＮが得られる。

これらのコンパレータ２，３の出力ＯとＮと
は、第１のアンド回路４に入力されて論理積さ
れ、その論理積出力Ｐは、Ｔフリツプフロツプ５
と、最終段のアンド回路６，７とに入力される。
このＴフリツプフロツプ５は、パルスの立上りに
より出力の状態が変わるもので、トルー出力を
Ｑ、コンプリメント出力をとすると、Ｑ側出力
Ｑとアンド回路４の出力Ｐがアンド回路６にて論
理積されて制御パルス出力Ｓとなる。一方、側
出力Ｒとアンド回路４の出力Ｐとがアンド回路７
にて論理積されて制御パルス出力Ｔとなる。

次に、第５図は本発明スイツチングレギユレー
タコントロール回路の他の実施例を示す回路図で
ある。同図に示す回路は、第２、第３のアンド回
路６，７として３入力のものを使用し、第１のア
ンド回路４の出力Ｐに代えて、デツドタイム用コ
ンパレータ２の出力Ｎとパルス幅変調用コンパレ
ータ３の出力Ｏとを入力せしめたものである。な
お、他の構成は、上述した第３図に示すものと同
じである。

この実施例における出力パルスＳ，Ｔは、論理
式により、各々Ｓ＝Ｐ・Ｑ、Ｔ＝Ｐ・Ｒと表わさ
れる。ここで、Ｐ＝Ｎ・Ｏであるから、Ｓ，Ｔ
は、Ｓ＝Ｎ・Ｏ・Ｑ、Ｔ＝Ｎ・Ｏ・Ｒとなる。こ
れを回路化すると第５図に示すものが得られる。
もつとも、コントロール回路としての機能は、第
３図に示すものと何ら変わらない。

以上説明したように、本発明によれば、二つの
制御パルスが交互に生起し、デツドタイム、パル
ス幅変調、レギユレータ出力からの信号によりレ
ギユレータ出力を安定化する機能を有するスイツ
チングレギユレータコントロール回路を得られ、
しかも、発振器は三角波出力のみでよく、他の発
振器を要しないので、それだけ部品点数を減少で
きる効果がある。

【図面の簡単な説明】

第１図は従来のスイツチングレギユレータコン
トロール回路を示す回路図、第２図はその内部波
形を示すタイミングチヤート、第３図は本発明ス
イツチングレギユレータコントロール回路の一実
施例を示す回路図、第４図はその内部波形を示す
タイミングチヤート、第５図は本発明の他の実施
例を示す回路図である。 １ａ，１ｂ……発振器、２……デツドタイム用
コンパレータ、３……パルス幅変調用コンパレー
タ、４，６，７……アンド回路、５……Ｔフリツ
プフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ スイツチングレギユレータコントロール回路
   のタイミングパルスを発生させる発振器と、該発
   振器の出力とリフアレンス電圧とを比較してデツ
   ドタイムパルスを出力するデツドタイム用コンパ
   レータと、上記発振器の出力とボルテージレギユ
   レータの出力信号とを比較するパルス幅変調用コ
   ンパレータとを備え、 且つ、上記デツドタイム用コンパレータ出力及
   びパルス幅変調用コンパレータ出力の論理積をと
   る第１のアンド回路と、該アンド回路の出力を入
   力とするＴフリツプフロツプとを備え、 更に、上記デツドタイム用コンパレータ出力及
   びパルス幅変調用コンパレータ出力又はこれらの
   論理積と、上記Ｔフリツプフロツプのトルー出力
   とを入力とする第２のアンド回路と、上記デツド
   タイム用コンパレータ出力及びパルス幅変調用コ
   ンパレータ出力又はこれらの論理積と、上記Ｔフ
   リツプフロツプのコンプリメント出力とを入力と
   する第３のアンド回路とを備えて構成されること
   を特徴とするスイツチングレギユレータコントロ
   ール回路。