JPH01155707A - デジタル音量調整回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野］ 本発明はオーディオ機器におけるオーディオ信号の音量
（レベル）調整回路に関し、特にデジタル信号処理回路
を有するオーディオ機器における音量１ｌＩｑ１回路に
関する。 【従来の技術ｌ オーディオ機器における音量調整は一般に可変抵抗器等
によってアナログのオーディオ信号のレベルを上下する
ことにより行われる。デジタル信号処理回路を有するオ
ーディオ機器にあってはデジタル信号処理回路の後段に
Ｄ／＾変換器を設けてデツタル信号をアナログ信号に変
換してからオーディオ信号のレベル調整を行ってい、る
、従って可変抵抗器及び−その周辺回路をアナログ信号
処理回路の回路基板等に取り付けている。− 【発明が解決しようとする問題点】 かかる従来の音量調整面、路にあっては上述の如←回路
基板上における部品の占有面積が比較的大で、あり、又
製造時に調整等を行う必要があり、コスト増の原因とな
っている。 ［問題点を解決するための手段］ 本発明は上記従来の音量ｍｙ回路の欠、儂を解消するた
めになされたものであり、従来アナログ信号のレベルを
制御していたのに代えてデジタル信号の状態で音量調整
を行うべく、レベル制御信号に応じてデジタル信号のビ
ットのシフトを行うものである。即ち本発明によればオ
ーディオ信号の希望音量レベルを入力する手段と、前記
希望音量レベルに応じたパルス数のシフトクロックを作
る手段と、前記デジタルオーディオ信号の音声を表すビ
ットを前記シフトクロックのパルス数に応じて下位ビッ
トヘシフトする手段とからなるデジタル音量調整回路が
提供される。 【作用Ｊ 本発明のデジタル音量ｌｌ整回路は上述の構成となって
いるのでレベル制御信号に応じて定まるパルス数のシフ
トクロックが作られ、このパルス数だけ入力のデジタル
信号の音声信号部分のビットが下位へシフトされて出力
される。従ってアナログ信号へ変換する前のデジタル信
号の状態で既に音量調整を行うことができるのである。 ［実施例］ 以下図面を参照して本発明の実施例について説明する。 第１図は本発明のデジタル音量調整回路の好適な実施例
の全体のブロック図である。端子３０には図示しないパ
ルス発生器からのサンプリングパルスが与えられており
、端子３２には図示しないクロックパルス発生器からの
マスタークロックが与えられている。ＩＩ千３４は音量
を制御すべ外オーディオ信号を図示しない＾／Ｄ変換器
にてＮビットのデジタル信号（以下データ信号という）
とされたものが与えられている。ロータリースイッチ３
６はつまみ３６Ａによって手動で回転可能であり、使用
者が音量調整のため操作するものである６本実施例では
θ〜１４の１５段階の音量調整を行うようになっている
が、この段数は必要に応じて増減可能である。この１５
段階と音量調整の減衰量の関係を第６図に示す、ロータ
リースイッチ３６の可動片は所定の直流電源＋Ｖに接続
されており、選択された固定端子にこの直流電源十Ｖか
らの電圧を与える構成となっている。ロータリースイッ
チ３６の固定端子はエンコーグ３８に接続されており、
ここで選択された減衰量に対応する４ビツトのデジタル
信号に変換される。以下エンコーグ３８の出力信号をレ
ベル制御信号という。 サンプリングパルスはロードパルス発生８１０、第１の
ラッチ群４０、第２のラッチ群４２に与えられており、
マスタークロックはロードパルス発生器１０とシフトク
ロック発生器２０に与えられている。 データ信号は第１のラッチ群４０を介してシフトレジス
タ５０に与えられ、ここで後述するようにビットがシフ
トダウンされた後節２のラッチ群４２を経て出力端子４
４に与えられる。ロードパルス発生器１０はロードパル
スを発生してシフトレジスタ５０の第１のラッチ群４０
からのデータの取り込みを制御する。シフトクロック発
生器２０はレベル制御信号に応じて定まる数のマスター
クロックを切り出してシフトクロックを作り、シフトレ
ジスタ５０に与える。シフトレジスタ５０はシフトクロ
ックの数に応じてＮビットのデータ信号をシフトダウン
して第２のラッチ群４２へ出力する。 第２図は第１図の実施例中のロードパルス発生器１０及
びシフトクロック発生器２０の具体的構成を示す回路図
である。第２図において１２．１４はＤ７リツプ７０ツ
ブからなるラッチであり、同様に２１はＤ７リツプ７０
ツブからなるラッチ群である。 又２３．２６はカウンタ、２２．２４．２５はインバー
タ、２７はＮＯＲゲート、１６はＨＡＮＤデート、２８
はＡＮＤデートである。ラッチ１２．１４は２段構成と
なっ忙おりマスタークロックによってサンプリングパル
スをラッチして第３図の波形図に示すようにロードパル
スを作る。 一方、４ビツトのレベル制御信号は４つのＤ７リツプ７
０ツブにより構成されるラッチ２１に入力され、サンプ
リングパルスに同期して保持され、第１のカウンタ２３
とＩＪ２のカウンタ２６に与えられる。第１のカフンタ
２３と第２のカウンタ２６はＮＡＮＤデート１６から端
子ＬＤに与えられているロードパルスに応答し、同期し
てラッチ２１からのレベル制御信号を入力し、マスター
クロックのカウントを開始する。カウントがレベル制御
信号の４ビツトのデータで表わされた設定レベルに対応
する数値に一致するとＣＡＩＩ子のキャリー信号がＬか
ちＨに変わり、その反転信号が端子ＥＮに入力されてカ
ウントを終了する。第１のカウンタ２３はマスタークロ
ックの立ち上がりでカウントを行い、第２のカウンタ２
Ｂはマスタークロックの立ち下がりでカウントを行う０
両カウンタのキャリー出力はＮＯＲデート２７に与えら
れており、ＮＯＲデート２フは＾ＨＤデート２８の一方
の入力に与えられている。このＡＮＤデートの他方の入
力にはマスタークロックが入力されているので、第１の
カウンタ２３と第２のカウンタ２６のキャリー信号が共
にＬの閏はマスタークロックがクリ出されシフトクロッ
クが作られる。 従ってレベル制御信号に応じたパルス数を有するシフト
クロック信号ができるのである。 第４Ｕｔｉは第１ｆｆｉのラッチ群４０．４２及びシフ
トレジスタ５０の具体的構成を示す回路図である。第４
図において５２はインバータ、５３−５６はセレクタ、
５７〜６０はＤ７リツププロツプで構成されるラッチで
ある。ラッチ群４０．４２は共にＮビットのデータ信号
を入力すべくＮビット構成となうで−１が筒車のため入
出力端子は１つずつ示している。又セレクタ５３−５６
及びラッチ５７−６０は共に４個ずつ示しであるが実際
は（Ｎ−１）個ずつある０本実施例では入力のＮビット
データ信号が２の補数のデータとなっており、第１のラ
ッチ群４Ｇからの最上位ビット（ＮＳＢ）はデータの＋
、−を示すサインビットであり、直接第２のラッチ群４
２に入力されている。又ＨＳＢはインバータ５２にて反
転されてセレクタ５３の入力端子Ｂに入力される。セレ
クタ５３の入力端子Ａには第２位のピッ）　（ＮＳＢ−
１）が入力されている。セレクタ５３〜５６の出力端子
Ｙは、それぞれラッチ５７〜６０の入力端子Ｄ　ｅ接続
されており、ラッチ５７の出力端子Ｑはセレクタ５４の
Ｂ入力端子に接続されている。以下同様にラッチ５８．
５９の出力端子Ｑは１つ下位のビット入力されているセ
レクタに入力されている。セレクタ５３〜５６のセレク
ト端子Ｓにはａ−ドパルスが与えられており、ロードパ
ルスがＨのとき入力端子Ｂの信号を、逆にＬのと軽入力
端子Ａの信号を選択して出力端子Ｙへ送出する。？フチ
５フ〜５６のクロック端子にはシフトクロックが与えら
れている。ラッチ５７〜６０の各出力端子Ｑは、それぞ
れラッチ群４２のＮ個の入力端子りに接続されている。 第４図の回路は次のように動作する。レベル制御すべき
デクタル音声信号、即ちデータ信号はサンプリングパル
スの立ち上がりで第１のラッチ群４Ｇにでラッチさにる
。前述のように第１のラッチ群４０からのＮビットのデ
ータ信号中ＮＳＢの１つ下位のピッ）　（ＨＳＢ−１）
から最下位ピッ）　（ＬＳＢ）までが各々セレクタ５３
−５６の入力端子Ａに与えられており、ロードパルスが
Ｌのとき各入力端子への信号が選択される。第Ｓ図の波
形図に示すように最初のシフトクロックパルスの与えら
れる直前においてはロードパルスがＬであるからセレク
タ５３〜５６にてＭＳＢ−１−ＬＳＤが選択され、最初
のシフトクロックでラッチ５７〜６０に保持される６次
のシフトクロックが入力さｈるときには入力端子Ｂの信
号がラッチ５７〜６０に保持される。ラッチ５７〜５９
の出力端子Ｑはそれぞれ１つ下位ビットの入力されてい
るセレクタ５４−５６に接続されているから、ＭＳＮ−
１以下のビットは、シフトクロックの入力される毎に１
ビツトずつ下位にシフトされることとなる。二の様子を
第５図に示す、即ち第６図に示すレベル制御のステップ
が１１１″の場合、シフトクロックのパルス数が３個と
なって、シフトクロックによってシフトダウンされたＤ
７リツプ７０ツブ５７〜６０の４つの出力信号は図示の
ようにＭＳＢ（ＮＳＨの反転信号）、ＭＳＢ％ＬＳＢ＋
３、ＬＳＢ＋２となる。Ｎ＝１６の場合は、ＬＳＢから
１５ビツト目、即ちＮ５Ｂ−１以下の１５ビツトが３ビ
ツト分下位ヘシ７）される、従ってＬＳＢ＋４が新しい
ＬＳＢとなりＬＳＢ−ＬＳＢ＋３のビットは捨てること
となる。上記のシフトクロックのパルス数が３の場合、
第６図に示すように一１８ｄＢの減衰が行なわれること
となる。このようにデータ信号中の音声信号を表す部分
、即ち本実施例ではＮ５Ｂ−１以下の１５ビツトをシフ
トクロックのパルス数に応じてシフトすることにより、
レベル制御信号に応じた音声信号の音声の減衰を行うこ
とがで終る。 ［発明の効果］ 以上詳細に説明したことから明らかなように、本発明の
デジタル音量調整回路では入力のデジタルオーディオ信
′号のＭＳＢ−１以下の各ビットがレベルｉ！ｌ！ｌ整
信号に応じて作られたシフトクロックによりシフトダウ
ンされて、音声レベルの滅貨したデジタル信号とされる
ので、このデジタル信号をＤ／＾変換すれば、そのまま
音量ｌ！贅済のオーディオ信号を得ることができる。従
って従来のようにアナログ回路における音ｔ＊整は不要
となり、従来必要とされた可変抵抗器その他の部品をア
ナログ回路に設ける必要がなくなった。

【図面の簡単な説明】

第１図は本発明のデジタル音量調整回路の１実施例を示
すブロック図、第２図は第１図に示したロードパルス発
生器及びシフトクロック発生器の具体的構成を示す回路
図、第３図は第２図の回路の動作を説明するための波形
図、第４図は第１図に示したラッチ及びシフトレジスタ
の具体的構成を示す回路図、第５図は第４図の回路の動
作を説明するための波形図、第６図はレベル制御信号の
１５段階と減衰量の関係を示す衰である。 １０　　・・・　ロードパルス発生器 ２０　　・・・　シフトクロック発生器１２．１４．２
１．４０．４２．５７〜６０・・・　ラッチ２３．２６
　　・・・　カウンタ ３６　　・・・　ロータリースイッチ ３８　　・・・　エンコーダ ４０．４２　　・・・　ラッチ群 ５０　　・・・　シフトレジスタ ５３．５６　　・・・　セレクタ 発　　明　　者　　　　　　　山　　１）　和　　也出
　願　人　　日本ビクター株式会社 代　理　人　　弁理士　二　瓶　正　敬第３図 ぢ肘つ 第６図

Claims (2)

【特許請求の範囲】
1. （１）オーディオ信号の希望音量レベルを入力する手段
   と、前記希望音量レベルに応じたパルス数のシフトクロ
   ックを作る手段と、前記デジタルオーディオ信号の音声
   を表すビットを前記シフトクロックのパルス数に応じて
   下位ビットへシフトする手段とからなるデジタル音量調
   整回路。
2. （２）前記シフトする手段が前記デジタルオーディオ信
   号の最上位ビットを除くビットを前記シフトクロックの
   最初のパルスに同期して取り込み、前記シフトクロック
   の２番目以後のパルスが入力される度に前記最上位ビッ
   トの反転信号と、前記最初のパルスに同期して取り込ん
   だビットを順次下位ビットへシフトする手段を有する特
   許請求の範囲第１項記載のデジタル音量調整回路。