JPH0516727Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は電子ボリユーム回路に関し、特にデ
イジタル入力信号に基づき被制御入力信号のボリ
ユームをコントロールするようにした音響機器に
おける電子ボリユーム回路に関するものである。

従来のこの種の電子ボリユーム回路の例とし
て、第１図又は第２図に示す如き回路がある。第
１図において、パラレルデイジタルデータ入力
D₀〜D_oをＤ／Ａコンバータ１においてアナログ
信号に変換し、このアナログ変換出力と被制御入
力であるオーデイオ信号とを乗算器２によりアナ
ログ乗算し、デイジタルデータの制御によつてオ
ーデイオ信号のボリユームをコントロールするよ
うにしている。この乗算出力を更に減衰するため
に抵抗R₁，R₂による減衰器４が設けられており、
この減衰器４を通すか否かの選択スイツチ３を制
御することにより、減衰量のコントロールをも可
能としている。なお、パラレルデイジタルデータ
D_O〜D_oを発生するための構成としては例えば、
アツプダウンカウンタを用いたものが公知であ
る。これはアツプキーの操作に応じてアツプダウ
ンカウンタがアツプ計数しダウンキーの操作に応
じてアツプダウンカウンタがダウン計数するよう
にされ、アツプダウンカウンタの計数出力がデー
タD_O〜D_oとなるものである。減衰器４は例えば、
音楽の再生中に会話が必要なときにボリユームの
調整レベルをそのままにして一時的に音量を低下
させるために設けられている。また、減衰器４は
過大なレベルの入力信号に対して歪みの発生を防
止するためにも設けられ、乗算器２による音量調
整が適切な範囲で行なえるようになつている。

第２図の例では乗算器２の出力に直接抵抗R₁，
R₂による減衰器４が接続されており、この減衰
器４の活性及び非活性のコントロールにスイツチ
ングトランジスタQ₁を用い、このトランジスタ
Q₁のオンオフ制御として外部制御信号CONTを
抵抗R₃を介してベース入力とするようにしてな
るものであり、他の構成は第１図のそれと同一と
なつている。

第１図の回路動作は、乗算器２の出力つまりオ
ーデイオ信号がＤ／Ａコンバータ１に入力される
パラレルデータに応じてボリユームコントロール
され、その出力がスイツチ３のオフ時には直接出
力端（OUT）に現われる。次に、スイツチ３を
オンとすると、乗算器２の出力がR₂／（R₁＋R₂）
に減衰されて出力されることによりアツテネータ
動作がなされる。この回路方式では、アツテネー
タ用切換スイツチ３として２接点を必要とし、電
子スイツチとするには困難を伴いまた回路が複雑
化する欠点がある。

第２図の回路では、コントロール信号CONT
が高レベルのときに減衰器４が作動し、第１図と
同様R₂／（R₁＋R₂）なるアツテネート出力が導
出される。トランジスタQ₁がオフとなつて減衰
動作をしない場合には、抵抗R₁が信号ラインに
直列挿入されていることから、この抵抗R₁によ
る熱雑音が発生しＳ／Ｎが低下すること、また出
力段における次段回路の入力インピーダンスZ_iと
の間でZ_i／（R₁＋Z_i）なる減衰が生じ、次段回路
の影響を受け易いこと等の欠点がある。

この考案の目的は出力段アツテネータを除いて
上記各種欠点を排除するようにした電子ボリユー
ム回路を提供することである。

本考案による電子ボリユーム回路は、デイジタ
ル信号をアナログ変換するアナログ変換手段と、
数値を示すゲイン制御信号として入力されたデイ
ジタル信号をアナログ変換手段に供給する入力手
段と、アナログ変換手段の出力信号と被制御入力
信号との乗算をなす乗算手段とを有し、乗算手段
の出力を電子ボリユーム出力とし、入力手段がア
ツテネータ指令に応じて前記ゲイン制御信号とし
てのデイジタル信号が示す値を所定値にて除算し
その算出結果を示す信号をアナログ変換手段に供
給するデイジタル演算手段を有することを特徴と
している。

以下に本考案を図面を用いて説明する。

第３図は本考案の原理を示すブロツク図であ
り、第１，２図と同等部分は同一符号により示さ
れている。ゲイン制御信号としてのパラレルデイ
ジタルデータD₀〜D_oはデイジタル演算回路５へ
入力され、外部制御信号CONTに従つて演算処
理が行われる。例えば、信号CONTが低レベル
のときには演算回路５は何等演算処理をなすこと
なく、パラレルデータをそのまま直接にＤ／Ａコ
ンバータ１の入力とする。信号CONTが高レベ
ルになると、演算回路５は例えばある定められた
除算すなわちＩ／Ｎ（Ｎは整数）のデイジタル除
算が行われるように構成されている。この演算出
力がＤ／Ａコンバータ１へ伝達されアナログ信号
に変換されてオーデイオ入力信号との乗算が乗算
器２においてなされる。この乗算出力がそのまま
電子ボリユーム出力となるものである。

第４図は本考案の実施例の回路図であり、第３
図における演算回路５の具体例を示している。こ
の回路５は、２入力アンドゲート５１〜５７と２
入力オアゲート５８，５９とを有しており、パラ
レルデイジタルデータD₀〜D₄（尚、ｎ＝４として
示しているがこれに限定されない）がゲート５
１，５３，５５，５６，５７の各１入力となつて
おり、その他入力には外部制御信号CONTのイ
ンバータ６０による逆相信号が印加されている。
また、ゲート５２と５４の各１入力にはデイジタ
ル入力D₃，D₄が印加されており、各他入力には
信号CONTの正相信号が印加されている。そし
て、ゲート５１，５２の出力がオアゲート５８の
２入力となり、ゲート５３，５４の出力がオアゲ
ート５９の２入力となつており、ゲート５８，５
９の出力がＤ／Ａコンバータ１の入力D_A，D_Bと
なり、ゲート５５，５６，５７の各出力がＤ／Ａ
コンバータ１の入力D_C，D_D，D_Eとなつている。

かかる構成において、制御信号CONTが低レ
ベルであれば、アンドゲート５１，５３，５５，
５６及び５７が開となるから、デイジタル入力
D₀〜D₄がこれらゲートを通つてそのままＤ／Ａ
コンバータ１の各対応入力となる。よつて、この
場合演算回路５は何等デイジタル演算することな
く、パラレルデータD₀〜D₄をそのままＤ／Ａコ
ンバータ１へ伝達するから何等アツテネータ動作
は行わない。

制御信号CONTが高レベルになると、これが
アツテネータ指令として演算回路５に供給されゲ
ート５１，５３，５５，５６及び５７は閉となり
その出力はすべて低レベルとなる。一方、ゲート
５２，５４のみは開となるから、デイジタル入力
D₃，D₄が夫々これらゲート５２，５４を介しま
たゲート５８，５９を通してＤ／Ａコンバータ１
の入力D_A，D_Bとなる。他の入力D_C〜D_Eは低レベ
ルに維持されることになる。第５図はかかる場合
のデイジタル入力D₀〜D₄の１例に対するＤ／Ａ
コンバータ１の入力D_A〜D_Eの関係を示しており、
結局、パラレル入力データD₀〜D₄がLSB（リース
トシグニフイカントビツト）側へ３ビツトシフト
したことになる。これはデイジタルデータD₀〜
D₄が1/2³＝1/8のデイジタルデータになつたこと
を意味するものであり、よつて、Ｄ／Ａコンバー
タ１の出力も1/8に減衰することを意味しアツテ
ネータ動作をなすことになる。

尚、上記数値例は単なる１例を示すに止まり、
これに限定されるものではない。また、ゲート回
路により演算回路を構成したがマイクロコンピユ
ータ等による構成も考えられることは当然であ
る。

叙上の如く、本考案によればデイジタル的にア
ツテネータを構成しているのでデイジタル回路に
よる構成が可能となり集積回路化に好適となる。
また、抵抗アツテネータではないので抵抗による
熱雑音の発生もなくＳ／Ｎの劣化がないと共に次
段回路の入力インピーダンスの影響を受けない利
点もある。更に、既存のパラレルデイジタルデー
タD₀〜D_oを発生する回路をそのまま用いてオー
デイオ信号ライン内にアツテネータ用の抵抗を挿
入することなくアツテネータ機能を有する電子ボ
リユーム回路を構成することができる。

【図面の簡単な説明】

第１図及び第２図は従来の電子ボリユーム回路
の例を示す図、第３図は本考案の原理図、第４図
は本考案の実施例の回路図、第５図は第４図の回
路の演算回路の入出力データ関係を示す図であ
る。 主要部分の符号の説明、１……Ｄ／Ａコンバー
タ、２……乗算器、５……演算回路。

Claims (1)

【実用新案登録請求の範囲】
1. デイジタル信号をアナログ変換するアナログ変
   換手段と、数値を示すゲイン制御信号として入力
   されたデイジタル信号を前記アナログ変換手段に
   供給する入力手段と、前記アナログ変換手段の出
   力信号と被制御入力信号との乗算をなす乗算手段
   とを有し、前記乗算手段の出力を電子ボリユーム
   出力とするようにした電子ボリユーム回路であつ
   て、前記入力手段はアツテネータ指令に応じて前
   記ゲイン制御信号が示す値を所定値にて除算しそ
   の算出結果を示す信号を前記アナログ変換手段に
   供給するデイジタル演算手段を有することを特徴
   とする電子ボリユーム回路。