JPH01189231A

JPH01189231A - アナログ・ディジタル変換装置

Info

Publication number: JPH01189231A
Application number: JP1290488A
Authority: JP
Inventors: Hiromi Uchida; 内田　浩美; Yoshinori Ejima; 義紀江島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1989-07-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はアナログ信号をディジタル信号に変換するアナ
ログ・ディジタル変換装置に関するものである。

従来の技術以下、従来のアナログ・ディジタル変換装置の例を第６
図を参照して説明する。第７図に示したものは８ビツト
のアナログ・ディジタル変換装置で１はアナログデータ
の入力端子であり、２は規準電圧の入力端子である。規
準電圧の入力端子２には２５６個の抵抗よりなる抵抗ア
レー３が接続されている。４は抵抗アレー３によって分
圧された電圧と入力端子２より入力されたアナログデー
タの比較を行なう２５６個のコンパレータよりなるコン
パレータアレーである。またコンパレータアレー４の出
力信号は８ビツトエンコーダ５の入力端子に接続されて
いる。６は８ビツトラツチであり、入力端子は８ビツト
エンコーダ５に接続され、出力端子は３ステートバツフ
ア７に接続されている。３ステートバツフア７の出力端
子は８ビツトのディジタルデータの出力端子となってい
る。

８はラッチであり、コンパレータアレー４の一番端のコ
ンパレータに接続され、インバータ９に接続されている
。そしてインバータ９の出力端子は、アナログデータが
アナログ・ディジタル変換能力を越えたことを示すデー
タを出力する。１０はコントロールロジックであり、こ
のコントロールロジック１０によって８ビットエンコー
ダ５．８ビツトラツチ６．３ステートバツフ７７等がコ
ントロールされる。　以上のように構成された従来のア
ナログ・ディジタル変換装置は、入力端子１よりアナロ
グ信号が入力されるとアナログ信号は抵抗アレー３によ
って分圧された基準電圧とコンパレータアレー４によっ
て比較され、比較されたデータは８ビツトエンコーダ５
に入力される。８ビツトエンコーダ５は８ビツトの２値
信号を出力する。

発明が解決しようとする課題以上のような従来のアナログ・ディジタル変換装置は例
えば８ビツトのパラレル２値化信号を作るには２の８乗
即ち２５６個の分圧抵抗器および２５６個のコンパレー
タが必要であり、構成が複雑になり、価格が高くなると
いう問題点があった。

本発明は以上の問題点を解決するものであり、安価なア
ナログ・ディジタル変換装置を提供するものである。

課題を解決するための手段上記の課題を解決するために本発明はアナログ信号のレ
ベルと積分回路の出力電圧の大小関係に応じアナログ信
号のレベルが積分回路の出力電圧より大きい場合にカウ
ントアツプしアナログ信号のレベルが積分回路の出力電
圧より小さい場合にカウントダウンするカウンタと、カ
ウンタがノノウントアップする場合にデユーティの大き
くなるパルスを積分回路に出力しカウンタがカウントダ
ウンする場合にデユーティの小さくなるパルスを積分回
路に出力するパルス発生手段を設け、カウンタの出力信
号を出力ディジタル信号とした。

作　　用上記した手段により本発明のアナログ・ディジタル変換
装置はアナログ信号のレベルが積分回路の出力電圧より
大きくなるとカウンタはカウントアツプし、積分回路の
出力電圧はアナログ信号の電圧に追随するためカウンタ
のカウント値はアナログ信号のレベルに応じたディジタ
ルデータとなり、少ない構成部材でアナログ・ディジタ
ル変換をすることができる。

実施例以下、本発明のアナログ・ディジタル変換装置の一実施
例を第１図〜第６図を参照して説明する。

１１はコンパレータであり、一方の入力端子はアナログ
信号の人力線路例えばヒータの温度を測定するサーミス
タに接続され、他方の入力端子に精分回路１２が接続さ
れている。コンパレータ１１の出力端子はインバータ１
３を介してＤフリップフロップ１４のＤ端子に接続され
ている。Ｄフリップフロップ１４のＱ端子は８ビツトの
アップダウンカウンタ１５のＵ／Ｄ端子に接続され、ア
ップダウンカウンタ１５の出力端子はコンパレータ１６
の一方の入力端子、コンパレータ１７の一方の入力端子
、バッファ１８の入力端子およびマイクロプロセッサ（
図示せず）のデータバスに接続されている。１つはイン
バータであり、入力端子はクロック信号線路に接続され
、出力端子は８ビツトのノノウンタ２０のクロック端子
に接続されている。カウンタ２０の出力端子のうち６ヒ
ツトの端子はアンド回路２１に接続され、２ビツトの端
子はナンド回路２２に接続されている。２３はアンド回
路であり、入力端子にクロック信号線路、カウンタ２０
の出力信号線路、カウンタ２０の出力信号をインバータ
２４を介して反転した信号線路が接続されている。そし
てアンド回路２３の出力信号はＤフリップフロップ１４
のクロック端子に入力されている。ナンド回路２２の出
力端子はＤフリップフロップ２５のＰＲ端子およびイン
バータ２６を介しカウンタ１５のクロック端子に接続さ
れている。Ｄフリップフロップ２５のクロック端子には
ナンド回路２７の出力端子が接続され、Ｄフリップフロ
ップ２５の出力端子は積分回路１２を介しコンパレータ
１１の他方の入力端子に接続されている。２８はレジス
タであり、ディジタルデータがまえもって記録されてお
り、記録データの出力端子はコンパレータ１７に入力さ
れている。またコンパレータ１７の出力端子はオア回路
２９およびインバータ３０を介し例えばヒータのスイッ
チに接続されている。

以上のように構成された本実施例のアナログ・ディジタ
ル変換装置の動作を説明する。

まずＤフリップフロップ２５の出力端子に何等かの信号
が現れているとし、コンパレータ１１に入力されている
アナログ信号のレベルがＤフリップフロップ２５の出力
信号の債分値より高い場合は、コンパレータ１１の出力
端子はハイレベルになる。よってＤフリップフロップ１
４の出力信号はハイレベルとなり、カウンタ１５はイン
バータ２６の出力信号すなわちクロック信号を２５６分
周した信号をアップカウントし、８ビツトのパラレルデ
ータを出力する。またカウンタ２０はクロック信号をカ
ウントしたデータをコンパレータ１６へ送っており、コ
ンパレータ１６によってカウンタ２０の出力データとカ
ウンタ１５の出力データとが比較される。コンパレータ
１６は両川力データが等しい時にハイレベルの出力信号
を出力し、両川力データが等しくない時にローレベルの
出力信号を出力する。コンパレータ１６の出力信号とカ
ウンタ２０の出力データとカウンタ１５の出力データの
関係を第３図に示す。カウンタ２０が２５６カウントす
るまでにカウンタ２０の出力データとカウンタ１５の出
力データが一致するタイミングがあり、カウンタ２０が
２５６カウントするたびに一致するタイミングはクロッ
ク信号の１パルスずつ遅くなる。そしてＤフリップフロ
ップ２５のクロック端子にコンパレータ１６とクロック
信号のナンド出力が入力され、ＰＲ端子にクロック信号
を２５６分周した信号Ｇ１が入力されているため、Ｄフ
リップフロップ２５の出力端子には信号Ｇ１の立下りに
よって立ち上がり、コンパレータ１６の出力信号Ｇ３の
立ち下りに、よって立ち下がる信号ＰＷＭが出力される
。つまり積分回路１２の出力電圧よりもアナログ信号の
レベルかく高い場合はカウンタ１５がダウンカウントし
、Ｄフリップフロップ２５の出力パルスは巾が次第に長
くなる。よって積分回路１２の出力電圧も次第に高くな
り、いづれアナログ信号の電圧と一致する。そしてコン
パレータ１１が反転するとカウンタ１５はダウンカウン
トを開始し、第４図に示すようにＤフリッププロップ２
５の出力信号の巾は短かくなり、積分回路１２の出力電
圧が低くなって再びコンバータ１１の出力信号がローレ
ベルとなる。このようにして積分回路１２の出力電圧は
、アナログ信号のレベルに収束する。モしてカウンタ１
５の８ビツトパラレルの出力信号がアナログ信号のレベ
ルに対応したデータとなる。

よってカウンタ１５の出力信号をマイクロプロセッサに
入力するとマイクロプロセッサでアナログ・ディジタル
変換されたデータを処理させることができる。

また前もってレジスタ２８に所定のデータを格納してお
くと、コンパレータはカウンタ１５の出力データとレジ
スタ２８に格納されたデータを比較し、カウンタ１５の
出力データのほうが小さい場合すなわちアナログ信号の
レベルが所定のレベルより低い場合ハイレベルの信号を
出力する。また反対にアナログ信号のレベルが所定のレ
ベルより高い場合ローレベルの信号を出力する。

ところで積分回路１２の出力信号は積分回路１２の時定
数に応じた波形の鋸歯状波となり、積分回路１２の出力
信号の最大値と最小値の間にアナログ信号のレベルがあ
る時、コンパレータ１１は積分回路１２の出力信号に応
じて頻繁に反転正転を繰り返す。よってコンパレータ１
７の出力信号もハイレベルになったりローレベルになっ
たり頻繁に繰り返す。コンパレータ１７の出力信号を被
制御機器のｉｌＪ御に用いると、この頻繁な繰り返しに
よって不都合が生じることがあるが、微分回路３１をオ
ア回路２９の出力端子と入力端子の間に挿入しているた
め、オア回路２つの出力信号は第５図および第６図に示
されるようにハイローの変化の周期が長くなり、不都合
はなくなる。

発明の詳細な説明したように本発明のアナログ・ディシタル変換装
置は、アナログ信号のレベルと積分回路の出力電圧の大
小関係に応じアナログ信号のレベルが積分回路の出力電
圧より大きい場合にカウントアツプしアナログ信号のレ
ベルが積分回路の出力電圧より小さい場合にカウントダ
ウンするカウンタと、カウンタがカウントアツプする場
合にデユーティの大きくなるパルスを積分回路に出力し
カウンタがカウントダウンする場合にデユーティの小さ
くなるパルスを積分回路に出力するパルス発生手段を設
け、カウンタの出力信号をディジタル出力信号としたた
め、簡単な構成となり、回路が小型で安価になる。また
本発明のアナログ・ディジタル変換装置は、すべてゲー
ト回路によって構成することができるため、ゲートアレ
ーによって構成することもでき、この場合他の回路とと
もに同一のゲートアレー上に構成することもできる。

【図面の簡単な説明】

第１図は本発明のアナログ・ディジタル変換装置の一実
施例のブロック図、第２図〜第４図は同各部分の信号を
表すタイミングチャート、第５図は同部分ブロック図、
第６図は同タイミングチャート、第７図は従来のアナロ
グ・ディジタル変換装置のブロック図である。１１・・・コンパレータ　　　　　　１２・・・積分回
路１３・・・インバータ　　１４・・・Ｄフリップフロ
ップ１５・・・アップダウンカウンタ１６．１７・・・コンパレータ　　　１８・・・バッフ
ァ１９・・・インバータ　　　　　　　２０・・・カウ
ンタ２１・・・アンド回路　　　　　　２２・・・ナン
ド回路２３・・・アント回路　　　　　　２４・・・イ
ンバータ２５・・・Ｄフリップ７０ツブ２６・・・インバータ　　　　　　２７・・・ナンド回
路２８・・・レジスタ　　　　　　　　２９・・・オア
回路３０・・・インバータ代理人の氏名　弁理士　中尾敏男　ほか１名第５図

Claims

【特許請求の範囲】

入力端子にアナログ信号線路と積分回路の接続されたコ
ンパレータと、前記コンパレータの出力信号に応じアナ
ログ信号のレベルが積分回路の出力電圧より大きい場合
にカウントアップしアナログ信号のレベルが積分回路の
出力電圧より小さい場合にカウントダウンするカウンタ
と、前記カウンタの出力信号に応じ前記カウンタがカウ
ントアップするに従ってデューティの大きくなるパルス
を積分回路に出力し前記カウンタがカウントダウンする
に従ってデューティの小さくなるパルスを前記積分回路
に出力するパルス発生手段と、前記カウンタのカウント
値をディジタルデータとして出力する出力端子を設けた
ことを特徴とするアナログ・ディジタル変換装置。