SU1251323A1

SU1251323A1 - Преобразователь напр жени в код

Info

Publication number: SU1251323A1
Application number: SU853859886A
Authority: SU
Inventors: Михаил Иванович Ломовцев; Юрий Алексеевич Пасынков
Original assignee: Новосибирский электротехнический институт
Priority date: 1985-01-07
Filing date: 1985-01-07
Publication date: 1986-08-15

Abstract

Изобретение относитс к измерительной технике и может быть использовано дл уменьшени погрешности преобразователей с квантователем преобразуемого сигнала, дл чего в него введены шифратор, цифроаналого- вый преобразователь, делитель часто- ты и переключатель, первый информационный вход которого объединен с входом опорного напр жени цифроана- логового преобразовател и подключен к выходу источника опорного напр жени , второй информационный вход - к выходу цифроаналогового преобразовател , выход - к входу делител напр жени , а управл ющий вход объединен с входом стробировани делител частоты и подключен к второму выходу блока управлени , вход которого соединен с выходом генератора импульсов , а третий и четвертый выходы - соответственно с входами записи нул и разрешени приема информации шифратора с пам тью, информационные входы которого подключены к выходам сравнивающих устройств, за исключением старшего, а выходы соединены соответственно с цифровыми входами цифроаналогового преобразовател и управл ющими входами делител частоты , тактовый вход которого соединен с выходом частотно-временного умножител , а выход - с счетным входом счетчика, 1 з.п.ф-лы, 3 ил. сл Ю ел со tsD СО

Description

ИзЪбретение относитс к измерительной технике и может быть использовано дл уменьшени погрешности преобразователей с квантованием преобразуемого сигнала.

Целью изобретени вл етс умень- щение погрешности преобразовани .

На фиг. 1 приведена функциональна схема преобразовател напр жени в код; на фиг. 2 - пример выпол- немтт шифратора; на фиг. 3 - то же, блока управлени .

Преобразователь напр жени в код (фиг. 1) содержит делитель 1 напр жени , п сравнивающих устройств 2, генератор 3 импульсов, частотно-временной умножитель 4, делитель 5 частоты , счетчик 6, шифратор 7, источник 8 опорного напр жени , ЦАП 9, переключатель 10 и блок 11 управле- ни , причем шифратор (фиг. 2) содержит собственно шифратор 12, триггера 1 3 и элементы И 14, а блок 11 управлени элементы И 15 и 6, счетчики 17 и 8, триггер 19 и формирова- тели импульсов 20 и 2,

Частотно-временной умножитель 4 может быть построен, например, в виде управл емого счетчиком стробируе- мого мультиплексора, информационные входы которого вл ютс входами умножител р адресные соединены с выходами счетчика, а вход стробирова- ни и счетный вход счетчика - с выходом генератора 3 импульсов,

Частотно-временной умножитель 4 выполн ет операцию логического умножени выходных сигналов сравнивающих устройств 2 и последовательностей импульсов с частотой

f ia. п

где

fa

частота генератора импульсов; п - число уровней квантовани

преобразовател . Преобразователь работает в два такта.

В первом такте длительностью Т производитс сравнение амплитуды входного сигнала U со гаклопой кванX tTi

ТОН

ли E,/n,

где Е - величина опорного напр жени источника 8. Во втором такте длительностью Т происходит определение результата в

0 5

0

5

0

5

0

55

ди.

соответствии с формулой преобразовани , при этом устанавливаетс шаг квантовани

UL CEi.il)

г

2

где р - число сработавших в первом такте сравнивающих устройств 2;

г - число разр дов ЦАП 9 и делител 5 частоты, выбираемое в соответствии с числом уровней квантовани п из услови .

В первом такте делитель 1 напр жени подключен к источнику 8 опорного напр жени через переключатель 10J управл емый сигналом с второго выхода блока П управлени . Этот же сигнал поступает на вход стробирова- ни делител 5 частоты и запрещает прохождение импульсов на счетный вход счетчика 6, поэтому во врем первого такта на выходе счетчика 6 сохран етс :результат, полученный в предшествующем втором такте.

Во втором такте делитель 1 напр жени через переключатель 10 подключаетс к выходу ЦАП 9. На управл ющие входы ЦАП 9 и делител 5 частоты поступает код с выхода шифратора 7. На вход стробировани делител 5 частоты поступает разрешающий сигнал с второго выхода блока 1 управлени .

В Данном преобразователе используетс алгоритм приближенного вычислени среднего значени сигнала в соответствии с формулой

1 т

и X ;; Ц t; uU. ср Т fr:f

Каждый из интервалов времени t j квантуетс на N интервалов длительностью . Т путем заполнени не совпадающими по времени дл различных интервалов t; импульсами с частотой f, - --, которые затем объеди- п

н ютс в одноканальную последовательность (число - импульсный код) и подсчитываютс счетчиком за врем измерени Т:

.,

f т

о.i

j,i - - n uU где iU - шаг квантовани ;

t - длительность интервала времени , когда сигнал U (t) превьппает уровень квантовани U; i uU.

Подставл в формулы значени шага ли квантовани , врем Т„ измерени , с учетом зависимости частоты f на выходе делител 5 частоты от управл ющего кода и частоты f на ег тактовом входе получаем

()

П л - :k

t. u,

Та

- (EZii) 2

,f. .() „,™ „ -Ь,,-.

п ли,

2 .. - , Из приведенных формул видно, что результат накапливаетс в счетчике бе дополнительных вычислений, акоэффи- циёнт преобразовани N /(п- U ) вл етс конструктивным параметром.

Блок 11 управлени формирует сиг палы управлени работой преобразовател и может быть реализован, напри мер, по схеме, приведенной на фиг, состо щей из двух элементов И 15 и 16, первого 17 и второго 18 счетчиков , триггера 19 и двух формирователей 20 и 21 импульсов. Пр мой и инверсный выходы триггер а 19 вл ютс .соответственно вторым и четвертым выходами блока 11 управлени . Первому такту преобразовани , длительность которого должна быть не менее периода Т. входного сигнала, соответствует состо ние триггеру 19, второму - ,

Длительности первого Т и второго Т , тактов преобразовани определ ютс емкостью счетчиков 18 и 17 соответственно. На выходе формировател 20, который служит первым выходом блока 11 управлени , по окон- чадии первого такта формируетс импульс установки в нулевое состо ние счетчика 5. Выход формировател 21 вл етс третьим выходом блока 11 управлени , который обеспечивает запись О в пам ть шифратора 7 по окончании второго такта преобразовани .

Шифратор 7 обеспечивает запоминание числа р сработавших в первом такте преобразовани сравниваюш11х устройств 2 и формирование двоичного кода числа (р +1), который сохран етс на выходе в течение второго такта. Он содержит триггеры 13 (элементы пам ти), шифратор 12 и элемен- ты И 14, первые входы которых вл ютс информационными входами блока, вторые - входом разрешени приема

3234

информации, a выходы соединены с установочными входами триггеров 13, Входы установки триггеров I3 в нулевое состо ние объединены и служат входом записи О. Выходы триггеров 3 соединены с входами шифратора 12 начина с до п-го, а на 1-й вход посто нно подан сигнал Лог, 1.

Claims

Формула изобретени

15

20 25 Q

0

5

0

1, Преобразователь напр жени в код, содержащий источник опорного напр жени , делитель напр жени , первый вход которого соединен с общей шиной, а выходы - с первыми входами соответствующих сравнивающих устройств, вторые входы которых объединены и подключены к шине пре- образуейого сигнала, а выходы соединены с соответствующими информационными входами частотно-временного у шожител , тактовый вход которого соединен с выходом генератора импульсов , счетчик, вход установки в нулевое состо ние которого подключен к первому выходу блока управлени , а выходы вл ютс выходными шинами, о т л и ч а- ю щ и и с тем, что, с целью уменьшени погрешности преобразовани , в него введены шифратор , цифро-аналоговый преобразователь , делитель частоты и переключатель , первый информационный вход которого объединен с входом опорного напр жени цифроаналогового преобразовател и подключен к выходу источника опорного напр жени , второй информационный вход - к выходу цифроаналогового преобразовател , выход - к второму входу делител напр жени , а управл ющий вход объединен с входом стробировани делител частоты и подключен к второму выходу блока управлени , вход которого соединен с выходом генератора импульсов, а третий и четвертый выходы - соответственно с входами записи нул и разрешени приема информации -шифратора , информационные входы которого подключены к выходам сравнивающих устройств, за исключением последнего , а выходы соединены соответственно с цифровыми входами цифроаналогового преобразовател и управл ющими входами делител частоты, тактовый вход которого соединен с выходом частотно-временного умножител , а выход - с счетным входом счетчика.
2. Преобразователь по п. 1, о т - личающийс тем, что в нем блок управлени выполнен на двух элементах И, двух счетчиках, триггере и двух формировател х импульсов, выходы которых вл ютс соответственно первым и третьим выходами блока управлени , первый вход первого формировател импульсов объединен с первым входом -первого элемента И, с первым входом второго формировател импульсов, подключен к пр мому выходу триггера и вл етс вторым выходом блока управлени , второй вход

первого формировател импульсов объединен с первым входом второго элемента И, с вторым входом второго формировател импульсов, подключен к инверсному , выходу триггера и вл етс четвертым выходом блока управлени , вторые входы первого и второго -элементов И объединены и вл ютс входом блока управлени , а их выходы соединены соответственно с счетными входами первого и второго счетчиков, выходы которых подключены соответственно к первому и второму входам триггера.

Редактор Н. Слобод ник

Заказ 4426/58Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

1роизводственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Составитель В. Махнанов

Техред Л.Сердюкова КорректорЕ. Сирохман