JPS61289720A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はパルス変調回路、特に入力信号に対してパルス
幅変調を行なうパルス幅変調回路に関する。

Ｂ０発明の概要 本発明は、入力信号に対してパルス幅変調を行なうパル
ス幅変調回路において。

変調すべき入力データのうち上位ビット側データと下位
ビット側データを所定の選択時間の割合に沿って選択す
るとともに、該選択されたデータに応じてシフトレジス
タの出力信号を選択することにより。

簡単な回路構成によって多数の入力信号をパルス幅変調
することができ、これによって高い分解能を実現せしめ
るとともに、変調信号の周期を短くして復調時に発生す
るリップル率を低減することができるようにしたもので
ある。

Ｃ１従来の技術 従来、パルス変調方式による信号伝送システムは１元の
アナログ信号を標本化し、これにパルス変調を施して伝
送し、受信側で再びアナログ信号に復調するように構成
されている。パルス変調方式には、大別して、アナログ
方式とディジタル方式とがあ夕、前者にはパルス振幅変
調（ＰＡＭ）。

パルス幅変調（ＰＷＭ）など、後者にはパルス符号変＠
（ＰＣＭ）などの方式がある。アナログ方式は変復調回
路が簡単に構成できる反面、外来ノイズに弱い面がある
のに対して、ディジタル方式では変復調回路が比較的複
雑になるが外来ノイズに対しては強いという基本的な特
性がある。これらの中でＰＷＭ方式は、アナログ方式な
ので変復調回路が容易に実現できる上に、アナログ方式
の他の方式と比べて外来ノイズ、特に同相ノイズに強い
特性があるために、信号伝送に限らず、スイッチング電
源の駆動回路なども含めて、広く利用されている。

パルス幅変調方式における変調前の入力信号と変調後の
出力信号の関係は第３図のように示される。すなわち、
サンプリングタイムＴｃ毎にデータを標本化し、そのサ
ンプリングデータをパルス幅ＴＨＫ対応させるよりにし
ている。第３図においてアナログ信号のフルスケールを
Ｅ、サンプリングデータをｅとすれば一般的にｅ　／Ｅ
　ａｓ　ＴＨ／　Ｔｃの関係となる。

前記のようなパルス幅変調信号を復調するには。

パルス信号を平滑化する低域ろ波器が用いられる。

この低域ろ波器は１例えば第４図に示すように抵抗Ｒお
よびコンデンサＣで構成される。第４図に示す低域ろ波
器に第５図（ａ）のような方形波のパルス幅変調信号を
入力すると、第５図（ｂ）のような平滑化された信号が
出力され、これによって変調する前の元のアナログ信号
を再生することができる。

第４図の低域ろ波器の時定数ＴＤはＴＤ！Ｒ−Ｃで表わ
されるが、この時定数ＴＤは信号伝送の面からみると第
５図（ｂ）のＴｓ期間に示すように伝搬遅れとなる。ま
た第４図の低域ろ波器の出力信号には第６図（ｂ）のＶ
Ｉ（−ＶＬ間に示すような脈動分（リップル］が残って
しまう。いま第５図（１１）　ｊ　（ｂＪから前記低域
ろ波器の出力電圧Ｖは次式で表わされる。

信号立上り時の電圧Ｖｕｐ　−（Ｅ　ｙ−）、（１−ｅ
＝ＴＢ／Ｔｏ。

十Ｖ−・・・・・・・・・・・・・・・（１１信号立下
夕時の電圧Ｖｄｏｖｎ　−（０−Ｖ″″）・（１ｅ−”
／ＴＤ）＋Ｖ−・・・・・・・・・・・・・・・（２）
（但し、■−は直前のＶの値である） また、第６・図（ａ）におけるパルス信号のＴｕとＴｔ
。

が等しい（デユーティ比５０肇）場合のリップル含ＶＨ
−Ｖｘ。

有事　、　　は次の第１表の如く示される。

第　　１　　表 上記第１表において、リップル率０．９−の時。

パルス幅変調信号のサイクルタイムＴｃは。

Ｔ　ｃ　ｘ　Ｔ　Ｄ／２５　　　　　　　・・・・・・
・・・・・・・・・（３）となる。これに対してリップ
ル率α３チの時、パルス幅変調信号のサイクルタイムＴ
ｃは。

Ｔ　ｃ　−Ｔ　ｏ　／　１００　　　　＝＝　（４）と
なる。これら（３）、（４）式により、復調時の信号に
含まれるリップル率を小さくするにはパルス幅変調信号
のサイクルタイムＴｃを小さくすれば良いことがわかる
。

ここで第６図に従来のパルス幅変調回路の一例を示す。

第６図において、１はフリップ７０ツブで構成された８
ビツトシフトレジスタである。この８ピツトシフトレジ
スタ１には第７図に示すようなりロックパルスＣＬＫお
よびリセットパルスＣＬＲが入力され、パルス幅の異な
る８個のパルス信号Ａ−Ｈをデータセレクタ２に出力す
る。データセレクタ２は入力されるデータｘｌ　ｊ　！
１　ｅ　”ｍに応じて前記パルス信号Ａ−Ｈのうち１個
のパルス信号を次の第２表の如く選択してｉカする。

このようにして”１　ｅ　”ｌ　ｅ　”８の８ビツトの
データ（ｘ１＋２Ｘｘｚ＋２”Ｘｘ＠　　）をパルス幅
変調することができる。

Ｄ１発明が解決しようとする問題点 上記のように構成された変調回路では、出力デ−１の分
解能によってサンプリング時間内のクロック数を分解能
と同一、又はそれ以上にとる必要がある。第６図の回路
の場合、入力データ３ビツトで分解能が２８＝８である
ため、サンプリング時間内のクロック数は９となる。従
って例えば１０００の分解能が必要である場合、？イク
ルタイムＴｃの間に１０００のクロックパルスが必要と
なる。ここで第５図（ｂ）の伝搬遅れＴＢを１０ミリ秒
以内、リップル率を１％以内とする設計条件においては
、第４図に示す低域ろ波器の時定数をＴｏ　＝　１　ミ
！７秒。

第６図（＆）のパルス信号のサイクルタイムＴｅ１Ｔｃ
−４０マイクロ秒以下としなければならない。この為前
記サイクルタイムＴｃ０間に１０００のクロックパルス
を入れる場合のクロックパルス周波数は。

１／４０μａ　／　１０００　＝２５ＭＨｚ　以上にす
る必要がある。しかしこのような回路を実現することは
困難なことである。

このようにデータ分解能を高くするにはクロック周波数
を高くする必要があるが、シフトレジスタの伝搬遅れや
クロックの周波数安定性の問題であまシ周波数を高くで
きない。

また、８ビツトシフトレジスタ１は基本的に分解能と同
数のフリップ７０ツブが必要であるため。

１０００の分解能が必要なときは１０００の７リツプ７
０ツブを用意しなければならない。このようにデータ分
解能を高くするには多数の７リツプ７０ツブが必要とな
シ回路全体が大形化し１回路を構成することが困難とな
る。

本発明は上記の点に鑑みてなされたもので、簡単な回路
構成によって多数の入力信号を、（ルス幅変調すること
ができ、これによって高い分解能を笑現せしめるととも
に、変調信号の周期を短くし′　て復調時に発生するリ
ップル率を低減することができるパルス幅変調回路を提
供することを目的としている。

Ｅ１問題点を解決するための手段 本発明は、一定周波数のクロックパルスおよびリセット
パルスが入力されるシフトレジスタと。

変調すべき入力データのうち上位ビット側データと下位
ビット側データを所定の選択時間の割合に沿って選択す
る選択部と、この選択部で選択されたデータに応じて前
記シフトレジスタの出力信号を選択するデータセレクタ
とを備え、入力データに応じたパルス幅変調信号を得る
よりにしたことを特電としている。

１０作用 上記のように構成された回路において、前記選択部の選
択時間の割合を、入力データの下位ビットの分解能に対
応する時間だけ上位ビット側データを選択し九後、リセ
ットパルスの１周期に対応する時間だけ下位ビット側デ
ータを選択するように予め設定しておく。このように設
定した選択時間の割合に沿って選択された変調すべきデ
ータがデータセレクタに入力されると、該入力データに
対応するシフトレジスタの出力信号が選択される。

この結果上位、下位ビットを加えた入力データに対応す
るパルス幅変調信号が得られる。このような動作により
、簡単な回路構成で多数の入力信号をパルス幅変調する
ことができ、しかも上記の動作によって得られたパルス
幅変調信号のサイクルタイムは非常に短く々り、復調時
のリップル含有率は著しく低減される。

Ｇ、実施例 以下、■面を参照しながら本発明の一実施例を説明する
。第１図において第６図と同一部分は同一符号を持って
示し、その説明は省略する。３は変調すべき入力データ
のうち上位ビット側データと下位ビット側データとを切
シ換えるスイッチである。このスイッチ８の入力端子に
は１例えば下位３ビットデータＸ１．　Ｘｇ　、　Ｘｌ
と上位３ビツトデータ”４　ｓ　Ｘｔ　＊　Ｘｆｊが各
々入力され、これら上位、下位ビットデータは選択回路
４の選択信号によって切換え制御が行なわれる。スイッ
チ３で切換えられた入力データはデータセレクタ２へ導
入される。

選択回路４は、所定の選択時間の割合に油ってスイッチ
８を切換え制御する。ここで選択回路４の選択時間の割
合は１例えば下位３ビツトデータ！！　＊　Ｘｔ　＊　
Ｘａの分解能に対応する時間だけ上位８ビットデータｘ
４．ｘｌ、ｘ６を選択した後、リセットパルスＣＬＨの
１周期に対応する時間だけ下位３ビツトデータｘ１＃　
Ｘｔ　ｔ　”ａ　ｔ−選択するように予め設定しておく
。

次に上記のように設定した選択時間の割合に沿ってスイ
ッチ８の切換えを繰り返し行なった場合の動作を述べる
。データセレクタ２の出力ＯＵＴは、入力データの下位
３ビツト”１　ｓ　Ｘｔ　ｓ　ＸＳに対応するパルス幅
の信号又は上位３ピツ）　”４　ｌｘｉ　ｅ　”＋１に
対応するパルス幅の信号とな夕、いずれもリセットパル
スＣＬＨに同期して連続的に出力される。

ｔｆ下位３ビットの分解能は２３；８であるので。

選択回路４はリセットパルスＣＩ、Ｈの８個分に相当す
る時間スイッチ３を上位８ビツト側に切換える。そして
その後リセットパルスＣＬＲ（７）１個分に相当する時
間スイッチ３ｔ−下位３ビツト側に切換える。データセ
レクタ２はスイッチ８から送出されるデータ（下位３ピ
ツトｘ１　＃　”ｔ　ｅ　ｘｌ　ｍ上位３ビツトＸ４　
ｅ　ｘｌ　ｌ　：ｔ６　）に対応した８ビツトシフトレ
ジスタ１の出力信号を選択して出力する。これによって
得られる出力信号ＯＵＴがｒＨＪレベルとなる時間を、
連続する９個分のリセットパルスＣＬＲに相当する時間
でみた場合、上位３ピツトｘ４　ｔ　ｘｌ　＃　”Ｉｌ
ｌに対応して選択されたデータセレクタ２の出力信号が
ｒＨＪレベルである時間の８倍と下位８ピツ）　”１　
ｅ　ＸＮ　ｅ　”Ｓに対応して選択されたデータセレク
タ２の出力信号がｒＨＪレベルである時間との和である
。ここでリセットパルスＣＬＲ１個分の周期で下位８ピ
ツ）’　ＸＨ＊　Ｘｔ　＃　ＸＢに対応して選択された
データセレクタ２の出力信号がｒＨＪレベルとなる時間
０ＵＴ（下位）は＊　”１　＊　ＸＩ　＊　！−ａに対
応するので。

０ＵＴ（下位）　＝ｘ　ｘｌ　＋Ｘ！　Ｘ　２　＋１３
　Ｘ　２”　　　・曲回（５Ｊとなシ、また同様にリセ
ットパルスＣＬＲ１個分の周期で上位３ピツト”４　ｅ
　Ｘｌ　ｍ　１ｍに対応して選択されたデータセレクタ
２の出力信号がｒＨＪレベルとなる時間０ＵＴ（上位）
はｓ　Ｘ４　＋　”ｌ　＋　”＠に対応するので。

０ＵＴ（上位ン＝　ｘ４　＋　ｘｌ　Ｘ　２　＋　ＸＩ
　Ｘ　２”　　　”−”　（６）となる。

従ってリセットパルスＣＬＲ９個分の周期で出力信号Ｏ
ＵＴがｒＨＪレベルとなる時間０ＵＴＨは、前記（５）
、（６）式より。

０ＵＴＨ−ＯＵＴ（下位）＋０ＵＴ（上位）×８ｗｘｌ
＋ｘｌＸ２−１−ｘ３Ｘ２”＋　（ｘ４＋ｘ＠Ｘ２＋ｘ
＠Ｘ２’）Ｘ８ ！　ｘｌ　＋Ｘ！　Ｘ　２　＋ｘ３　Ｘ　２”　＋　ｘ
４　Ｘ　２”　＋　３ｃ４　Ｑ　２４十工。ｘ　２１　
　　　　　　　　・・・・開・・・・・−・（７）とな
る。この（７）式は、出力信号ＯＵＴがｒＨＪレベルで
ある時間が上位、下位合わせて６ビツトのデータに対応
していることを示している。すなわち第１図の回路のよ
うに構成することにより、リセットパルスＣＬＲ９個分
の時間をサンプリング時間とする６ビツトデータのパル
ス幅変調回路が得られることになる。尚、第１図回路の
サンプリング時間は、リセットパルスＣＬＲｆｔクロッ
クパルスＣＬＫ９個毎に入力するものとすれば９Ｘ９−
８１クロック分の時間となる。

ここで第１図の回路によって得られるパルス幅変調信号
と従来の一般的なパルス幅変調回路の出力信号とを第２
図（ａ）　、　（ｂ）により比較してみる。、第２図（
ａ）　Ｉ　（ｂＪによると１両方の出方信号ともに同一
人力データを変調しておシ、サンプリングタイムＴｃは
同一である。しかしながら本発明に係る第１図回路の出
力信号ＯＵＴは第２図（１１）に示すようにパルス幅を
サンプリングタイムＴｃの間に分散したかたちになって
おシ、見かけ上サイクルタイムＴｃｓはその１／９と見
なすことができる。ここで「Ｃ０従来の技術ｊのｉｓ＋
　、（４）式の説明で述べたように、サイクルタイムを
小さくすれば復調時のリップル含有率が低減できること
がわがっている。

従って第２図（ａ）　、　（ｂＪの信号を同一の低域ろ
波器に通して復調した場合、第２図（ａ）に示す信号（
本発明による変調信号）の方が第２図（ｂ）に示す信号
（従来回路による変調信号ンよ多も１／９８８度リップ
ルを低減することができる。

また、第１図の回路は、６ビツトの入力データをパルス
幅変調することができるが、従来の変調回路で６ビツト
の分解能を実現するためには２６覧６４ピツトのシフト
レジスタとデータセレクタが必要とな〕１回路構成が非
常に大型化してしまう。

これに対し本発明の第１図回路によれば、１個の８ビツ
トシフトレジスタと１個の８ビツトデータセレクタとで
実現することが可能となシ１回路構成が非常に簡単化さ
れる。

Ｈ１発明の効果 以上のように本発明によれば次のような効果が得られる
。すなわち。

（１）変調すべきデータを分割して入カレ選択回路によ
って選択するように構成し念ので、シフトレジスタとデ
ータセレクタに要求されるビット数はデータの分解能の
平方根に相当する数で済む。

この為簡単な回路構成によって多数の入力信号全パルス
幅変調することができ、高い分解能を実現することがで
きる。

（２）変調信号の周期を著しく短くすることができる。

この為復調時に発生するリップル率を低減することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図回路の出力信号と従来回路の出力信号を比較した出力
波形図、第８図はパルス幅変調方式を説明する為の信号
波形図、第４図は低域ろ波器の一例を示す回路図、第５
図（＆）　、　（ｂ）はパルス幅変調信号とその復調時
の信号を説明する為の信号波形図、第８図は従来のパル
ス幅変調回路の一例を示すブロック図、第７図は第６図
の動作を説明するタイムチャートである。 １・・・８ビツトシフトレジスタ、２・・・データセレ
クタ、３・・・スイッチｓ４・・・選択回路。 第３図 イ名も５Ｆ／ｉｔ丹ヨ巳 第４図 回路（２） 口 第５図 イＳへ１皮１啄じへ

Claims (1)

【特許請求の範囲】
1. 一定周波数のクロックパルスおよびリセットパルスが入
   力されるシフトレジスタと、変調すべき入力データのう
   ち上位ビット側データと下位ビット側データを所定の選
   択時間の割合に沿つて選択する選択部と、この選択部で
   選択されたデータに応じて前記シフトレジスタの出力信
   号を選択するデータセレクタとを備え、入力データに応
   じたパルス幅変調信号を得るようにしたことを特徴とす
   るパルス幅変調回路。