JPH0546727B2 - - Google Patents
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- JPH0546727B2 JPH0546727B2 JP2478585A JP2478585A JPH0546727B2 JP H0546727 B2 JPH0546727 B2 JP H0546727B2 JP 2478585 A JP2478585 A JP 2478585A JP 2478585 A JP2478585 A JP 2478585A JP H0546727 B2 JPH0546727 B2 JP H0546727B2
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- 238000006243 chemical reaction Methods 0.000 claims description 26
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
イ 産業上の利用分野
本発明は高精度の高ビツトＤ／Ａ（デジタル／
アナログ）変換器に関するもので、各種のＤ／Ａ
変換器を具備する機器例えば音声合成器やCD（コ
ンパクトデイスク）プレーヤ等に利用されるもの
である。
アナログ）変換器に関するもので、各種のＤ／Ａ
変換器を具備する機器例えば音声合成器やCD（コ
ンパクトデイスク）プレーヤ等に利用されるもの
である。
ロ 従来の技術
従来より種々の方式のＤ／Ａ変換器が実用化さ
れている。特開昭57−23321号公報では、振幅変
調（AM）型とパルス幅変調（PWM）型の夫々
の長所を組み合わせ高精度の抵抗が不要で変換速
度が速いＤ／Ａ変換器が開示されている。しかし
PWM型のＤ／Ａ変換器のもつ高調波歪が大きい
という欠点もあつた。そこでこの高調波歪が小さ
く高精度の抵抗が不要であるＤ／Ａ変換器として
出願人は昭和60年１月28日特許願(1)を出願した。
これは、従来のPWM型の如くデジタルデータの
内容に応じて１変換周期内のパルス幅だけを変え
るものに比べて、１変換周期間内において２電位
が入力デジタルデータに応じて広く分散するよう
にアナログ信号を出力させているので、このＤ／
Ａ変換器の出力であるアナログ信号の高調波スペ
クトルが高域で大きく低域で小さくなり、帯域制
限を行うことで高調波歪を小さくしているもので
ある。しかし出力希望電位が２電位のうちの一方
であると１変換期間内で２電位が交番することが
ないため、１変換期間内で２電位を広く分散させ
ることは不可能であつた。この状態が続くと高調
波スペクトルが低域で大きくなるため、高調波歪
が大きくなるという欠点があつた。
れている。特開昭57−23321号公報では、振幅変
調（AM）型とパルス幅変調（PWM）型の夫々
の長所を組み合わせ高精度の抵抗が不要で変換速
度が速いＤ／Ａ変換器が開示されている。しかし
PWM型のＤ／Ａ変換器のもつ高調波歪が大きい
という欠点もあつた。そこでこの高調波歪が小さ
く高精度の抵抗が不要であるＤ／Ａ変換器として
出願人は昭和60年１月28日特許願(1)を出願した。
これは、従来のPWM型の如くデジタルデータの
内容に応じて１変換周期内のパルス幅だけを変え
るものに比べて、１変換周期間内において２電位
が入力デジタルデータに応じて広く分散するよう
にアナログ信号を出力させているので、このＤ／
Ａ変換器の出力であるアナログ信号の高調波スペ
クトルが高域で大きく低域で小さくなり、帯域制
限を行うことで高調波歪を小さくしているもので
ある。しかし出力希望電位が２電位のうちの一方
であると１変換期間内で２電位が交番することが
ないため、１変換期間内で２電位を広く分散させ
ることは不可能であつた。この状態が続くと高調
波スペクトルが低域で大きくなるため、高調波歪
が大きくなるという欠点があつた。
ハ 発明が解決しようとする問題点
本発明は上述の点に鑑みてなされたもので、１
変換期間内で２電位が必ず一回以上交番するよう
にして、どんな場合でも低域での高調波スペクト
ルを抑え高調波歪の小さいＤ／Ａ変換器を提供し
ようとするものである。
変換期間内で２電位が必ず一回以上交番するよう
にして、どんな場合でも低域での高調波スペクト
ルを抑え高調波歪の小さいＤ／Ａ変換器を提供し
ようとするものである。
ニ 問題点を解決するための手段
本発明は、Ｎビツトのデジタルデータの上位Ｍ
ビツトをデコードする手段、第１の基準電位と第
２の基準電位との間を2M＋１個以上の抵抗により
分圧する分圧手段、及び前記デコード手段に応じ
て前記分圧手段から得られる最小電位差の２倍以
上の電位差をもつ２電位を選択的に該分圧手段か
ら取り出す手段を備えた第１のＤ／Ａ変換回路
と、下位（Ｎ−Ｍ）ビツトのデータのために設け
られ、（Ｎ−Ｍ）ビツトのデータに下位から（Ｎ
−Ｍ−１）のビツトが“１”で他のビツトが
“０”である（Ｎ−Ｍ＋１）ビツトのデータを加
える加算手段、クロツクパルスを発生するクロツ
ク発生手段、該クロツク発生手段からのクロツク
パルスを計数する2N-M+1の計数回路、前記加算手
段にて（Ｎ−Ｍ）ビツトのデータに下位から（Ｎ
−Ｍ−１）のビツトが“１”で他のビツトが
“０”であるデータを加えた後の処理データと前
記計数回路からの計数出力とを入力して、パルス
幅とパルス周期が可変にできかつ2N-M+1個のクロ
ツク期間におけるパルス幅の総和が前記処理デー
タの内容に依存する出力パルスを形成するパルス
形成回路、該パルス形成回路出力である前記出力
パルスに応じて前記２電位の何れか一方を選択し
合成する手段を備えた第２のＤ／Ａ変換回路とを
具備するＤ／Ａ変換器である。
ビツトをデコードする手段、第１の基準電位と第
２の基準電位との間を2M＋１個以上の抵抗により
分圧する分圧手段、及び前記デコード手段に応じ
て前記分圧手段から得られる最小電位差の２倍以
上の電位差をもつ２電位を選択的に該分圧手段か
ら取り出す手段を備えた第１のＤ／Ａ変換回路
と、下位（Ｎ−Ｍ）ビツトのデータのために設け
られ、（Ｎ−Ｍ）ビツトのデータに下位から（Ｎ
−Ｍ−１）のビツトが“１”で他のビツトが
“０”である（Ｎ−Ｍ＋１）ビツトのデータを加
える加算手段、クロツクパルスを発生するクロツ
ク発生手段、該クロツク発生手段からのクロツク
パルスを計数する2N-M+1の計数回路、前記加算手
段にて（Ｎ−Ｍ）ビツトのデータに下位から（Ｎ
−Ｍ−１）のビツトが“１”で他のビツトが
“０”であるデータを加えた後の処理データと前
記計数回路からの計数出力とを入力して、パルス
幅とパルス周期が可変にできかつ2N-M+1個のクロ
ツク期間におけるパルス幅の総和が前記処理デー
タの内容に依存する出力パルスを形成するパルス
形成回路、該パルス形成回路出力である前記出力
パルスに応じて前記２電位の何れか一方を選択し
合成する手段を備えた第２のＤ／Ａ変換回路とを
具備するＤ／Ａ変換器である。
ホ 作用
分圧手段の最小電位差の２倍以上の電位差を選
択するので出力希望電位が選択される２電位の何
れか一方という事はなくなり、下位（Ｎ−Ｍ）ビ
ツトのデータに下位から（Ｎ−Ｍ−１）のビツト
が“１”で他のビツトが全が“０”である（Ｎ−
Ｍ＋１）ビツトのデータを加えることで１変換期
間内に必ず１回以上選択された２電位が交番し、
更に１変換期間のクロツクパルスのカウント数を
2N-M+1としたので出力される平滑されたアナログ
信号は下位から（Ｎ−Ｍ−１）のビツトが“１”
で他のビツトが全て“０”である（Ｎ−Ｍ＋１）
ビツトのデータの影響は受けない。
択するので出力希望電位が選択される２電位の何
れか一方という事はなくなり、下位（Ｎ−Ｍ）ビ
ツトのデータに下位から（Ｎ−Ｍ−１）のビツト
が“１”で他のビツトが全が“０”である（Ｎ−
Ｍ＋１）ビツトのデータを加えることで１変換期
間内に必ず１回以上選択された２電位が交番し、
更に１変換期間のクロツクパルスのカウント数を
2N-M+1としたので出力される平滑されたアナログ
信号は下位から（Ｎ−Ｍ−１）のビツトが“１”
で他のビツトが全て“０”である（Ｎ−Ｍ＋１）
ビツトのデータの影響は受けない。
ヘ 実施例
第１図は本発明に係るＤ／Ａ変換器の略示回路
図である。本実施例では簡単のために入力される
データを12ビツトとし上位８ビツトのデータa4，
a5，a6，…a11を第１のＤ／Ａ変換回路１に、下
位４ビツトのデータa0，a1，a2，a3を第２のＤ／
Ａ変換回路２に与えている。
図である。本実施例では簡単のために入力される
データを12ビツトとし上位８ビツトのデータa4，
a5，a6，…a11を第１のＤ／Ａ変換回路１に、下
位４ビツトのデータa0，a1，a2，a3を第２のＤ／
Ａ変換回路２に与えている。
第１のＤ／Ａ変換回路１の分圧回路１２は、
（28＋１）個の等しい値の抵抗４を直列接続して
なり、Vref、VE間を（28＋１）分割して28個の異
なる電圧を各出力端子より取り出せるようにして
いる。従つて、分圧出力端子間の電圧ステツプeM
は、 eM＝（Vref−VE）／（28＋１） となる。分圧回路１２における抵抗４相互間の分
圧出力端子のうち電位の低い方から2k−１番目
（ｋ：自然数でｋ≦27）の端子は夫々IGFET（絶
縁ゲート型電界効果トランジスタ）５を介してス
イツチングトランジスタ５１のドレインに、2k
＋１番目の端子とVrefの端子は夫々IGFET６を
介してスイツチングトランジスタ５２のドレイン
に、2k−２番目の端子とVEの端子は夫々IGFET
７を介してスイツチングトランジスタ５１のドレ
インに、2k番目の端子は夫々IGFET８を介して
スイツチングトランジスタ５２のドレインに夫々
連つている。IGFET５，６は上位８ビツトのデ
ータを解読するデコーダ１１の28個の出力の下位
から2k番目の出力が夫々、分圧回路１２の分圧
出力端子のうち電位の低い方から2k＋１番目の
端子（Vrefの端子を含む）に連なるIGFET６と
2k−１番目の端子に連なるIGFET５とを同時に
導通せしめるようにこれらのゲートに接続されて
おり、IGFET７，８は前記デコーダ１１の28個
の出力の下位2k−１番目の出力が夫々、前記分
圧回路１２の分圧出力端子のうち電位の低い方か
ら2k番目の端子に連なるIGFET８と2k−２番目
の端子（VEの端子を含む）に連なるIGFET７と
を同時に導通せしめるようにこれらのゲートに接
続されている。IGFET６及び５の導通或いは
IGFET８及び７の導通の何れか一方により、入
力された上位８ビツトのデータに対応する出力
V2及びV1を得、これらスイツチングトランジス
タ５２，５１に夫々与えるようにしている。
（28＋１）個の等しい値の抵抗４を直列接続して
なり、Vref、VE間を（28＋１）分割して28個の異
なる電圧を各出力端子より取り出せるようにして
いる。従つて、分圧出力端子間の電圧ステツプeM
は、 eM＝（Vref−VE）／（28＋１） となる。分圧回路１２における抵抗４相互間の分
圧出力端子のうち電位の低い方から2k−１番目
（ｋ：自然数でｋ≦27）の端子は夫々IGFET（絶
縁ゲート型電界効果トランジスタ）５を介してス
イツチングトランジスタ５１のドレインに、2k
＋１番目の端子とVrefの端子は夫々IGFET６を
介してスイツチングトランジスタ５２のドレイン
に、2k−２番目の端子とVEの端子は夫々IGFET
７を介してスイツチングトランジスタ５１のドレ
インに、2k番目の端子は夫々IGFET８を介して
スイツチングトランジスタ５２のドレインに夫々
連つている。IGFET５，６は上位８ビツトのデ
ータを解読するデコーダ１１の28個の出力の下位
から2k番目の出力が夫々、分圧回路１２の分圧
出力端子のうち電位の低い方から2k＋１番目の
端子（Vrefの端子を含む）に連なるIGFET６と
2k−１番目の端子に連なるIGFET５とを同時に
導通せしめるようにこれらのゲートに接続されて
おり、IGFET７，８は前記デコーダ１１の28個
の出力の下位2k−１番目の出力が夫々、前記分
圧回路１２の分圧出力端子のうち電位の低い方か
ら2k番目の端子に連なるIGFET８と2k−２番目
の端子（VEの端子を含む）に連なるIGFET７と
を同時に導通せしめるようにこれらのゲートに接
続されている。IGFET６及び５の導通或いは
IGFET８及び７の導通の何れか一方により、入
力された上位８ビツトのデータに対応する出力
V2及びV1を得、これらスイツチングトランジス
タ５２，５１に夫々与えるようにしている。
第２のＤ／Ａ変換回路２は、下位４ビツトのデ
ータa0，a1，a2，a3に下位から３ビツト目のデー
タが“１”で他のビツトが全て“０”である５ビ
ツトのデータを加える加算回路２１と、クロツク
パルスを発生するクロツク発生回路２２と、該ク
ロツク発生回路２２から出力されるクロツクパル
スを計数する計数回路２３と、前記加算回路２１
から出力される下位４ビツトのデータに下位から
３ビツト目が“１”で他のビツトが全て“０”で
ある５ビツトのデータを加えた処理データと前記
クロツク発生回路２２から出力されるクロツクパ
ルスと前記計数回路２３からの計数出力とを入力
して、入力される処理データの内容に応じて25個
のクロツクパルス期間におけるパルス幅の総和が
変化しかつパルス幅とパルス周期が変化する出力
パルスを形成するパルス形成回路２４（該パルス
形成回路の構成及び動作は後述する）と、該パル
ス形成回路２４の出力パルスに応じて２電位
（V1，V2）を選択し合成するスイツチングトラン
ジスタ５１，５２、インバータ５３とからなる選
択合成手段２５と、該選択合成手段２５の出力を
入力するローパスフイルタ２６とから構成され
る。
ータa0，a1，a2，a3に下位から３ビツト目のデー
タが“１”で他のビツトが全て“０”である５ビ
ツトのデータを加える加算回路２１と、クロツク
パルスを発生するクロツク発生回路２２と、該ク
ロツク発生回路２２から出力されるクロツクパル
スを計数する計数回路２３と、前記加算回路２１
から出力される下位４ビツトのデータに下位から
３ビツト目が“１”で他のビツトが全て“０”で
ある５ビツトのデータを加えた処理データと前記
クロツク発生回路２２から出力されるクロツクパ
ルスと前記計数回路２３からの計数出力とを入力
して、入力される処理データの内容に応じて25個
のクロツクパルス期間におけるパルス幅の総和が
変化しかつパルス幅とパルス周期が変化する出力
パルスを形成するパルス形成回路２４（該パルス
形成回路の構成及び動作は後述する）と、該パル
ス形成回路２４の出力パルスに応じて２電位
（V1，V2）を選択し合成するスイツチングトラン
ジスタ５１，５２、インバータ５３とからなる選
択合成手段２５と、該選択合成手段２５の出力を
入力するローパスフイルタ２６とから構成され
る。
パルス形成回路２４は加算回路２１からのビツ
トデータD0，D1，D2，D3，D4をそれぞれ入力す
る第１、第２、第３、第４、第５データ入力端３
１，３２，３３，３４，３５と、計数回路２３出
力である計数出力Q1，Q2，Q3，Q4，Q5をそれぞ
れ入力する第１、第２、第３、第４、第５入力端
３６，３７，３８，３９，４０と、クロツク発生
回路２２からのクロツクパルスCLKを入力する
第６入力端４１と、第２、第３、第４、第５入力
端３７，３８，３９，４０からの計数出力Q2，
Q3，Q4，Q5をそれぞれＤ入力端に受け第６入力
端４１からのクロツクパルスCLKをクロツク入
力端に受ける第１、第２、第３、第4Dフリツプ
フロツプ４２，４３，４４，４５と、第５データ
入力端３５からのビツトデータD4と第１入力端
３６からの計数出力Q1を入力する第１アンドゲ
ート４６と、第４データ入力端３４からのビツト
データD3と第２入力端３７からの計数出力Q2と
第1Dフリツプフロツプ４２の出力とを入力す
る第２アンドゲート４７と、第３データ入力端３
３からのビツトデータD2と第３入力端３８から
の計数出力Q3と第2Dフリツプフロツプ４３の
出力とを入力する第３アンドゲート４８と、第２
データ入力端３２からのビツトデータD1と第４
入力端３９からの計数出力Q4と第3Dフリツプフ
ロツプ４４の出力とを入力する第４アンドゲー
ト４９と、第１データ入力端３１からのビツトデ
ータD0と第５入力端４０からの計数出力Q5と第
4Dフリツプフロツプ４５の出力とを入力する
第５アンドゲート５０と、これら第１、第２、第
３、第４、第５アンドゲート４６，４７，４８，
４９，５０の各出力A1，A2，A3，A4，A5を入力
するオアゲート６０と、さらにこのオアゲート６
０出力A0を選択合成手段２５に付与するための
出力端６１とを備えている。
トデータD0，D1，D2，D3，D4をそれぞれ入力す
る第１、第２、第３、第４、第５データ入力端３
１，３２，３３，３４，３５と、計数回路２３出
力である計数出力Q1，Q2，Q3，Q4，Q5をそれぞ
れ入力する第１、第２、第３、第４、第５入力端
３６，３７，３８，３９，４０と、クロツク発生
回路２２からのクロツクパルスCLKを入力する
第６入力端４１と、第２、第３、第４、第５入力
端３７，３８，３９，４０からの計数出力Q2，
Q3，Q4，Q5をそれぞれＤ入力端に受け第６入力
端４１からのクロツクパルスCLKをクロツク入
力端に受ける第１、第２、第３、第4Dフリツプ
フロツプ４２，４３，４４，４５と、第５データ
入力端３５からのビツトデータD4と第１入力端
３６からの計数出力Q1を入力する第１アンドゲ
ート４６と、第４データ入力端３４からのビツト
データD3と第２入力端３７からの計数出力Q2と
第1Dフリツプフロツプ４２の出力とを入力す
る第２アンドゲート４７と、第３データ入力端３
３からのビツトデータD2と第３入力端３８から
の計数出力Q3と第2Dフリツプフロツプ４３の
出力とを入力する第３アンドゲート４８と、第２
データ入力端３２からのビツトデータD1と第４
入力端３９からの計数出力Q4と第3Dフリツプフ
ロツプ４４の出力とを入力する第４アンドゲー
ト４９と、第１データ入力端３１からのビツトデ
ータD0と第５入力端４０からの計数出力Q5と第
4Dフリツプフロツプ４５の出力とを入力する
第５アンドゲート５０と、これら第１、第２、第
３、第４、第５アンドゲート４６，４７，４８，
４９，５０の各出力A1，A2，A3，A4，A5を入力
するオアゲート６０と、さらにこのオアゲート６
０出力A0を選択合成手段２５に付与するための
出力端６１とを備えている。
このパルス形成回路２４の動作説明のために第
２図にはそれぞれ１変換周期に相当する第１、第
２期間（T1）（T2）に下位４ビツトのデータとし
て「０」（a0＝０，a1＝０，a2＝０，a3＝０）、
「15」（a0＝１，a1＝１，a2＝１，a3＝１）即ち加
算回路２１からの出力としてT1では「４」（D0＝
０，D1＝０，D2＝０，D3＝０，D4＝０）、T2で
は「19」（D0＝１，D1＝１，D2＝１，D3＝１，
D4＝１）が第１、第２、第３、第４、第５デー
タ入力端３１，３２，３３，３４，３５に夫々入
力される場合を示している。第１期間（T1）に
おいては第３データ入力端３３にのみ有意の情報
（“１”）が入力されるのでオアゲート６０からは
第３アンドゲート４８出力A31に一致する信号
A01が出力される。第２期間（T2）においては第
１、第２、第５データ入力端３１，３２，３５に
有意の情報が付与されるので第５、第４、第１ア
ンドゲート５０，４９，４６に夫々アンドゲート
出力A52A42A12を呈し、一方第２、第３アンドゲ
ート４７，４８には有意の情報がないのでオアゲ
ート６０出力にデジタルデータ「19」に対応する
信号A02を呈する。
２図にはそれぞれ１変換周期に相当する第１、第
２期間（T1）（T2）に下位４ビツトのデータとし
て「０」（a0＝０，a1＝０，a2＝０，a3＝０）、
「15」（a0＝１，a1＝１，a2＝１，a3＝１）即ち加
算回路２１からの出力としてT1では「４」（D0＝
０，D1＝０，D2＝０，D3＝０，D4＝０）、T2で
は「19」（D0＝１，D1＝１，D2＝１，D3＝１，
D4＝１）が第１、第２、第３、第４、第５デー
タ入力端３１，３２，３３，３４，３５に夫々入
力される場合を示している。第１期間（T1）に
おいては第３データ入力端３３にのみ有意の情報
（“１”）が入力されるのでオアゲート６０からは
第３アンドゲート４８出力A31に一致する信号
A01が出力される。第２期間（T2）においては第
１、第２、第５データ入力端３１，３２，３５に
有意の情報が付与されるので第５、第４、第１ア
ンドゲート５０，４９，４６に夫々アンドゲート
出力A52A42A12を呈し、一方第２、第３アンドゲ
ート４７，４８には有意の情報がないのでオアゲ
ート６０出力にデジタルデータ「19」に対応する
信号A02を呈する。
上述のように構成された本発明Ｄ／Ａ変換器で
は、上位８ビツトの入力データa4〜a11に応じた
電圧V1，V2が第１のＤ／Ａ変換回路１から得ら
れる。V1とV2は最小電位差eMの２倍の電位差を
もつので、 V1＝（a4・20＋a5・21＋……＋a11・27） ×（Vref−VE）／（28＋１） V2＝V1＋２×（Vref−VE）／（28＋１） である。
は、上位８ビツトの入力データa4〜a11に応じた
電圧V1，V2が第１のＤ／Ａ変換回路１から得ら
れる。V1とV2は最小電位差eMの２倍の電位差を
もつので、 V1＝（a4・20＋a5・21＋……＋a11・27） ×（Vref−VE）／（28＋１） V2＝V1＋２×（Vref−VE）／（28＋１） である。
一方第２のＤ／Ａ変換回路２においては、前述
のように下位４ビツトのデータに加算回路２１に
て下位から３ビツト目が“１”で他のビツトが全
て“０”であるデータを加えられ、加算処理され
たデータに応じた信号がパルス形成回路２４より
出力される。該パルス形成回路２４の出力信号は
選択合成手段２５に入力され、該選択合成手段２
５からはV1，V2が交番しながら出力される。こ
の時、１変換周期でのV1とV2の平均レベルは、
クロツクパルスのカウント数を25個としているの
で、前記加算回路２１で加えられた３ビツト目の
データが“１”で他のビツトが全て“０”である
データの影響はなくなり（第３図において斜線部
分が相殺される）、下位４ビツトのデータa0〜a3
に応じた平均レベルとなる。而して前記選択合成
手段２５の出力がローパスフイルタ２６に入力さ
れて入力データa0〜a11に応じたアナログ信号が
出力される。
のように下位４ビツトのデータに加算回路２１に
て下位から３ビツト目が“１”で他のビツトが全
て“０”であるデータを加えられ、加算処理され
たデータに応じた信号がパルス形成回路２４より
出力される。該パルス形成回路２４の出力信号は
選択合成手段２５に入力され、該選択合成手段２
５からはV1，V2が交番しながら出力される。こ
の時、１変換周期でのV1とV2の平均レベルは、
クロツクパルスのカウント数を25個としているの
で、前記加算回路２１で加えられた３ビツト目の
データが“１”で他のビツトが全て“０”である
データの影響はなくなり（第３図において斜線部
分が相殺される）、下位４ビツトのデータa0〜a3
に応じた平均レベルとなる。而して前記選択合成
手段２５の出力がローパスフイルタ２６に入力さ
れて入力データa0〜a11に応じたアナログ信号が
出力される。
ト 発明の効果
本発明は以上の説明から明らかな如く、分圧手
段の最小電位差の２倍以上の電位差をもつ２電位
を選択し、下位（Ｎ−Ｍ）ビツトのデータに下位
から（Ｎ−Ｍ−１）のビツトが“１”で他のビツ
トが“０”であるデータを加えることで、１変換
期間内に必ず一回以上選択された２電位が交番し
高調波スペクトルが高域で大きく低域で小さくな
り、帯域制限により高調波歪が小さくなる。
段の最小電位差の２倍以上の電位差をもつ２電位
を選択し、下位（Ｎ−Ｍ）ビツトのデータに下位
から（Ｎ−Ｍ−１）のビツトが“１”で他のビツ
トが“０”であるデータを加えることで、１変換
期間内に必ず一回以上選択された２電位が交番し
高調波スペクトルが高域で大きく低域で小さくな
り、帯域制限により高調波歪が小さくなる。
第１図は本発明に係るＤ／Ａ変換器の略示回路
図、第２図はパルス形成回路の動作説明図、第３
図は第２図のＤ／Ａ変換回路の動作説明図であ
る。 １…第１のＤ／Ａ変換回路、２…第２のＤ／Ａ
変換回路、１１…デコーダ、１２…分圧回路、
５，６，７，８…IGFET、２１…加算回路、２
２…クロツク発生回路、２３…計数回路、２４…
パルス形成回路、２５…選択合成手段、２６…ロ
ーパスフイルタ。
図、第２図はパルス形成回路の動作説明図、第３
図は第２図のＤ／Ａ変換回路の動作説明図であ
る。 １…第１のＤ／Ａ変換回路、２…第２のＤ／Ａ
変換回路、１１…デコーダ、１２…分圧回路、
５，６，７，８…IGFET、２１…加算回路、２
２…クロツク発生回路、２３…計数回路、２４…
パルス形成回路、２５…選択合成手段、２６…ロ
ーパスフイルタ。
Claims (1)
- １ Ｎビツトのデジタルデータの上位Ｍビツトを
デコードする手段、第１の基準電位と第２の基準
電位との間を2M＋１個以上の抵抗により分圧する
分圧手段、及び前記デコード手段に応じて前記分
圧手段から得られる最小電位差の２倍の電位差を
もつ２電位を選択的に該分圧手段から取り出す手
段を備えた第１のＤ／Ａ変換回路と、下位（Ｎ−
Ｍ）ビツトのデータのために設けられ、（Ｎ−Ｍ）
ビツトのデータに下位から（Ｎ−Ｍ−１）のビツ
トが“１”で他のビツトが“０”である（Ｎ−Ｍ
＋１）ビツトのデータを加える加算手段、クロツ
クパルスを発生するクロツク発生手段、該クロツ
ク発生手段からのクロツクパルスを１変換期間内
に2N-M+1個以上計数する計数回路、前記加算手段
の加算出力と前記計数回路からの計数出力とを受
け、前記１変換期間内に上記加算出力の値に応じ
て上記クロツクパルスの１周期の整数倍単位でパ
ルスを設定して出力パルスを得るパルス形成回
路、該パルス形成回路出力である前記出力パルス
に応じて前記２電位の何れか一方を選択し合成す
る手段を備えた第２のＤ／Ａ変換回路とを具備す
ることを特徴とするＤ／Ａ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2478585A JPS61184925A (ja) | 1985-02-12 | 1985-02-12 | Ｄ／ａ変換器 |
| US06/822,900 US4742329A (en) | 1985-01-28 | 1986-01-27 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2478585A JPS61184925A (ja) | 1985-02-12 | 1985-02-12 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61184925A JPS61184925A (ja) | 1986-08-18 |
| JPH0546727B2 true JPH0546727B2 (ja) | 1993-07-14 |
Family
ID=12147837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2478585A Granted JPS61184925A (ja) | 1985-01-28 | 1985-02-12 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184925A (ja) |
-
1985
- 1985-02-12 JP JP2478585A patent/JPS61184925A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61184925A (ja) | 1986-08-18 |
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