JPH06101684B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH06101684B2 JPH06101684B2 JP60014032A JP1403285A JPH06101684B2 JP H06101684 B2 JPH06101684 B2 JP H06101684B2 JP 60014032 A JP60014032 A JP 60014032A JP 1403285 A JP1403285 A JP 1403285A JP H06101684 B2 JPH06101684 B2 JP H06101684B2
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- pulse
- potential
- digital data
- clock
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は高精度の高ビットD/A（デジタル／アナログ）
変換器に関するもので、各種のD/A変換器を具備する機
器例えばCD（コンパクトディスク）プレーヤや音声合成
器などに利用されるものである。
変換器に関するもので、各種のD/A変換器を具備する機
器例えばCD（コンパクトディスク）プレーヤや音声合成
器などに利用されるものである。
（ロ）従来の技術 従来より種々の方式のD/A変換器が実用化されている
が、大別すると振幅変調（AM）型とパルス幅変調（PW
M）型とがある。
が、大別すると振幅変調（AM）型とパルス幅変調（PW
M）型とがある。
PWM型のD/A変換器はAM型のD/A変換器に比べて回路構成
が簡単でありまた高精度な素子（高精度な抵抗）を必要
としないという利点を有している反面、変換速度が遅い
とか高調波歪が大きいという欠点があった。そこで本発
明者等は両変換器を組み合わせてなる第３のD/A変換器
を提案した（特開昭57-23321号公報参照）。これは、入
力されるＮビットのデジタルデータのうち上位Ｍビット
のデジタルデータを抵抗分割を利用するAM型のD/A変換
器で処理し、下位（Ｎ−Ｍ）ビットのデジタルデータ
を、クロックパルスを計数するカウンタ出力を利用する
PWM型のD/A変換器で処理するものである。
が簡単でありまた高精度な素子（高精度な抵抗）を必要
としないという利点を有している反面、変換速度が遅い
とか高調波歪が大きいという欠点があった。そこで本発
明者等は両変換器を組み合わせてなる第３のD/A変換器
を提案した（特開昭57-23321号公報参照）。これは、入
力されるＮビットのデジタルデータのうち上位Ｍビット
のデジタルデータを抵抗分割を利用するAM型のD/A変換
器で処理し、下位（Ｎ−Ｍ）ビットのデジタルデータ
を、クロックパルスを計数するカウンタ出力を利用する
PWM型のD/A変換器で処理するものである。
この第３のD/A変換器は、その中で利用する抵抗分割用
の抵抗がＮビットの全てを入力するAM型のD/A変換器で
使用される抵抗の様に高精度のものである必要がないか
ら高精度な抵抗が不要というPWM型の利点に加えて変換
速度が速いというAM型のD/A変換器の利点を兼ね備えて
いる。しかし、高調波歪が大きいという欠点は解決され
ていない。例えば、16ビットのデジタルデータのうち上
位８ビットをAM型のD/A変換器で処理し下位８ビットをP
WM型のD/A変換器で処理する第３のD/A変換器に、1KHz、
フルスケール振幅のアナログ値に対応する16ビットのデ
ジタルデータを入力して変換周波数44.1KHzでD/A変換す
ると、出力されたアナログ信号の20KHz以下の高調波歪
はFFT（高速フーリエ変換）によるシュミレーションで
0.05％程度となる。この高調波歪は、16ビットのデジタ
ルデータが本来、0.0015％（＝100÷216）の分解能を有
することから考えれば極めて大きいと言える。
の抵抗がＮビットの全てを入力するAM型のD/A変換器で
使用される抵抗の様に高精度のものである必要がないか
ら高精度な抵抗が不要というPWM型の利点に加えて変換
速度が速いというAM型のD/A変換器の利点を兼ね備えて
いる。しかし、高調波歪が大きいという欠点は解決され
ていない。例えば、16ビットのデジタルデータのうち上
位８ビットをAM型のD/A変換器で処理し下位８ビットをP
WM型のD/A変換器で処理する第３のD/A変換器に、1KHz、
フルスケール振幅のアナログ値に対応する16ビットのデ
ジタルデータを入力して変換周波数44.1KHzでD/A変換す
ると、出力されたアナログ信号の20KHz以下の高調波歪
はFFT（高速フーリエ変換）によるシュミレーションで
0.05％程度となる。この高調波歪は、16ビットのデジタ
ルデータが本来、0.0015％（＝100÷216）の分解能を有
することから考えれば極めて大きいと言える。
（ハ）発明が解決しようとする問題点 従来の各種D/A変換器は上述の如く高精度な抵抗を必要
としたり、或いは高調波歪が大きいという問題点があっ
た。
としたり、或いは高調波歪が大きいという問題点があっ
た。
本発明はこれらの点に留意して高精度な抵抗を必要とせ
ずしかも高調波歪の小さいD/A変換器を提供しようとす
るものである。
ずしかも高調波歪の小さいD/A変換器を提供しようとす
るものである。
（ニ）問題点を解決するための手段 本発明はＮビットよりなるデジタルデータを入力するデ
ータ入力部と、第１電位と第２電位とをそれぞれ個別に
出力する第１、第２電位源と、クロックパルスを発生す
るクロック発生部と、該クロック発生部からのクロック
パルスを計数するｎ進の計数回路と、前記データ入力部
からのデジタルデータと前記計数回路からの計数出力と
を入力して、パルス幅とパルス周期が可変にできかつｎ
個のクロック期間におけるパルス幅の総和が上記デジタ
ルデータの内容に依存する出力パルスを形成するパルス
形成回路と、該パルス形成回路出力である前記出力パル
スに応じて前記第１電位又は前記第２電位の何れか一方
を選択し合成する手段とを備えてなるD/A変換器であ
る。
ータ入力部と、第１電位と第２電位とをそれぞれ個別に
出力する第１、第２電位源と、クロックパルスを発生す
るクロック発生部と、該クロック発生部からのクロック
パルスを計数するｎ進の計数回路と、前記データ入力部
からのデジタルデータと前記計数回路からの計数出力と
を入力して、パルス幅とパルス周期が可変にできかつｎ
個のクロック期間におけるパルス幅の総和が上記デジタ
ルデータの内容に依存する出力パルスを形成するパルス
形成回路と、該パルス形成回路出力である前記出力パル
スに応じて前記第１電位又は前記第２電位の何れか一方
を選択し合成する手段とを備えてなるD/A変換器であ
る。
さらに本発明はこのD/A変換器の変換速度を速めるため
に、入力されるＮビットのデジタルデータの上位Ｍビッ
トについてAM型で処理してその結果を第１、第２電位源
からの第１、第２電位として使用し、下位（Ｎ−Ｍ）ビ
ットを上記パルス形成回路に付与し、このパルス形成回
路で上記第１電位又は第２電位を選択し合成するように
しても良い。
に、入力されるＮビットのデジタルデータの上位Ｍビッ
トについてAM型で処理してその結果を第１、第２電位源
からの第１、第２電位として使用し、下位（Ｎ−Ｍ）ビ
ットを上記パルス形成回路に付与し、このパルス形成回
路で上記第１電位又は第２電位を選択し合成するように
しても良い。
（ホ）作用 本発明は入力されるデジタルデータと計数回路出力とを
入力するパルス形成回路が、該デジタルデータの内容に
応じて１変換周期であるｎ個のクロック期間におけるパ
ルス幅の総和を変えると共にパルス幅とパルス周期を変
えるようにしているので、従来のPWM型の如くデジタル
データの内容に応じて１変換周期内のパルス幅だけを変
えるものに比べて、１変換周期内において第１、第２電
位がデジタルデータに応じて広く分散するようにアナロ
グ信号を出力させる。そのためこのD/A変換器の出力で
あるアナログ信号の高調波スペクトルが高域で大きく低
域で小さくなる。通常、D/A変換器の出力は変換周波数
の1/2以下に帯域制限を行なうので、低域での高調波ス
ペクトルが小さい本発明は高調波歪を小さくすることが
できる。
入力するパルス形成回路が、該デジタルデータの内容に
応じて１変換周期であるｎ個のクロック期間におけるパ
ルス幅の総和を変えると共にパルス幅とパルス周期を変
えるようにしているので、従来のPWM型の如くデジタル
データの内容に応じて１変換周期内のパルス幅だけを変
えるものに比べて、１変換周期内において第１、第２電
位がデジタルデータに応じて広く分散するようにアナロ
グ信号を出力させる。そのためこのD/A変換器の出力で
あるアナログ信号の高調波スペクトルが高域で大きく低
域で小さくなる。通常、D/A変換器の出力は変換周波数
の1/2以下に帯域制限を行なうので、低域での高調波ス
ペクトルが小さい本発明は高調波歪を小さくすることが
できる。
（ヘ）実施例 第１図は本発明の１実施例（16ビット構成）の回路構成
図、第２図は他の実施例（説明を簡単にするため４ビッ
ト構成で示す）の回路構成図、第３図は第２図の動作説
明のための波形図である。各図において、（１）はＮビ
ット（第１図の第１実施例ではＮ＝16、第２図の第２実
施例ではＮ＝４）のデジタルデータを入力するデータ入
力部、（２）は第１電位（V1）を出力する第１電位源、
（３）は第２電位（V2）を出力する第２電位源、（４）
はクロックパルスを発生するクロック発生部、（５）は
クロック発生部（４）からのクロックパルスを受けこの
クロックパルスを計数するｎ進（ｎ＝2N）の計数回路、
（６）はデータ入力部（１）からのＮビットのデジタル
データと計数回路（５）からの計数出力とを入力して、
入力されるデジタルデータの内容に応じてｎ個のクロッ
クパルス期間におけるパルス幅の総和が変化しかつパル
ス幅とパルス周期が変化する出力パルスを形成するパル
ス形成回路（このパルス形成回路の構成及び動作につい
ては第２図及び第３図を利用して後述する）、（７）は
このパルス形成回路出力である出力パルスに応じて第１
電位源（２）からの第１電位（V1）又は第２電位源
（３）からの第２電位（V2）を選択し合成する手段、
（８）は選択合成手段（７）出力を入力するロウパルス
フィルタ、（９）は出力端子である。
図、第２図は他の実施例（説明を簡単にするため４ビッ
ト構成で示す）の回路構成図、第３図は第２図の動作説
明のための波形図である。各図において、（１）はＮビ
ット（第１図の第１実施例ではＮ＝16、第２図の第２実
施例ではＮ＝４）のデジタルデータを入力するデータ入
力部、（２）は第１電位（V1）を出力する第１電位源、
（３）は第２電位（V2）を出力する第２電位源、（４）
はクロックパルスを発生するクロック発生部、（５）は
クロック発生部（４）からのクロックパルスを受けこの
クロックパルスを計数するｎ進（ｎ＝2N）の計数回路、
（６）はデータ入力部（１）からのＮビットのデジタル
データと計数回路（５）からの計数出力とを入力して、
入力されるデジタルデータの内容に応じてｎ個のクロッ
クパルス期間におけるパルス幅の総和が変化しかつパル
ス幅とパルス周期が変化する出力パルスを形成するパル
ス形成回路（このパルス形成回路の構成及び動作につい
ては第２図及び第３図を利用して後述する）、（７）は
このパルス形成回路出力である出力パルスに応じて第１
電位源（２）からの第１電位（V1）又は第２電位源
（３）からの第２電位（V2）を選択し合成する手段、
（８）は選択合成手段（７）出力を入力するロウパルス
フィルタ、（９）は出力端子である。
パルス形成回路（６）は４ビット対応のものでは例えば
第２図に示す如く構成される。データ入力部（１）から
のビットデータD0、D1、D2、D3をそれぞれ入力する第
１、第２、第３、第４データ入力端（10）（11）（12）
（13）と、計数回路（５）出力である計数出力Q1、Q2、
Q3、Q4をそれぞれ入力する第１、第２、第３、第４入力
端（14）（15）（16）（17）と、クロック発生部（４）
からのクロックパルスCLKを入力する第５入力端（18）
と、第２、第３、第４入力端（15）（16）（17）からの
計数出力Q2、Q3、Q4をそれぞれ入力端に受け第５入力端
（18）からのクロックパルスCLKをクロック入力端に受
ける第１、第２、第3Dフリップフロップ（19）（20）
（21）と、第４データ入力端（13）からのビットデータ
D3と第１入力端（14）からの計数出力Q1を入力する第１
アンドゲート（22）と第３データ入力端（12）からのビ
ットデータD2と第２入力端（15）からの計数出力Q2と第
1Dフリップフロップ（19）の出力とを入力する第２ア
ンドゲート（23）と、第２データ入力端（11）からのビ
ットデータD1と第３入力端（16）からの計数出力Q3と第
2Dフリップフロップ（20）の出力とを入力する第３ア
ンドゲート（24）と、第１データ入力端（10）からのビ
ットデータD0と第４入力端（17）からの計数出力Q4と第
3Dフリップフロップ（21）の出力とを入力する第４ア
ンドゲート（25）と、これら第１、第２、第３、第４ア
ンドゲート（22）（23）（24）（25）の各出力A1、A2、
A3、A4を入力するオアゲート（26）と、さらにこのオア
ゲート（26）出力A0を選択合成手段（７）に付与するた
めの出力端（27）とを備えている。
第２図に示す如く構成される。データ入力部（１）から
のビットデータD0、D1、D2、D3をそれぞれ入力する第
１、第２、第３、第４データ入力端（10）（11）（12）
（13）と、計数回路（５）出力である計数出力Q1、Q2、
Q3、Q4をそれぞれ入力する第１、第２、第３、第４入力
端（14）（15）（16）（17）と、クロック発生部（４）
からのクロックパルスCLKを入力する第５入力端（18）
と、第２、第３、第４入力端（15）（16）（17）からの
計数出力Q2、Q3、Q4をそれぞれ入力端に受け第５入力端
（18）からのクロックパルスCLKをクロック入力端に受
ける第１、第２、第3Dフリップフロップ（19）（20）
（21）と、第４データ入力端（13）からのビットデータ
D3と第１入力端（14）からの計数出力Q1を入力する第１
アンドゲート（22）と第３データ入力端（12）からのビ
ットデータD2と第２入力端（15）からの計数出力Q2と第
1Dフリップフロップ（19）の出力とを入力する第２ア
ンドゲート（23）と、第２データ入力端（11）からのビ
ットデータD1と第３入力端（16）からの計数出力Q3と第
2Dフリップフロップ（20）の出力とを入力する第３ア
ンドゲート（24）と、第１データ入力端（10）からのビ
ットデータD0と第４入力端（17）からの計数出力Q4と第
3Dフリップフロップ（21）の出力とを入力する第４ア
ンドゲート（25）と、これら第１、第２、第３、第４ア
ンドゲート（22）（23）（24）（25）の各出力A1、A2、
A3、A4を入力するオアゲート（26）と、さらにこのオア
ゲート（26）出力A0を選択合成手段（７）に付与するた
めの出力端（27）とを備えている。
このパルス形成回路（６）の典型的な動作を説明するた
めの第３図にはそれぞれ１変換周期に相当する第１、第
２、第３期間（T1）（T2）（T3）においてそれぞれデー
タ入力部（１）からデータ「12」（D0＝０、D1＝０、D2
＝１、D3＝１）、データ「８」（D0＝０、D1＝０、D2＝
０、D3＝１）、及びデータ「１」（D0＝１、D1＝０、D2
＝０、D3＝０）が第１、第２、第３、第４データ入力端
（10）（11）（12）（13）にそれぞれ入力されるケース
を示している。第１期間（T1）においては第３、第４デ
ータ入力端（12）（13）に有意の情報（「１」）が付与
されるので、第１、第２アンドゲート（22）（23）にそ
れぞれアンドゲート出力A11及びA21を呈し、一方第３、
第４アンドゲート（24）（25）には有意の情報がないの
でオアゲート（26）出力にデジタルデータ「12」に対応
するアナログ信号A01を呈する。第２期間（T2）におい
てはビットデータD3の入力される第４データ入力端（1
3）にのみ有意の情報が入力されるのでオアゲート（2
6）からは第１アンドゲート（22）出力A12に一致するデ
ジタルデータ「８」に対応するアナログ信号A02を呈す
る。更に、デジタルデータ「１」の入力される第３期間
（T3）においてはビットデータD0の入力される第１デー
タ入力端（10）にのみ有意の情報が入力されるから、オ
アゲート（26）からは第４アンドゲート（25）出力A43
に一致するアナログ信号A03が出力される。デジタルデ
ータが他の値を呈する場合においても、パルス形成回路
（６）の出力パルスA0はパルス幅とパルス周期が可変に
できかつｎ個のクロック期間（１変換周期）におけるパ
ルス幅の総和が、上述の３つの例と同じく各デジタルデ
ータの内容に依存するものとなる。これは、デジタルデ
ータのビット数が増加しても同じことである。
めの第３図にはそれぞれ１変換周期に相当する第１、第
２、第３期間（T1）（T2）（T3）においてそれぞれデー
タ入力部（１）からデータ「12」（D0＝０、D1＝０、D2
＝１、D3＝１）、データ「８」（D0＝０、D1＝０、D2＝
０、D3＝１）、及びデータ「１」（D0＝１、D1＝０、D2
＝０、D3＝０）が第１、第２、第３、第４データ入力端
（10）（11）（12）（13）にそれぞれ入力されるケース
を示している。第１期間（T1）においては第３、第４デ
ータ入力端（12）（13）に有意の情報（「１」）が付与
されるので、第１、第２アンドゲート（22）（23）にそ
れぞれアンドゲート出力A11及びA21を呈し、一方第３、
第４アンドゲート（24）（25）には有意の情報がないの
でオアゲート（26）出力にデジタルデータ「12」に対応
するアナログ信号A01を呈する。第２期間（T2）におい
てはビットデータD3の入力される第４データ入力端（1
3）にのみ有意の情報が入力されるのでオアゲート（2
6）からは第１アンドゲート（22）出力A12に一致するデ
ジタルデータ「８」に対応するアナログ信号A02を呈す
る。更に、デジタルデータ「１」の入力される第３期間
（T3）においてはビットデータD0の入力される第１デー
タ入力端（10）にのみ有意の情報が入力されるから、オ
アゲート（26）からは第４アンドゲート（25）出力A43
に一致するアナログ信号A03が出力される。デジタルデ
ータが他の値を呈する場合においても、パルス形成回路
（６）の出力パルスA0はパルス幅とパルス周期が可変に
できかつｎ個のクロック期間（１変換周期）におけるパ
ルス幅の総和が、上述の３つの例と同じく各デジタルデ
ータの内容に依存するものとなる。これは、デジタルデ
ータのビット数が増加しても同じことである。
第４図は本発明の他の実施例を示すものである。これは
Ｎ（Ｎ＝16）ビットのデジタルデータのうち上位Ｍ（Ｍ
＝８）ビットについてAM型のD/A変換器で処理しその処
理出力を上述の第１、第２電位（V1）（V2）として利用
するようにするものである。即ち、第１、第２電位源
（２）（３）はデータ入力部（１）からの上位８ビット
を受けてこれをデコードする手段（28）と、第１の基準
電位（29）と第２の基準電位（30）との間の電位差
（V3）を28個の抵抗（31a）（31b）…により分圧する手
段（31）と、この分圧手段（31）から前記デコード手段
（28）の出力に応じた近接２電位（V1′）（V2′）を選
択的に取り出す手段（32）とを備えている。データ入力
部（１）からの下位８ビットのデジタルデータを受ける
パルス形成回路（６）は上述の如く出力端（27）に入力
されたデジタルデータに依存する出力パルスを導出す
る。この出力パルスはインバータ（33）と、相補的に動
作する第１、第２スイッチングトランジスタ（34）（3
5）とを含む選択合成手段（７）に付与される。そし
て、この選択合成手段（７）は出力パルスに依存して上
記第１電位（V1′）又は第２電位（V2′）を択一的にロ
ウパスフィルタ（８）に伝達するように動作する。
Ｎ（Ｎ＝16）ビットのデジタルデータのうち上位Ｍ（Ｍ
＝８）ビットについてAM型のD/A変換器で処理しその処
理出力を上述の第１、第２電位（V1）（V2）として利用
するようにするものである。即ち、第１、第２電位源
（２）（３）はデータ入力部（１）からの上位８ビット
を受けてこれをデコードする手段（28）と、第１の基準
電位（29）と第２の基準電位（30）との間の電位差
（V3）を28個の抵抗（31a）（31b）…により分圧する手
段（31）と、この分圧手段（31）から前記デコード手段
（28）の出力に応じた近接２電位（V1′）（V2′）を選
択的に取り出す手段（32）とを備えている。データ入力
部（１）からの下位８ビットのデジタルデータを受ける
パルス形成回路（６）は上述の如く出力端（27）に入力
されたデジタルデータに依存する出力パルスを導出す
る。この出力パルスはインバータ（33）と、相補的に動
作する第１、第２スイッチングトランジスタ（34）（3
5）とを含む選択合成手段（７）に付与される。そし
て、この選択合成手段（７）は出力パルスに依存して上
記第１電位（V1′）又は第２電位（V2′）を択一的にロ
ウパスフィルタ（８）に伝達するように動作する。
（ト）発明の効果 本発明のD/A変換器は入力データ部からのデジタルデー
タとクロックパルスを計数する計数回路出力とを入力し
て、これらに基づき１変換周期におけるパルス幅の総和
が上記デジタルデータの内容に依存する、パルス幅とパ
ルス周期が可変にできる出力パルスを呈するパルス形成
回路を備えており、従来のデジタルデータの内容に応じ
てデューティーを変更するもの（第３図A0′の如き出力
を呈する）に比べて高周波成分の多い第３図A0で示す如
きアナログ信号出力を導出することができる。従い、出
力パルスA0′の高調波成分がロウパスフィルタで除去さ
れないことがあっても出力パルスA0の高調波成分はロウ
パスフィルタで除去される。上述の入力データ即ち1KH
z、フルスケール振幅のアナログ値に対応する16ビット
のデジタルデータを第４図の実施例のD/A変換器に入力
して44.1KHzでD/A変換すると、20KHz以下の高調波歪率
は0.001〜0.002％程度となり、従来の0.05％程度に比べ
て著しく改善されている。
タとクロックパルスを計数する計数回路出力とを入力し
て、これらに基づき１変換周期におけるパルス幅の総和
が上記デジタルデータの内容に依存する、パルス幅とパ
ルス周期が可変にできる出力パルスを呈するパルス形成
回路を備えており、従来のデジタルデータの内容に応じ
てデューティーを変更するもの（第３図A0′の如き出力
を呈する）に比べて高周波成分の多い第３図A0で示す如
きアナログ信号出力を導出することができる。従い、出
力パルスA0′の高調波成分がロウパスフィルタで除去さ
れないことがあっても出力パルスA0の高調波成分はロウ
パスフィルタで除去される。上述の入力データ即ち1KH
z、フルスケール振幅のアナログ値に対応する16ビット
のデジタルデータを第４図の実施例のD/A変換器に入力
して44.1KHzでD/A変換すると、20KHz以下の高調波歪率
は0.001〜0.002％程度となり、従来の0.05％程度に比べ
て著しく改善されている。
第１図は本発明の１実施例（16ビット構成）の回路構成
図、第２図は他の実施例（４ビット構成）の回路構成
図、第３図はパルス形成回路の動作説明のための波形
図、第４図は本発明の更に他の実施例の回路構成図であ
る。 （１）……データ入力部、（２）（３）……第１、第２
電位源、（４）……クロック発生部、（５）……計数回
路、（６）……パルス形成回路、（７）……選択合成手
段、（28）……デコード手段、（31）……分圧手段、
（32）……取出手段。
図、第２図は他の実施例（４ビット構成）の回路構成
図、第３図はパルス形成回路の動作説明のための波形
図、第４図は本発明の更に他の実施例の回路構成図であ
る。 （１）……データ入力部、（２）（３）……第１、第２
電位源、（４）……クロック発生部、（５）……計数回
路、（６）……パルス形成回路、（７）……選択合成手
段、（28）……デコード手段、（31）……分圧手段、
（32）……取出手段。
Claims (2)
- 【請求項１】Ｎビットよりなるデジタルデータを入力す
るデータ入力部と、第１電位と第２電位とをそれぞれ個
別に出力する第１、第２電位源と、クロックパルスを発
生するクロック発生部と、該クロック発生部からのクロ
ックパルスを計数してｎクロック周期で動作する計数回
路と、該計数回路の計数出力の各ビットと前記クロック
パルスの１クロック期間遅らせ且つ反転させた計数出力
の各ビットとをそれぞれ論理合成して前記計数回路のビ
ット数に一致する数の第１の出力パルスを得ると共に、
該第１の出力パルスを前記データ入力部からのデジタル
データに基づいて選択的に合成してｎクロック期間内の
パルス幅の総和が前記デジタルデータの内容に依存する
第２の出力パルスを形成するパルス形成回路と、前記第
２の出力パルスに応じて前記第１電位又は前記第２電位
の何れか一方を選択し合成する手段とを備えてなるD/A
変換器。 - 【請求項２】前記第１電位源と前記第２電位源とは、前
記データ入力部からのＮビットのデジタルデータのうち
上位Ｍビットをデコードする手段と、第１の基準電位と
第２の基準電位との間を2M個の抵抗により分圧する手段
と、該分圧手段から前記デコード手段の出力に応じた近
接２電位を選択的に取り出す手段とを備え、前記パルス
形成回路は、前記データ入力部からのＮビットのデジタ
ルデータのうち下位（Ｎ−Ｍ）ビットのデジタルデータ
に対応して第２の出力パルスを形成することを特徴とす
る特許請求の範囲（１）項記載のD/A変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014032A JPH06101684B2 (ja) | 1985-01-28 | 1985-01-28 | Ｄ／ａ変換器 |
| US06/822,900 US4742329A (en) | 1985-01-28 | 1986-01-27 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60014032A JPH06101684B2 (ja) | 1985-01-28 | 1985-01-28 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61173523A JPS61173523A (ja) | 1986-08-05 |
| JPH06101684B2 true JPH06101684B2 (ja) | 1994-12-12 |
Family
ID=11849806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60014032A Expired - Lifetime JPH06101684B2 (ja) | 1985-01-28 | 1985-01-28 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101684B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS5542774A (en) * | 1978-09-24 | 1980-03-26 | Bandou Kiko Kk | Numerical control chamfering machine for glass plate |
| JPS5723321A (en) * | 1980-07-17 | 1982-02-06 | Sanyo Electric Co Ltd | Digital-to-analog converter |
-
1985
- 1985-01-28 JP JP60014032A patent/JPH06101684B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61173523A (ja) | 1986-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |