JPS60229107A - シーケンス制御装置 - Google Patents
シーケンス制御装置Info
- Publication number
- JPS60229107A JPS60229107A JP7090185A JP7090185A JPS60229107A JP S60229107 A JPS60229107 A JP S60229107A JP 7090185 A JP7090185 A JP 7090185A JP 7090185 A JP7090185 A JP 7090185A JP S60229107 A JPS60229107 A JP S60229107A
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- JP
- Japan
- Prior art keywords
- counter
- circuit
- output
- gray code
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/07—Programme control other than numerical control, i.e. in sequence controllers or logic controllers where the programme is defined in the fixed connection of electrical elements, e.g. potentiometers, counters, transistors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/25—Pc structure of the system
- G05B2219/25438—Counter controls device, machine directly or via decoder
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、シーケンス制御を行なうためのディジタル装
置に関し、特にシーケンスが簡単で、ディジタル回路の
規模を小さく抑えたい場合、あるいはカウンタの出力か
ら制御対象までの遅延時間をできるだけ短縮したい場合
に適したディジタル制御装置に関するものである。
置に関し、特にシーケンスが簡単で、ディジタル回路の
規模を小さく抑えたい場合、あるいはカウンタの出力か
ら制御対象までの遅延時間をできるだけ短縮したい場合
に適したディジタル制御装置に関するものである。
従来、例えばＡ／Ｄ変換器、玩具、照明などのシーケン
ス制御におけるタイミング信号の発生には、バイナリカ
ウンタあるいはシフトレジスタが使用されている（例え
ば特開昭５５−４１５０２号）。
ス制御におけるタイミング信号の発生には、バイナリカ
ウンタあるいはシフトレジスタが使用されている（例え
ば特開昭５５−４１５０２号）。
第１図はバイナリカウンタを用いた従来の制御回路を示
す。この回路は３ビツトのカウンタ１の出力２から、デ
コーダ３により８本の制御信号４を作っている。ここで
カウンタ１が第２図（Ａ）に示すクロック入力によって
、第２図（Ｂ）のように出力２を発生すると、デコーダ
３は第２図（Ｃ）に示す如く第１〜第８パルスを発生す
るように動作する。さて、第２図（Ｂ）で出力２を見る
と、破線で囲んだタイミングでは２ビツト以上の信号線
に同時に変化が起っている。このため、出力２の立上り
又は立下り時間が有限であったり、あるいは各ビットで
クロック入力から出力変化までの遅延が異なる場合には
、制御信号４に第２図（Ｃ）に示すようにヒゲが出るこ
とになる。このようなヒゲのある信号をそのまま用いる
ことは回路の誤動作の原因となるため、第１図の回路で
はデコーダ３の出力を波形整形回路５で整形し、その出
力６を制御信号として用いる。上記整形回路５は、クロ
ツクと出力４との論理積をとる回路、あるいは１クロツ
ク毎フリツプ・フロップによって構成できる。
す。この回路は３ビツトのカウンタ１の出力２から、デ
コーダ３により８本の制御信号４を作っている。ここで
カウンタ１が第２図（Ａ）に示すクロック入力によって
、第２図（Ｂ）のように出力２を発生すると、デコーダ
３は第２図（Ｃ）に示す如く第１〜第８パルスを発生す
るように動作する。さて、第２図（Ｂ）で出力２を見る
と、破線で囲んだタイミングでは２ビツト以上の信号線
に同時に変化が起っている。このため、出力２の立上り
又は立下り時間が有限であったり、あるいは各ビットで
クロック入力から出力変化までの遅延が異なる場合には
、制御信号４に第２図（Ｃ）に示すようにヒゲが出るこ
とになる。このようなヒゲのある信号をそのまま用いる
ことは回路の誤動作の原因となるため、第１図の回路で
はデコーダ３の出力を波形整形回路５で整形し、その出
力６を制御信号として用いる。上記整形回路５は、クロ
ツクと出力４との論理積をとる回路、あるいは１クロツ
ク毎フリツプ・フロップによって構成できる。
一方、シフトレジスタを用いた制御回路を第３図に示す
。シフトレジスタ７を構成する８個のフリップ・フロッ
プ７ａ〜７ｈは、常に１つだけが論理ｉｔ １ 、、に
なるように予めセットされているものとする。このよう
にすれば、各フリップ・フロップからの出力８はヒゲの
ないパルスとなり、第１図の制御信号６と同一波形にな
るため、これらの出力を制御信号として直接使うことが
できる。
。シフトレジスタ７を構成する８個のフリップ・フロッ
プ７ａ〜７ｈは、常に１つだけが論理ｉｔ １ 、、に
なるように予めセットされているものとする。このよう
にすれば、各フリップ・フロップからの出力８はヒゲの
ないパルスとなり、第１図の制御信号６と同一波形にな
るため、これらの出力を制御信号として直接使うことが
できる。
しかしながら、シフトレジスタを用いると、ｎ段のタイ
ミング制御にはｎ個のフリップ・フロップが必要となり
、Ω０ｇ２ ｎ個で済むカウンタ構造の場合に比べ、回
路が大きくなる欠点がある。そのため多数の制御信号を
必要とする段数の大きなシーケンス制御には不適当であ
る。
ミング制御にはｎ個のフリップ・フロップが必要となり
、Ω０ｇ２ ｎ個で済むカウンタ構造の場合に比べ、回
路が大きくなる欠点がある。そのため多数の制御信号を
必要とする段数の大きなシーケンス制御には不適当であ
る。
〔発明の目的〕
本発明は上述した従来の制御回路の欠点に鑑みてなされ
たものであり、グレイコードカウンタをタイミング信号
発生回路に用いることにより、簡単な構造で確実に動作
できるようにしたシーケンス制御回路を提供することを
目的とする。
たものであり、グレイコードカウンタをタイミング信号
発生回路に用いることにより、簡単な構造で確実に動作
できるようにしたシーケンス制御回路を提供することを
目的とする。
本発明は上記目的を達成するため、シーケンス制御装置
を、グレイコードに従ったビットパターンで入力パルス
を計数するカウンタと、上記カウンタの各ビット出力を
デコードし、複数の制御信号に変換するデコーダとから
構成したことを特徴とする。
を、グレイコードに従ったビットパターンで入力パルス
を計数するカウンタと、上記カウンタの各ビット出力を
デコードし、複数の制御信号に変換するデコーダとから
構成したことを特徴とする。
以下、本発明の実施例について、図面を参照して詳細に
説明する。
説明する。
先ずグレイコードについて簡単に説明すると、このコー
ド系は隣り合う２つの値を示すコードのか ビットパターンに１ビツトし〆相違がない、すなわちハ
ミング距離が１となるように体系づけられたものであり
、バイナリコードに対して第４図に示す対応関係にある
。また、バイナリコードのビットｂとグレイコードのビ
ットｇとは次式の関係にある。
ド系は隣り合う２つの値を示すコードのか ビットパターンに１ビツトし〆相違がない、すなわちハ
ミング距離が１となるように体系づけられたものであり
、バイナリコードに対して第４図に示す対応関係にある
。また、バイナリコードのビットｂとグレイコードのビ
ットｇとは次式の関係にある。
このような特徴をもつグレイコードを用いてカウンタを
構成すると、隣り合うコード間のビットパターンの相違
が１となっているため、第１図の回路で問題となってい
たデコーダ出力のヒゲの発生を抑制できる。
構成すると、隣り合うコード間のビットパターンの相違
が１となっているため、第１図の回路で問題となってい
たデコーダ出力のヒゲの発生を抑制できる。
第５図はグレイコードカウンタ１′とデコーダ３とから
なる本発明によるシーケンス制御回路を示し、第６図は
上記回路の動作タイムチャートを示す。
なる本発明によるシーケンス制御回路を示し、第６図は
上記回路の動作タイムチャートを示す。
グレイコードカウンタ１′は次のようにして構成できる
。例えば、現在のグレイコードのビットパターンを、 Ｃｇｎｐ ｇｎ−１＋・・・・・・ｇ １１ ｇ Ｏｒ
ｇＰ） ・・・・・・・・・（２）１クロツク後のビ
ットパターンを、 （ｇｎ’２ｇｎ−□′、・・・・・・ｇｎ′２ｇｏ′２
ｇｐ′）・・・・・・・・・（３）とする。但し、ｇｐ
はｇｎ−ｇＯの奇数パリティであり、 の関係にある。この場合、現在のピッＩ−ｇと、これを
カウントアツプした時のビットｇ′とは次式（５）の関
係にある。
。例えば、現在のグレイコードのビットパターンを、 Ｃｇｎｐ ｇｎ−１＋・・・・・・ｇ １１ ｇ Ｏｒ
ｇＰ） ・・・・・・・・・（２）１クロツク後のビ
ットパターンを、 （ｇｎ’２ｇｎ−□′、・・・・・・ｇｎ′２ｇｏ′２
ｇｐ′）・・・・・・・・・（３）とする。但し、ｇｐ
はｇｎ−ｇＯの奇数パリティであり、 の関係にある。この場合、現在のピッＩ−ｇと、これを
カウントアツプした時のビットｇ′とは次式（５）の関
係にある。
ｇｐ＝ｇｒ＋
ｇｏ””ｇｏ ■ Ｃｏ ＣＯ＝ｇｐ
ｇｔ’＝ｇ□ ■ Ｃ１Ｃ工：ｇｏ−ｇｐｇ２’＝ｇ２
■ＣｚＣ２＝ｇ□・７丁・ｇｐｇ ｌ ’ ” ｇ
ｉ ■ ＣＩ Ｃｉ ” ｇ Ｌ−□・ｇ ｉ −２・・・・・・・・
ｊ肩「・ｇｐｇ ｎ−１’ ＝ｇ ｎ −１■ Ｃｎ−
１Ｃｎ−ｘ ”ｇ ｎ−２’ｇ ｎ−ａ””””ｇ ｏ
’ｇ ｐｇｎ””ｇｎ ■ Ｃｎ Ｃｎ＝（ｇ ｎ十ｇ ｎ−ｚ）°ｇ ｎ−２°゛°゛°
°。
■ＣｚＣ２＝ｇ□・７丁・ｇｐｇ ｌ ’ ” ｇ
ｉ ■ ＣＩ Ｃｉ ” ｇ Ｌ−□・ｇ ｉ −２・・・・・・・・
ｊ肩「・ｇｐｇ ｎ−１’ ＝ｇ ｎ −１■ Ｃｎ−
１Ｃｎ−ｘ ”ｇ ｎ−２’ｇ ｎ−ａ””””ｇ ｏ
’ｇ ｐｇｎ””ｇｎ ■ Ｃｎ Ｃｎ＝（ｇ ｎ十ｇ ｎ−ｚ）°ｇ ｎ−２°゛°゛°
°。
ｇ ｏ’ｇ Ｐ ・・・・・・・・（５）第７図は上記
関係式に基づきリップルキャリー型で構成した４ビツト
のアップカウンタの一実施例を示す。図において、フリ
ップ・フロップ１０〜１４はクロックＣＬで動作するエ
ツジトリガー型、または、マスク・スレイプ型とする。
関係式に基づきリップルキャリー型で構成した４ビツト
のアップカウンタの一実施例を示す。図において、フリ
ップ・フロップ１０〜１４はクロックＣＬで動作するエ
ツジトリガー型、または、マスク・スレイプ型とする。
尚、上記回路においてパリティビットｇｐを設けるかわ
りに、式（４）にもとづく論理回路で第８図のように構
成してもよい。しかしながら、この構成にするとカウン
タのビット数に比例してＦＯＲゲートの個数が増大する
。もしスピードが要求されるなら、リップルキャリ一方
式のかわりに、第９図のような並列型キャリー発生器を
用意すればよい。
りに、式（４）にもとづく論理回路で第８図のように構
成してもよい。しかしながら、この構成にするとカウン
タのビット数に比例してＦＯＲゲートの個数が増大する
。もしスピードが要求されるなら、リップルキャリ一方
式のかわりに、第９図のような並列型キャリー発生器を
用意すればよい。
なお、上述したアップカウンタの変形として、第（５）
式のＣｎに関する式を一部変更することにより、順にカ
ウントアツプした後、再び順にカウントダウンする形式
でカウンタ動作を繰り返す回路も容易に構成できる。変
更される式はＣｎ”ｇｎ ｘ・ｇｎ ｚ’ｇｎ−ａ””
””ｇ＋〆Ｉ・四囲（６）である。第１０図は上記（６
）式にもとづいて構成した４ビツトカウンタのビットパ
ターンの変化を示す。この場合、ｇｐはアップカウント
のときは奇数パリティとして、まだダウンカウントのと
きは偶数パリティとしての意味を持つ。
式のＣｎに関する式を一部変更することにより、順にカ
ウントアツプした後、再び順にカウントダウンする形式
でカウンタ動作を繰り返す回路も容易に構成できる。変
更される式はＣｎ”ｇｎ ｘ・ｇｎ ｚ’ｇｎ−ａ””
””ｇ＋〆Ｉ・四囲（６）である。第１０図は上記（６
）式にもとづいて構成した４ビツトカウンタのビットパ
ターンの変化を示す。この場合、ｇｐはアップカウント
のときは奇数パリティとして、まだダウンカウントのと
きは偶数パリティとしての意味を持つ。
以上述べてきた如く、グレイコードを発生するカウンタ
は簡単な回路で実現でき、かつグレイカウンタを適用す
ると、ヒゲ信号のないタイミング信号をデコーダから直
接得ることができるため、本発明によれば比較的簡単な
シーケンス制御回路を容易に実現できる利点がある。
は簡単な回路で実現でき、かつグレイカウンタを適用す
ると、ヒゲ信号のないタイミング信号をデコーダから直
接得ることができるため、本発明によれば比較的簡単な
シーケンス制御回路を容易に実現できる利点がある。
第１図は従来の制御回路の構成図、第２図は上記回路の
信号波形を示す図、第３図は従来の制御回路の他の構成
例を示す図、第４図はグレイコードとバイナリコードの
関係を示す図、第５図は本発明による制御回路の構成図
、第６図は上記回路の信号波形図、第７図〜第９図は第
５図回路のカウンタ部の実施例を示す回路図、第１０図
はカウンタ１′の他の動作態様の説明図である。 図において、１′はグレイコードカウンタ、３はデコー
ダである。 第１図 扇 Ｚ 図 第 ３ 図 第４図 １Ｆ、ｒｓ 図 第 ６ 図 高７図 １ 図 第 デ 図 Ｉ ＩＤ 図
信号波形を示す図、第３図は従来の制御回路の他の構成
例を示す図、第４図はグレイコードとバイナリコードの
関係を示す図、第５図は本発明による制御回路の構成図
、第６図は上記回路の信号波形図、第７図〜第９図は第
５図回路のカウンタ部の実施例を示す回路図、第１０図
はカウンタ１′の他の動作態様の説明図である。 図において、１′はグレイコードカウンタ、３はデコー
ダである。 第１図 扇 Ｚ 図 第 ３ 図 第４図 １Ｆ、ｒｓ 図 第 ６ 図 高７図 １ 図 第 デ 図 Ｉ ＩＤ 図
Claims (1)
- １、グレイコードに従ったビットパターンで入力パルス
を計数するカウンタと、上記カウンタの各ビット出力を
デコードし、複数の制御信号に変換するデコーダとを備
えたことを特徴とするシーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090185A JPS60229107A (ja) | 1985-04-05 | 1985-04-05 | シーケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090185A JPS60229107A (ja) | 1985-04-05 | 1985-04-05 | シーケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229107A true JPS60229107A (ja) | 1985-11-14 |
Family
ID=13444894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090185A Pending JPS60229107A (ja) | 1985-04-05 | 1985-04-05 | シーケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229107A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231426A (ja) * | 1987-11-26 | 1989-09-14 | Toshiba Corp | データ選択回路 |
| JPH0383414A (ja) * | 1989-08-28 | 1991-04-09 | Fuji Photo Film Co Ltd | 同期信号発生装置 |
-
1985
- 1985-04-05 JP JP7090185A patent/JPS60229107A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231426A (ja) * | 1987-11-26 | 1989-09-14 | Toshiba Corp | データ選択回路 |
| JPH0383414A (ja) * | 1989-08-28 | 1991-04-09 | Fuji Photo Film Co Ltd | 同期信号発生装置 |
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