JPS5937731A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
- Publication number
- JPS5937731A JPS5937731A JP14866482A JP14866482A JPS5937731A JP S5937731 A JPS5937731 A JP S5937731A JP 14866482 A JP14866482 A JP 14866482A JP 14866482 A JP14866482 A JP 14866482A JP S5937731 A JPS5937731 A JP S5937731A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- signal
- bit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分計〕
本発明はディジタル信号をアナログ信号に変換下るディ
ジタル・アナログ（以後Ｄ／Ａと略記Ｔる）変換器に関
Ｔる。
ジタル・アナログ（以後Ｄ／Ａと略記Ｔる）変換器に関
Ｔる。
近年、オーディオ＠器に於いて、ノｆズ成分が発生し易
い従来のアナログｆ％！信号を取り扱う代りに、ノイズ
成分が発生し難いディジタル旨１１信号を収り扱うディ
ジタル信号処理技術の採用か盛んに行なわれている。
い従来のアナログｆ％！信号を取り扱う代りに、ノイズ
成分が発生し難いディジタル旨１１信号を収り扱うディ
ジタル信号処理技術の採用か盛んに行なわれている。
従って１例えばＰＣＭ（パルス符号変循）化されたディ
ジタル音鴨信号を音響として再生ＴＩ：、為のＤ／Ａ変
換手段が必要と７１す、この為の種々のＤ／Ａ斐換器が
提案されている。
ジタル音鴨信号を音響として再生ＴＩ：、為のＤ／Ａ変
換手段が必要と７１す、この為の種々のＤ／Ａ斐換器が
提案されている。
９１図に、スピーカの駒、動装置を例に挙げて。
従来のＤ／Ａ９換器を示Ｔ、ｌ同因に於いて、（１１は
ＰＣＭ化された１データＮビツトのディジタル音響信号
を受ける１１ビツト構成のカウンタ回路であり、問波数
Ｆのザンブリングク【１ツクメロに依って、Ｎビットの
１データを取り込み、同波数２ＮＦのカウントクロッフ
グ に依って、Ｎビットのデータが示１−値をカウント
”ｉ＋−／、＋。従って、該カウンタ回路（１１からは
このカウント期間゛Ｈ，レベル信号を出力し、カウント
期間か終了↑るとＬ。
ＰＣＭ化された１データＮビツトのディジタル音響信号
を受ける１１ビツト構成のカウンタ回路であり、問波数
Ｆのザンブリングク【１ツクメロに依って、Ｎビットの
１データを取り込み、同波数２ＮＦのカウントクロッフ
グ に依って、Ｎビットのデータが示１−値をカウント
”ｉ＋−／、＋。従って、該カウンタ回路（１１からは
このカウント期間゛Ｈ，レベル信号を出力し、カウント
期間か終了↑るとＬ。
レベル信号を出力して、 ＄２ＦＭ（ａ ）に示Ｔ如き
ＰＷＭ（パルス巾変調）信号か得られる。（２１は該カ
ウンタ回路１１＋から得られ６ｐｗｖ信号ン積分子；ｂ
ｉｌ１分回路として働くローパスフィルタであり。
ＰＷＭ（パルス巾変調）信号か得られる。（２１は該カ
ウンタ回路１１＋から得られ６ｐｗｖ信号ン積分子；ｂ
ｉｌ１分回路として働くローパスフィルタであり。
第２図１（ｂ）に示Ｔ如きアナログ信号か得られる。
（３：は該ローパスフィルタ（２）からのアナログ音袴
信号を増巾Ｔるアンプ、（４）は該アンプ（３１からの
アナログ音響信号にて駆動されるスピーカであり、これ
に依って音響か再生され６゜ 上述の如きカウンタ回路ｉｌ＋とローパスフィルタ（２
１とからなる従来のＤ／Ａ変換器に於いては、良質の再
生音を得るには、ＰＣＭ信号のサンプリング周波数、即
ちカウンタ回路（１］のサンプリングクロックＦＩＩ８
の周波数かＦ−８（ＫＨｚ）、その各データがＮ＝１０
ビット、と設定されるが、この場合、カウンタ回路（１
）のカウントクロック〆 の周波数を２ ＮＦ ＝ ８
．１９２ （Ｍ ＨＺ ）と非常に高速にしなければな
らない。
信号を増巾Ｔるアンプ、（４）は該アンプ（３１からの
アナログ音響信号にて駆動されるスピーカであり、これ
に依って音響か再生され６゜ 上述の如きカウンタ回路ｉｌ＋とローパスフィルタ（２
１とからなる従来のＤ／Ａ変換器に於いては、良質の再
生音を得るには、ＰＣＭ信号のサンプリング周波数、即
ちカウンタ回路（１］のサンプリングクロックＦＩＩ８
の周波数かＦ−８（ＫＨｚ）、その各データがＮ＝１０
ビット、と設定されるが、この場合、カウンタ回路（１
）のカウントクロック〆 の周波数を２ ＮＦ ＝ ８
．１９２ （Ｍ ＨＺ ）と非常に高速にしなければな
らない。
しかしなから、高速のカウントクロッフグ。を用いるに
は、低速動作のｃ Ｍ Ｏｓ＠ｂ！ｊ、のカウンタ回路
（１）を使用下る事か困難であるばかりか、この様な高
速クロックを発生せしめる為のドライブ回路での消費電
力の増大にもつなかる。
は、低速動作のｃ Ｍ Ｏｓ＠ｂ！ｊ、のカウンタ回路
（１）を使用下る事か困難であるばかりか、この様な高
速クロックを発生せしめる為のドライブ回路での消費電
力の増大にもつなかる。
本発明は斯る点に鑑みて為され、２つのカウンタ回路を
並列動作せしめる事に依って、これ等カウンタ回路での
カウントクロック周波数の半減を図ったＤ／Ａ変換器を
提供Ｔるものである。
並列動作せしめる事に依って、これ等カウンタ回路での
カウントクロック周波数の半減を図ったＤ／Ａ変換器を
提供Ｔるものである。
１８３図にスピーカの駆動装置ｌ？１’例に挙げて本発
明のＤ／Ａ変換器を示ＴＱ同図に於いて、旧１． （１
２１はＰＣＭ化された１データＮビツトのディジタル音
饗信号の内最１ユ位ビット即ち符号ビットｍを除く下位
Ｎ−ｉビット分の信号を受けるＮ−ｉビット構成の央１
及びＩ８２のカウンタ回路であり、＠１のカウンタ回路
旧１は一ヒ紀ディジタル音響信号の符号ビットｍが０１
即ち正である時の周波数Ｆのサンプリングクロックｆｌ
ｉ、Ｈに依って、Ｎ−１ビツト分の正の１データを取り
込み、ＦＲ波数２（Ｎ−１）、のカウントクロッフグ。
明のＤ／Ａ変換器を示ＴＱ同図に於いて、旧１． （１
２１はＰＣＭ化された１データＮビツトのディジタル音
饗信号の内最１ユ位ビット即ち符号ビットｍを除く下位
Ｎ−ｉビット分の信号を受けるＮ−ｉビット構成の央１
及びＩ８２のカウンタ回路であり、＠１のカウンタ回路
旧１は一ヒ紀ディジタル音響信号の符号ビットｍが０１
即ち正である時の周波数Ｆのサンプリングクロックｆｌ
ｉ、Ｈに依って、Ｎ−１ビツト分の正の１データを取り
込み、ＦＲ波数２（Ｎ−１）、のカウントクロッフグ。
に依って、？１ｆ−１ビットの正のデータが示Ｔ値をカ
ウントし、＠４１ＸＩ （ａ ）に示Ｔ如き正のデータ
成分のＰＷＭ信号！出力Ｔる。一方、第２のカウンタ回
路（１３は一ヒ紀ディジタル音畜信号の符号ビットＩ１
１が１１．即ち負である時の周波数Ｆのサンプリングク
ロック〆ｓｍに依って、Ｎ−１ビツト分の負のデータを
取り込み１周波機２ （Ｎ−１）Ｆのカウントクロッフ
グ。ｍに依って、Ｎ−１ビツトの負のデータか示Ｔ値７
カウントし、ｆｆ！４１５４（ｂ）に示Ｔ如き負のデー
タ成分のＰＷＭ信号を出力下る。、＋５１は上記両カウ
ンタ回路１団、（Ｉ２１からの正、負の各ＰＩＦＭ信号
を合成Ｔ６合成回路であり、ｉｉ源ｖＤＤ・アース間に
正のＰＷＭ（ｉ？号にて０Ｎ７６第１のトランジスタＴ
、と負のＰＷＭ信号にてＯＮＴ６ＴｌＯ２ランジスタＴ
２とか縦続接続され、その接続中点のは畠抵抗Ｒを介し
“Ｃ箱ｖＤゎに強制される構成となっているので、この
中点のの電位は＠４図（０）に示Ｔ如く、正のＰＷＭ信
号のパルスが入力された時にはｖＤＤ・負のＰＷＭ信号
のパルスが入力された時に１．いずれのパルス入力もな
い時＋：ｋｌｈｖＤＤとｒ、ｃ６ｔ、＋２：は該合成回
路（５１から得られる合成ＰＷＭ信号を積分する積分回
路として働くローパスフィルタであり、その出力は＠４
図（ｄ）に示Ｔ如きアナログ音響信号となり、この信号
がアンプ＋３１Ｖ介してスピーカＣ４１に印加され、こ
れに依って音響が再生される。
ウントし、＠４１ＸＩ （ａ ）に示Ｔ如き正のデータ
成分のＰＷＭ信号！出力Ｔる。一方、第２のカウンタ回
路（１３は一ヒ紀ディジタル音畜信号の符号ビットＩ１
１が１１．即ち負である時の周波数Ｆのサンプリングク
ロック〆ｓｍに依って、Ｎ−１ビツト分の負のデータを
取り込み１周波機２ （Ｎ−１）Ｆのカウントクロッフ
グ。ｍに依って、Ｎ−１ビツトの負のデータか示Ｔ値７
カウントし、ｆｆ！４１５４（ｂ）に示Ｔ如き負のデー
タ成分のＰＷＭ信号を出力下る。、＋５１は上記両カウ
ンタ回路１団、（Ｉ２１からの正、負の各ＰＩＦＭ信号
を合成Ｔ６合成回路であり、ｉｉ源ｖＤＤ・アース間に
正のＰＷＭ（ｉ？号にて０Ｎ７６第１のトランジスタＴ
、と負のＰＷＭ信号にてＯＮＴ６ＴｌＯ２ランジスタＴ
２とか縦続接続され、その接続中点のは畠抵抗Ｒを介し
“Ｃ箱ｖＤゎに強制される構成となっているので、この
中点のの電位は＠４図（０）に示Ｔ如く、正のＰＷＭ信
号のパルスが入力された時にはｖＤＤ・負のＰＷＭ信号
のパルスが入力された時に１．いずれのパルス入力もな
い時＋：ｋｌｈｖＤＤとｒ、ｃ６ｔ、＋２：は該合成回
路（５１から得られる合成ＰＷＭ信号を積分する積分回
路として働くローパスフィルタであり、その出力は＠４
図（ｄ）に示Ｔ如きアナログ音響信号となり、この信号
がアンプ＋３１Ｖ介してスピーカＣ４１に印加され、こ
れに依って音響が再生される。
上述の如き１８１及び′＠２のカウンタ回路（ＩＩｌ、
（１３合成回路（５）、及びローパスフィルタ（２１
からなるＤ／Ａ変換器に於いては１例えば１０ビツトの
データからなるディジタル信号を変換Ｔる場合、夫々の
カウンタ回路！１１１． （１２１Ｙ９ビツト構成とし
、サンプリングパルスｆＩＩｇの周波数７Ｆ−８（ＫＨ
ｚ）と下る事に依って、カウントクロックバー虞り。
（１３合成回路（５）、及びローパスフィルタ（２１
からなるＤ／Ａ変換器に於いては１例えば１０ビツトの
データからなるディジタル信号を変換Ｔる場合、夫々の
カウンタ回路！１１１． （１２１Ｙ９ビツト構成とし
、サンプリングパルスｆＩＩｇの周波数７Ｆ−８（ＫＨ
ｚ）と下る事に依って、カウントクロックバー虞り。
の周波数Ｆ！’２（Ｎ〜” Ｆ−４，０９６（ＭＨｚ）
と下る事ができ、第１図に示した如き従来のＤ／Ａ変換
器の場合に比べて、半減している事が分かる。
と下る事ができ、第１図に示した如き従来のＤ／Ａ変換
器の場合に比べて、半減している事が分かる。
又１合成回路（５）からの合成Ｐ９ＦＭ信号は、＠４図
（０）から明らかな如く、６レベルの階段状をなしてい
るので、従来変換器のカウンタ回路（１）からの２レベ
ルのＰＷＭ信号（第２図（ａ））に比べて、より忠実な
り／Ａ変換が可能となり、スピーカ（４）からは良質の
再生音か得られる。
（０）から明らかな如く、６レベルの階段状をなしてい
るので、従来変換器のカウンタ回路（１）からの２レベ
ルのＰＷＭ信号（第２図（ａ））に比べて、より忠実な
り／Ａ変換が可能となり、スピーカ（４）からは良質の
再生音か得られる。
（２）及びアンプ（３１ン省略し、勇５図の実施例に−
示す如く、第１及び第２のカウンタ回路的）、Ｑ２＋の
ＰＷＭ信号を合成下る合成回路１５）から得られる合成
ＰＷＭ信号ンスピーカ（４）に直接式カフ６ＳＩｊｌｌ
ｓとしても良い。この場合、スピーカ（４；の周波数応
答特性に依って、このスピーカ（４）自体が合成ＰＷＭ
信号を積分子る為の積分回路として作用下る事になり。
示す如く、第１及び第２のカウンタ回路的）、Ｑ２＋の
ＰＷＭ信号を合成下る合成回路１５）から得られる合成
ＰＷＭ信号ンスピーカ（４）に直接式カフ６ＳＩｊｌｌ
ｓとしても良い。この場合、スピーカ（４；の周波数応
答特性に依って、このスピーカ（４）自体が合成ＰＷＭ
信号を積分子る為の積分回路として作用下る事になり。
充分な音響再生が可能である。なお、第５図に於けるコ
ンデンサ０は合成回路（５）からのｐｗｕ信号成分の内
直波成分を遮断するものである。
ンデンサ０は合成回路（５）からのｐｗｕ信号成分の内
直波成分を遮断するものである。
また一方、第６図に示す実施例に於いては、電源ｖＤＤ
・アース間にｉＢｌ及び第２のトランジスタＴ１．Ｔ２
Ｙ縦続接続下ると共に、これとは並列に第５及び第４の
トランジスタＴ３．Ｔ、を縦続接続し、さらに、＠１の
カウンタ回路（ｆｉｌからの第１のＰＷＭ信叶を喝１並
びに４＃Ｓ５のトランジスタＴ、Ｔ、のゲートに印加Ｔ
ると共に１８２のカウンタ回路（１２１からの第２のｐ
ｗＭ＠号乞第２並びに第４のトランジスタＴ２．Ｔ４の
ゲートに印加Ｔる構成の合成回路（５１を備えている。
・アース間にｉＢｌ及び第２のトランジスタＴ１．Ｔ２
Ｙ縦続接続下ると共に、これとは並列に第５及び第４の
トランジスタＴ３．Ｔ、を縦続接続し、さらに、＠１の
カウンタ回路（ｆｉｌからの第１のＰＷＭ信叶を喝１並
びに４＃Ｓ５のトランジスタＴ、Ｔ、のゲートに印加Ｔ
ると共に１８２のカウンタ回路（１２１からの第２のｐ
ｗＭ＠号乞第２並びに第４のトランジスタＴ２．Ｔ４の
ゲートに印加Ｔる構成の合成回路（５１を備えている。
そして、＠１及び第２のトランジスタＴ、、Ｔ２の接続
中点のの電位と第６及び第４のトランジスタＴ３．Ｔ４
の接続中点■ の電位との電位差がスピーカ（４；に入
力されるので、この場合、スピーカ（４；は正の電源亀
汁ｖＤＤと、零と、負の電源電圧−Ｖ。わと、の６レベ
ルの合成ｐ Ｗ Ｍ信号にて接直駆動され、信号振巾の
倍増か図れる。
中点のの電位と第６及び第４のトランジスタＴ３．Ｔ４
の接続中点■ の電位との電位差がスピーカ（４；に入
力されるので、この場合、スピーカ（４；は正の電源亀
汁ｖＤＤと、零と、負の電源電圧−Ｖ。わと、の６レベ
ルの合成ｐ Ｗ Ｍ信号にて接直駆動され、信号振巾の
倍増か図れる。
本発明のＤ／Ａ変換器は６以上の説明がら明らかな如＜
、ＰＣＭ化されたＮビットのＴイジタルデータの内、中
間値以上の値を計数ＴるＮ−１ビツトの第１のカウンタ
回路と、その中間値未満の値ヲ計数ＴるＮ−ｌビ・ット
の第２のカウンタ回路と、を備え、これ等第１及び＠２
のカウンタ回路からの第１及び第２のＰｗＭ信号を合成
してなる合成信号を積分子る事に依って、アナログ信号
を得るものであるので、１つのカウンタ回路にて構成さ
れていた従来の変換器に比べて、カウンタ回路へのカウ
ントクロックの周波数７半減せしめる事ができ、これ等
がウンタ回路の確実な動作音保証１−る事かできる。従
って、これ等カウンタ回路として、低消費電力であ会が
低速動作であったＣＭＯ３構（戊の回路７ａ／採用１°
ろ事か可能となる。さらには、このカウントクロック乞
発生せしめる為のドライブ回路の小型化、消費電力の削
減が望める。
、ＰＣＭ化されたＮビットのＴイジタルデータの内、中
間値以上の値を計数ＴるＮ−１ビツトの第１のカウンタ
回路と、その中間値未満の値ヲ計数ＴるＮ−ｌビ・ット
の第２のカウンタ回路と、を備え、これ等第１及び＠２
のカウンタ回路からの第１及び第２のＰｗＭ信号を合成
してなる合成信号を積分子る事に依って、アナログ信号
を得るものであるので、１つのカウンタ回路にて構成さ
れていた従来の変換器に比べて、カウンタ回路へのカウ
ントクロックの周波数７半減せしめる事ができ、これ等
がウンタ回路の確実な動作音保証１−る事かできる。従
って、これ等カウンタ回路として、低消費電力であ会が
低速動作であったＣＭＯ３構（戊の回路７ａ／採用１°
ろ事か可能となる。さらには、このカウントクロック乞
発生せしめる為のドライブ回路の小型化、消費電力の削
減が望める。
第１図は従来のＤ／Ａ変換器を示Ｔ回路Ｎ、第２図（ａ
）（ｂ）は第１図の従来変換器に係る信号波形図、＠３
図は本発明のＤ／Ａ変換器ン示Ｔ回路図、第４図（ａ）
（ｂ）（ｏ）（ｄ）は男６文の本発明変換器に係る信号
波形図、Ｆ５及び第６図１は夫々本発明変換器の異なる
実強例の回路図。 である。 １１＋旧１（１２１・・・カウンタ回路、（２）（２１
・・・積分回路、 ＋３＋ｔａｉ・・・アンプ、（４）
（４）・・・スピーカ、 （５＋（５４・・・合成回路
。 第４図 第６図
）（ｂ）は第１図の従来変換器に係る信号波形図、＠３
図は本発明のＤ／Ａ変換器ン示Ｔ回路図、第４図（ａ）
（ｂ）（ｏ）（ｄ）は男６文の本発明変換器に係る信号
波形図、Ｆ５及び第６図１は夫々本発明変換器の異なる
実強例の回路図。 である。 １１＋旧１（１２１・・・カウンタ回路、（２）（２１
・・・積分回路、 ＋３＋ｔａｉ・・・アンプ、（４）
（４）・・・スピーカ、 （５＋（５４・・・合成回路
。 第４図 第６図
Claims (1)
- １）Ｎビットのディジタル信号の各データの日中間値以
上の値を計数するＮ−１ビｙ ）の１！１のカウンタ回
路と、上記データの内、中間値未満の値全計数ＴるＮ−
１ビツトの第２のカウンタ回路と、上記第１及び第２の
カウンタ回路に依って得られる夫々の計数時間をパルス
巾とした第１及び第２のＰＷＭ信号を合ｌｌｌ３２Ｔる
合成回路と、該合成回路からの合［戊信号を積分”ｆ
＞Ｊ積分回路と、からなり、該積分回路に依って上記デ
ジタル信号の各データに対応したアナログ信号を得る事
を特徴としたデジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14866482A JPS5937731A (ja) | 1982-08-26 | 1982-08-26 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14866482A JPS5937731A (ja) | 1982-08-26 | 1982-08-26 | デイジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5937731A true JPS5937731A (ja) | 1984-03-01 |
Family
ID=15457851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14866482A Pending JPS5937731A (ja) | 1982-08-26 | 1982-08-26 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5937731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168728A (ja) * | 1988-09-29 | 1990-06-28 | Victor Co Of Japan Ltd | Ｐｗｍ型ｄ／ａ変換器 |
| US5994973A (en) * | 1997-04-28 | 1999-11-30 | Nec Corporation | PWM driver |
-
1982
- 1982-08-26 JP JP14866482A patent/JPS5937731A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168728A (ja) * | 1988-09-29 | 1990-06-28 | Victor Co Of Japan Ltd | Ｐｗｍ型ｄ／ａ変換器 |
| US5994973A (en) * | 1997-04-28 | 1999-11-30 | Nec Corporation | PWM driver |
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