JPH02168728A - Ｐｗｍ型ｄ／ａ変換器 - Google Patents
Ｐｗｍ型ｄ／ａ変換器Info
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- JPH02168728A JPH02168728A JP1190962A JP19096289A JPH02168728A JP H02168728 A JPH02168728 A JP H02168728A JP 1190962 A JP1190962 A JP 1190962A JP 19096289 A JP19096289 A JP 19096289A JP H02168728 A JPH02168728 A JP H02168728A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H03M1/0678—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components
- H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は比較的高速・高精度が要求される、例えばＰＣ
Ｍオーディオ信号の復調等に使用されるＰＷＭ （Ｐｕ
ｌｓｅ ｌｌｉｄｔｈ Ｈｏｄｕｌａｔｉｏｎ）型Ｄ／
Ａ変換器に関する。
Ｍオーディオ信号の復調等に使用されるＰＷＭ （Ｐｕ
ｌｓｅ ｌｌｉｄｔｈ Ｈｏｄｕｌａｔｉｏｎ）型Ｄ／
Ａ変換器に関する。
（従来の技術）
ＰＷＭ型Ｄ／Ａ変換器（以下、ＰＷＭ変換器と記す）を
用いることによってＰＣＭオーディオ信号等を復調（Ｄ
／Ａ変換）する場合は、復調された信号に位相誤差か生
じないように、ある一定のタイミング位置を中心に時間
的対称な波形で変換する必要かある。
用いることによってＰＣＭオーディオ信号等を復調（Ｄ
／Ａ変換）する場合は、復調された信号に位相誤差か生
じないように、ある一定のタイミング位置を中心に時間
的対称な波形で変換する必要かある。
第１２図は従来のＰＷＭ型Ｄ／Ａ変換器の変換出力波形
を示す図である。
を示す図である。
同図において、
＋３〜−３の７値はデジタル入力信号の値Ｔは入力信号
の周期（入力サンプル周期）ｔは変換に必要なりロック
信号ＣＫの周期である。
の周期（入力サンプル周期）ｔは変換に必要なりロック
信号ＣＫの周期である。
この入力信号をＰＷＭ信号に変換し得る分解能ｍは、
となる。同図に示すように、Ｔ／ｌ＝１６であるから、
上記の０式により分解能ｍは７となる。
上記の０式により分解能ｍは７となる。
従って、尋−３〜−３の７値の入力信号に応じたＰＷＭ
信号を得ることができる。
信号を得ることができる。
（発明が解決しようとする課題）
」二連しなように従来のＰ Ｗ Ｍ変換器は、ＰＣＭオ
ーディオ信号等を高速高分解能で復調する必要かある用
途では、前述した０式から明らかなように、非常に高い
周波数のクロック信号が必要になり、その場合、不要輻
射が増加し池の機器に妨害を与えたり安定な発振素子が
得られにくい等、種々の問題点が生していた。
ーディオ信号等を高速高分解能で復調する必要かある用
途では、前述した０式から明らかなように、非常に高い
周波数のクロック信号が必要になり、その場合、不要輻
射が増加し池の機器に妨害を与えたり安定な発振素子が
得られにくい等、種々の問題点が生していた。
本発明は上述の人力信号の周期と分解能とを変更せずに
必要なりロック信号の周波数を低減可能とし、又、入力
信号の周期とクロック信号の周波数を変更せずに分解能
を増加可能とするＰＷＭ型Ｄ／Ａ変換器を提供すること
を目的とする。
必要なりロック信号の周波数を低減可能とし、又、入力
信号の周期とクロック信号の周波数を変更せずに分解能
を増加可能とするＰＷＭ型Ｄ／Ａ変換器を提供すること
を目的とする。
（課題を解決するだめの手段）
上述した課題を解決するなめに、本発明は、下記（１）
、■の構成になるＰＷＭ型Ｄ／Ａ変換器を提供する。
、■の構成になるＰＷＭ型Ｄ／Ａ変換器を提供する。
（１） 一定周期（入力サンプル周期）毎に入力され
るデジタル入力信号を順次交互に奇数番目の入力信号、
偶数番目の入力信号とし、前記奇数番目の入力信号に対
する出力の基準タイミング位置を奇数番目の基準タイミ
ング位置とし、前記奇数番目の基準タイミング位置より
、前記一定周期（入力サンプル周期）に相当する時間だ
け遅れたタイミング位置である前記偶数番目の入力信号
に対する出力の基準タイミング位置を偶数番目の基準タ
イミング位置とするとき、前記デジタル入力信号か入力
され、出力信号Ａの１−レベルからＨレベルへの立上が
りのタイミング位置か前記奇数番目の基準タイミング位
置を基準にして前記奇数番目の入力信号の値に応じてそ
の値が大きいほど早いタイミング位置になるように設定
（第４図、第１７図に例示）され、前記出力信号ＡのＨ
レベルからＬレベルへの立下がりのタイミング位置が前
記偶数番目の基準タイミング位置を基準にして前記偶数
番目の入力信号の値に応じてその値が大きいほど遅いタ
イミング位置になるように設定（第５図。
るデジタル入力信号を順次交互に奇数番目の入力信号、
偶数番目の入力信号とし、前記奇数番目の入力信号に対
する出力の基準タイミング位置を奇数番目の基準タイミ
ング位置とし、前記奇数番目の基準タイミング位置より
、前記一定周期（入力サンプル周期）に相当する時間だ
け遅れたタイミング位置である前記偶数番目の入力信号
に対する出力の基準タイミング位置を偶数番目の基準タ
イミング位置とするとき、前記デジタル入力信号か入力
され、出力信号Ａの１−レベルからＨレベルへの立上が
りのタイミング位置か前記奇数番目の基準タイミング位
置を基準にして前記奇数番目の入力信号の値に応じてそ
の値が大きいほど早いタイミング位置になるように設定
（第４図、第１７図に例示）され、前記出力信号ＡのＨ
レベルからＬレベルへの立下がりのタイミング位置が前
記偶数番目の基準タイミング位置を基準にして前記偶数
番目の入力信号の値に応じてその値が大きいほど遅いタ
イミング位置になるように設定（第５図。
第１８図に例示）されて、前記出力信号Ａの立上がりか
ら立下がりまでのパルス幅が前記奇数番目の入力信号の
値と次に入力される偶数番目の入力信号の値とにより決
まる第１のＰＷＭ変換器と、前記デジタル入力信号か入
力され、出力信号Ｂのト■レベルからＬレベルへの立下
がりのタイミング位置か前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値に応じて
その値が大きいほど遅いタイミング位置になるように設
定（第５図、第１８図に例示）され、前記出力信号Ｂの
Ｌレベルから１ルベルへの立上がりのタイミング位置か
前記偶数番目の基準タイミング位置を基準にして前記偶
数番目の入力信号の値に応じてその値が大きいほど早い
タイミング位置になるように設定（第４図、第１７図に
例示）されて、前記出力信号Ｂの立上がりから立下がり
までのパルス幅が前記偶数番目の入力信号の値と次に入
力される奇数番目の入力信号の値とにより決よる第２の
ＰＷＭ変換器と、 前記第１のＰＷＭ変換器の出力信号Ａと前記第２のＰＷ
Ｍ変換器の出力信号Ｂとを加算して和記号（Ａ＋Ｂ）を
出力するアナログ加算器とより成り、 前記デジタル入力信号に対応したアナログ信号か前記ア
ナログ加算器の出力より得られるようにしたことを特徴
とするＰＷＭ型Ｄ／Ａ変換器。
ら立下がりまでのパルス幅が前記奇数番目の入力信号の
値と次に入力される偶数番目の入力信号の値とにより決
まる第１のＰＷＭ変換器と、前記デジタル入力信号か入
力され、出力信号Ｂのト■レベルからＬレベルへの立下
がりのタイミング位置か前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値に応じて
その値が大きいほど遅いタイミング位置になるように設
定（第５図、第１８図に例示）され、前記出力信号Ｂの
Ｌレベルから１ルベルへの立上がりのタイミング位置か
前記偶数番目の基準タイミング位置を基準にして前記偶
数番目の入力信号の値に応じてその値が大きいほど早い
タイミング位置になるように設定（第４図、第１７図に
例示）されて、前記出力信号Ｂの立上がりから立下がり
までのパルス幅が前記偶数番目の入力信号の値と次に入
力される奇数番目の入力信号の値とにより決よる第２の
ＰＷＭ変換器と、 前記第１のＰＷＭ変換器の出力信号Ａと前記第２のＰＷ
Ｍ変換器の出力信号Ｂとを加算して和記号（Ａ＋Ｂ）を
出力するアナログ加算器とより成り、 前記デジタル入力信号に対応したアナログ信号か前記ア
ナログ加算器の出力より得られるようにしたことを特徴
とするＰＷＭ型Ｄ／Ａ変換器。
■ 一定周期（入力サンダル周期）毎に入力されるデジ
タル入力信号を順次交互に奇数番目の入力信号、偶数番
目の入力信号とし、前記奇数番目の入力信号に対する出
力の基準タイミング位置を奇数番目の基準タイミング位
置とし、前記奇数番目の基準タイミング位置より前記一
定周期（入力サンプル周期）に相当する時間だけ遅れた
タイミング位置である前記偶数番目の入力信号に対する
出力の基準タイミング位置を偶数番目の基準タイミング
位置とするとき、前記デジタル入力信号か入力され、出
力信号ＡのＬレベルからＨレベルへの立上がりのタイミ
ング位置が前記奇数番目の基準タイミング位置を基準に
して前記奇数番目の入力信号の値に応じてその値が大き
いほど早いタイミング位置になるように設定（第４図、
第１７図に例示）され、前記出力信号ＡのＩ］レベルか
らＬレベルへの立下がりのタイミング位置か前記偶数番
目の基準タイミング位置を基準にして前記偶数番目の入
力信号の値に応じてその値が大きいほど遅いタイミング
位置になるように設定（第５図。
タル入力信号を順次交互に奇数番目の入力信号、偶数番
目の入力信号とし、前記奇数番目の入力信号に対する出
力の基準タイミング位置を奇数番目の基準タイミング位
置とし、前記奇数番目の基準タイミング位置より前記一
定周期（入力サンプル周期）に相当する時間だけ遅れた
タイミング位置である前記偶数番目の入力信号に対する
出力の基準タイミング位置を偶数番目の基準タイミング
位置とするとき、前記デジタル入力信号か入力され、出
力信号ＡのＬレベルからＨレベルへの立上がりのタイミ
ング位置が前記奇数番目の基準タイミング位置を基準に
して前記奇数番目の入力信号の値に応じてその値が大き
いほど早いタイミング位置になるように設定（第４図、
第１７図に例示）され、前記出力信号ＡのＩ］レベルか
らＬレベルへの立下がりのタイミング位置か前記偶数番
目の基準タイミング位置を基準にして前記偶数番目の入
力信号の値に応じてその値が大きいほど遅いタイミング
位置になるように設定（第５図。
第１８図に例示）されて、前記出力信号Ａの立上がりか
ら立下がりまでのパルス幅が前記奇数番目の入力信号の
値と次に入力される偶数番目の入力信号の値とにより決
まる第１のＰＷＭ変換器と、前記デジタル入力信号か入
力され、出力信号ＣのＬレベルから１ルベルへの立」二
がりのタイミング位置が前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値の基準対
称値に応じて入力信号の値が大きいほど遅いタイミング
位置になるように設定（第１５図、第１９図に例示）さ
れ、前記出力信号ＣのＨレベルからＬレベルへの立下が
りのタイミング位置か前記偶数番目の基準タイミング位
置を基準にして前記偶数番目の入力信号の値の基準対称
値に応じて入力信号の値が大きいほど早いタイミング位
置になるように設定（第１６図、第２０図に例示）され
て、前記出力信号Ｃの立上かりから立下かりまでのパル
ス幅が前記奇数番目の入力信号の値の基準対称値と次に
入力される偶数番目の入力信号の値の基準対称値とによ
り決まる第３のＰＷＭ変換器と、前記第１のＰＷＭ変換
器の出力信号Ａと前記第３のＰＷＭ変換器の出力信号Ｃ
とを減算して差信号（Ａ−Ｃ）あるいは差信号（Ｃ−Ａ
）を出力するアナログ減算器とより成り、 前記デジタル入力信号に対応したアナログ信号か前期ア
ナログ減算器の出力より得られるようにしたことを特徴
とするＰＷＭ型Ｄ／Ａ変換器。
ら立下がりまでのパルス幅が前記奇数番目の入力信号の
値と次に入力される偶数番目の入力信号の値とにより決
まる第１のＰＷＭ変換器と、前記デジタル入力信号か入
力され、出力信号ＣのＬレベルから１ルベルへの立」二
がりのタイミング位置が前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値の基準対
称値に応じて入力信号の値が大きいほど遅いタイミング
位置になるように設定（第１５図、第１９図に例示）さ
れ、前記出力信号ＣのＨレベルからＬレベルへの立下が
りのタイミング位置か前記偶数番目の基準タイミング位
置を基準にして前記偶数番目の入力信号の値の基準対称
値に応じて入力信号の値が大きいほど早いタイミング位
置になるように設定（第１６図、第２０図に例示）され
て、前記出力信号Ｃの立上かりから立下かりまでのパル
ス幅が前記奇数番目の入力信号の値の基準対称値と次に
入力される偶数番目の入力信号の値の基準対称値とによ
り決まる第３のＰＷＭ変換器と、前記第１のＰＷＭ変換
器の出力信号Ａと前記第３のＰＷＭ変換器の出力信号Ｃ
とを減算して差信号（Ａ−Ｃ）あるいは差信号（Ｃ−Ａ
）を出力するアナログ減算器とより成り、 前記デジタル入力信号に対応したアナログ信号か前期ア
ナログ減算器の出力より得られるようにしたことを特徴
とするＰＷＭ型Ｄ／Ａ変換器。
（実施例）
以下、本発明になるＰＷＭ型Ｄ／Ａ変換器を第１図〜第
２０図に沿って説明するにこではＴ／ｌ＝８の場合につ
き説明する。
２０図に沿って説明するにこではＴ／ｌ＝８の場合につ
き説明する。
第１図〜第３図は本発明になるＰＷＭ型Ｄ／Ａ変換器の
第１実施例〜第３実施例を示すブロック構成図、第４図
、第５図、第１５図、第１６図はＰＷＭ信号Ａ〜Ｃに係
る変換出力波形を示す図、第６図は本発明の第１実施例
〜第３実施例の各構成部分の入出力信号を示す図、第７
図は本発明になるＰＷＭ型Ｄ／Ａ変換器の変換出力波形
を示ず図、第８図は本発明と同一条件の従来のＰＷＭ変
換器の変換出力波形を示ず図、第９図〜第１１図は入力
サンプル周期１゛を越える範囲で設定された変換出力波
形に係る本発明の第１実施例〜第３実施例の各構成部分
の入出力信号を示す図である。
第１実施例〜第３実施例を示すブロック構成図、第４図
、第５図、第１５図、第１６図はＰＷＭ信号Ａ〜Ｃに係
る変換出力波形を示す図、第６図は本発明の第１実施例
〜第３実施例の各構成部分の入出力信号を示す図、第７
図は本発明になるＰＷＭ型Ｄ／Ａ変換器の変換出力波形
を示ず図、第８図は本発明と同一条件の従来のＰＷＭ変
換器の変換出力波形を示ず図、第９図〜第１１図は入力
サンプル周期１゛を越える範囲で設定された変換出力波
形に係る本発明の第１実施例〜第３実施例の各構成部分
の入出力信号を示す図である。
以下において、一定周期（入力サンプル周期）毎に入力
されるデジタル入力信号を順次交互に奇数番目の入力信
号、偶数番目の入力信号とし、奇数番目の入力信号に対
する出力の基準タイミング位置を奇数番目の基準タイミ
ング位置とし、そのタイミング位置から入力サンプル周
期に相当する時間だけ遅れたタイミング位置を偶数番目
の基準タイミング位置として説明する。
されるデジタル入力信号を順次交互に奇数番目の入力信
号、偶数番目の入力信号とし、奇数番目の入力信号に対
する出力の基準タイミング位置を奇数番目の基準タイミ
ング位置とし、そのタイミング位置から入力サンプル周
期に相当する時間だけ遅れたタイミング位置を偶数番目
の基準タイミング位置として説明する。
本発明の第１実施例は第１図に示すように、入力端子７
に印加されたデジタル入力信号か第１のＰＷＭ変換器１
てＰＷＭ信号信号節／Ａ変換されると同時に、第２のＰ
ＷＭ変換器２でＰＷＭ信号信号筒／Ａ変換される。そし
て、これらＰＷＭ信号信号節はアナログ加算器５にて加
算された後、出力端子８から和信号であるＰＷＭ信号（
Ａ −１−Ｂ ）か出力される。
に印加されたデジタル入力信号か第１のＰＷＭ変換器１
てＰＷＭ信号信号節／Ａ変換されると同時に、第２のＰ
ＷＭ変換器２でＰＷＭ信号信号筒／Ａ変換される。そし
て、これらＰＷＭ信号信号節はアナログ加算器５にて加
算された後、出力端子８から和信号であるＰＷＭ信号（
Ａ −１−Ｂ ）か出力される。
ここで、奇数番目の入力信号の値により、ｐｗＭ信号Ａ
は第４図に示すタイミングで（即ち、奇数番目の基準タ
イミング位置を基準として奇数番目の入力信号の値が大
きいほど早いタイミング位置で）、クロック信号ＣＫに
同期して、Ｌレベル（Ｌｏｗ Ｌｅｖｅｌ）からＨレベ
ル（旧ｇｈ １−ｅｖｅｌ）へ立上がるように設定出力
され、又、ＰＷＭ信号信号筒５図に示すタイミグで（即
ち、奇数番目の基準タイミング位置を基準として奇数番
目の入力信号の値が大きいほど遅いタイミング位置で）
、クロック信号ＣＫに同期して、ＨレベルからＬレベル
へ立下がるように設定出力される。
は第４図に示すタイミングで（即ち、奇数番目の基準タ
イミング位置を基準として奇数番目の入力信号の値が大
きいほど早いタイミング位置で）、クロック信号ＣＫに
同期して、Ｌレベル（Ｌｏｗ Ｌｅｖｅｌ）からＨレベ
ル（旧ｇｈ １−ｅｖｅｌ）へ立上がるように設定出力
され、又、ＰＷＭ信号信号筒５図に示すタイミグで（即
ち、奇数番目の基準タイミング位置を基準として奇数番
目の入力信号の値が大きいほど遅いタイミング位置で）
、クロック信号ＣＫに同期して、ＨレベルからＬレベル
へ立下がるように設定出力される。
そして、この時のＰＷＭ信号信号節ＷＭ信号信号筒ＷＭ
信号（Ａ 十Ｂ ）は第６図に夫々図示されている。
信号（Ａ 十Ｂ ）は第６図に夫々図示されている。
一定周期（入力サンプル周期）経過後、次に入力される
偶数番目の入力信号の値により、ＰＷＭ信号信号節５図
に示すタイミングで（即ち、偶数番目の基準タイミング
位置を基準として偶数番目の入力信号の値が大きいほど
遅いタイミング位置て） 、ｌ−ｆレベルからＩ−レベ
ルへ立ち下がるように設定出力され、又、Ｌ） Ｗ Ｍ
信号Ｂは第４図に示すタイミングて（即ぢ、偶数番目の
基準タイミング位置を基準として偶然番目の入力信号の
値が大きいほど早いタイミング位置で）、Ｌレベルから
１ルベルへ立」二がるように設定出力される。
偶数番目の入力信号の値により、ＰＷＭ信号信号節５図
に示すタイミングで（即ち、偶数番目の基準タイミング
位置を基準として偶数番目の入力信号の値が大きいほど
遅いタイミング位置て） 、ｌ−ｆレベルからＩ−レベ
ルへ立ち下がるように設定出力され、又、Ｌ） Ｗ Ｍ
信号Ｂは第４図に示すタイミングて（即ぢ、偶数番目の
基準タイミング位置を基準として偶然番目の入力信号の
値が大きいほど早いタイミング位置で）、Ｌレベルから
１ルベルへ立」二がるように設定出力される。
この偶数番目の入力信号の値に対するＰＷＭ信号Ａ、
（Ｂ ）のタイミング波形は、前述した第６図に示した
奇数番目のときのＰＷＭ信号Ｂ（Ａ）の波形になるが、
ＰＷＭ信号（Ａ （−Ｂ ）は同じ波形になる。
（Ｂ ）のタイミング波形は、前述した第６図に示した
奇数番目のときのＰＷＭ信号Ｂ（Ａ）の波形になるが、
ＰＷＭ信号（Ａ （−Ｂ ）は同じ波形になる。
前述の説明で明らかなように、Ｉ−） Ｗ Ｍ信号Ａの
立」ニリから立下がりまでのパルス幅は奇数番目の入力
信号の値と次に入力される偶数番目の入力信号の値とに
より決まり、ス、ＰＷＭ信号Ｂの立上がりから立下がり
までのパルス幅は偶数番目の入力信号の値と次に入力さ
れる奇数番目の入力信号の値とにより決まる。
立」ニリから立下がりまでのパルス幅は奇数番目の入力
信号の値と次に入力される偶数番目の入力信号の値とに
より決まり、ス、ＰＷＭ信号Ｂの立上がりから立下がり
までのパルス幅は偶数番目の入力信号の値と次に入力さ
れる奇数番目の入力信号の値とにより決まる。
こうして、上記した本発明になるＰＷＭ型Ｄ／り５
Ａ変換器の変換出力波形は、第７図に示すように、時間
的対称波形な出力信号として得られる。
的対称波形な出力信号として得られる。
この結果、第１図に示すＰＷＭ変換器の分解能ｍｌは
ｍ １− −１ ・・・■
となる。
となる。
即ち、第４図〜第７図に示したようにデジタル入力信号
の値として、＋３〜−３の７値をとり得るものになる。
の値として、＋３〜−３の７値をとり得るものになる。
さて、前述したＰＷＭ変換器とＴ／ｌの値が同じ条件（
Ｔ／１＝８）とした場合、前述した従来のＰＷＭ変換器
の変換出力波形は、第８図に示すように、＋１〜−１の
３値を有するデジタル入力信号に応じなＰＷＭ信号しか
得られないという点で、＋３〜−３の７値を有するデジ
タル入力信号に応じたＰＷＭ信号を得られる本発明のも
のより分解能が劣る。
Ｔ／１＝８）とした場合、前述した従来のＰＷＭ変換器
の変換出力波形は、第８図に示すように、＋１〜−１の
３値を有するデジタル入力信号に応じなＰＷＭ信号しか
得られないという点で、＋３〜−３の７値を有するデジ
タル入力信号に応じたＰＷＭ信号を得られる本発明のも
のより分解能が劣る。
又、前述した第１２図に示す従来のＰＷＭ変換器の変換
出力は、第７図に示す本発明の変換出力と同じ＋３〜−
３の７値に応じたＰＷＭ信号か得られるが、この場合、
本発明のものはＴ／ｌ＝８であれは良いのに対して、従
来のものはＴ／１Ｌ６が必要であるから、入力信号の周
期と分解能か本発明のものと同じ場合、２倍の周波数の
クロック信４づか必要であることが劣る。
出力は、第７図に示す本発明の変換出力と同じ＋３〜−
３の７値に応じたＰＷＭ信号か得られるが、この場合、
本発明のものはＴ／ｌ＝８であれは良いのに対して、従
来のものはＴ／１Ｌ６が必要であるから、入力信号の周
期と分解能か本発明のものと同じ場合、２倍の周波数の
クロック信４づか必要であることが劣る。
本発明は入力信号の周期とタロツク信号の周波数か従来
のものと同じ場合、従来のものよりも分解能を（２倍＋
１）に増加できる。
のものと同じ場合、従来のものよりも分解能を（２倍＋
１）に増加できる。
さて、本発明の第２実施例は第２図に示すように、入力
端子７に印加されたデジタル入力信号か第１のＰＷＭ変
換器１でＰＷＭ信号Ａに変換されると同時に、第３のＰ
ＷＭ変換器３てＰＷＭ信号Ｃに変換される。そして、こ
れらＰＷＭ信号ＡＣはアナログ減算器６にて減算された
後、出力端子８から差信号であるＰＷＭ信号（（Ａ−Ｃ
）あるいは（Ｃ−Ａ））か出力される。なお、第１図に
示すものと同一構成部分には同一符号を付し、その説明
を省略した。又、Ｐ Ｗ Ｍ信号Ａは前述の第１実施例
の場合と全く同しであるので説明を省略する。
端子７に印加されたデジタル入力信号か第１のＰＷＭ変
換器１でＰＷＭ信号Ａに変換されると同時に、第３のＰ
ＷＭ変換器３てＰＷＭ信号Ｃに変換される。そして、こ
れらＰＷＭ信号ＡＣはアナログ減算器６にて減算された
後、出力端子８から差信号であるＰＷＭ信号（（Ａ−Ｃ
）あるいは（Ｃ−Ａ））か出力される。なお、第１図に
示すものと同一構成部分には同一符号を付し、その説明
を省略した。又、Ｐ Ｗ Ｍ信号Ａは前述の第１実施例
の場合と全く同しであるので説明を省略する。
前記したＰＷＭ信号Ｃは奇数番目の入力信号の値の基準
対称値（バイポーラ信号では０を基準とする対称値、即
ち逆極性の値）に応じた第４図の波形出力（例えば入力
信号の値が＋３の場合、第４図に示す−３のタイミング
波形のこと。これは入力信号の値＋３に対する第５図の
波形＋３を反転したものに等しく、第１５図に示すタイ
ミング波形）に示されるタイミングで（即ち、奇数番目
の基準タイミング位置を基準として奇数番目の入力信号
の値が大きいほど遅いタイミング位置で）、クロック信
号ＣＫに同期してＬレベルから■ルベルへ立上がるよう
に設定出力される。
対称値（バイポーラ信号では０を基準とする対称値、即
ち逆極性の値）に応じた第４図の波形出力（例えば入力
信号の値が＋３の場合、第４図に示す−３のタイミング
波形のこと。これは入力信号の値＋３に対する第５図の
波形＋３を反転したものに等しく、第１５図に示すタイ
ミング波形）に示されるタイミングで（即ち、奇数番目
の基準タイミング位置を基準として奇数番目の入力信号
の値が大きいほど遅いタイミング位置で）、クロック信
号ＣＫに同期してＬレベルから■ルベルへ立上がるよう
に設定出力される。
又、一定周期（入力サンプル周期）経過後、次に入力さ
れる偶数番目の入力信号の値の基準対称値に応じた第５
図の波形出力（例えは、入力信号の値が＋３の場合、第
５図に示す−３のタイミング波形のこと。これは入力信
号の値＋３に対する第４図の波形→−３を反転したもの
に等しく、第１６図に示すタイミング波形）に示される
タイミングで（即ち、偶数番目の基準タイミング位置を
基準として偶数番目の入力信号の値が大きいほど早いタ
イミング位置で）、タロツク信号ＣＫに同期してＨレベ
ルからＩ−レベルへ立ち下がるように設定出力される。
れる偶数番目の入力信号の値の基準対称値に応じた第５
図の波形出力（例えは、入力信号の値が＋３の場合、第
５図に示す−３のタイミング波形のこと。これは入力信
号の値＋３に対する第４図の波形→−３を反転したもの
に等しく、第１６図に示すタイミング波形）に示される
タイミングで（即ち、偶数番目の基準タイミング位置を
基準として偶数番目の入力信号の値が大きいほど早いタ
イミング位置で）、タロツク信号ＣＫに同期してＨレベ
ルからＩ−レベルへ立ち下がるように設定出力される。
従って、ＰＷＭ信号信号前上がりから立下がりまでのパ
ルス幅は奇数番目の入力信号の値の基準対称値と次に入
力される偶数番目の入力信号の値の基準対称値とにより
決まる。
ルス幅は奇数番目の入力信号の値の基準対称値と次に入
力される偶数番目の入力信号の値の基準対称値とにより
決まる。
以上のように、ＰＷＭ信号信号前述したＰＷＭ変換器２
からのＰＷＭ信号信号波転したもの（Ｃ＝Ｂ）に他なら
ない。
からのＰＷＭ信号信号波転したもの（Ｃ＝Ｂ）に他なら
ない。
ところで、本発明の第３実施例は第３図に示す構成（即
ち、前述した第２図に示すＰＷＭ変換器３の代わりに第
２のＰＷＭ変換器２とその出力を反転するインバータ４
を縦続接続した構成）のものであり、これ以外の構成は
第２図に示すものと同一であるから同一構成部分には同
一符号を付し、その説明を省略する。
ち、前述した第２図に示すＰＷＭ変換器３の代わりに第
２のＰＷＭ変換器２とその出力を反転するインバータ４
を縦続接続した構成）のものであり、これ以外の構成は
第２図に示すものと同一であるから同一構成部分には同
一符号を付し、その説明を省略する。
即ち、インバータ４の出力信号Ｂは前述したようにＰＷ
Ｍ信号信号前一なので第３図の構成は第２図の構成と全
く等価である。
Ｍ信号信号前一なので第３図の構成は第２図の構成と全
く等価である。
こうして、第２図、第３図に示すように、ＰＷＭ信号信
号波をアナログ減算器６にて減算して得た差信号（Ａ−
Ｃ）は、Ｃ−百一−Ｂであるから、前述した第１図に示
すアナログ加算器５から出力される和信号（Ａ −１−
Ｂ ）の変換出力と同一になる。
号波をアナログ減算器６にて減算して得た差信号（Ａ−
Ｃ）は、Ｃ−百一−Ｂであるから、前述した第１図に示
すアナログ加算器５から出力される和信号（Ａ −１−
Ｂ ）の変換出力と同一になる。
奇数番目の入力信号に対する各出力波形は第６図に示さ
れている。
れている。
偶数番目の入力信号に対するＰＷＭ信号信号波イミング
波形は、第６図に示した奇数番目のときのＰＷＭ信号信
号波形になり、ＰＷＭ信号信号前イミング波形は、第６
図に示した奇数番目のときのＰＷＭ信号信号波形を反転
したものになるか、差信号（Ａ−Ｃ）のタイミング波形
は、第６図に示した奇数番目のときの波形と同じになる
。
波形は、第６図に示した奇数番目のときのＰＷＭ信号信
号波形になり、ＰＷＭ信号信号前イミング波形は、第６
図に示した奇数番目のときのＰＷＭ信号信号波形を反転
したものになるか、差信号（Ａ−Ｃ）のタイミング波形
は、第６図に示した奇数番目のときの波形と同じになる
。
以上、第２図、第３図のＰＷＭ変換器は、第１図のＰＷ
Ｍ変換器と同一の変換出力か得られる。
Ｍ変換器と同一の変換出力か得られる。
更に、第２図、第３図のＰＷＭ変換器は、第１図のＰＷ
Ｍ変換器に比して、アナログ減算器６に入力されるＰＷ
Ｍ信号信号波、あるいはＰＷＭ信号信号波に含まれる同
相成分の抑圧効果が得られるので、電源ノイズやＰＷＭ
変換器で発生する歪の同相成分を抑圧できるという効果
も得られる。
Ｍ変換器に比して、アナログ減算器６に入力されるＰＷ
Ｍ信号信号波、あるいはＰＷＭ信号信号波に含まれる同
相成分の抑圧効果が得られるので、電源ノイズやＰＷＭ
変換器で発生する歪の同相成分を抑圧できるという効果
も得られる。
以上述べたのは、デジタル入力信号の値が通常のＯ（ゼ
ロ）を含む整数値の場合を例にとり説明した。しかし、
本発明はこのような入力値に限定されるものではなく、
当然的の入力値の場合にも適用できる。
ロ）を含む整数値の場合を例にとり説明した。しかし、
本発明はこのような入力値に限定されるものではなく、
当然的の入力値の場合にも適用できる。
ここでは他の例としてデジタル入力信号の値が奇数値の
みをとる場合に適用する第１〜第３のＰＷＭ交換器の各
出力のタイミング波形図を第１７図〜第２０図に示した
。
みをとる場合に適用する第１〜第３のＰＷＭ交換器の各
出力のタイミング波形図を第１７図〜第２０図に示した
。
以前の説明と同じＴ／ｌ＝８の場合の例であり、入力値
が−５，−３，−１，十Ｌ．＋３． ＋５の６値である
。即ち、分解能か６値、ステップサイズか２になってい
る。
が−５，−３，−１，十Ｌ．＋３． ＋５の６値である
。即ち、分解能か６値、ステップサイズか２になってい
る。
なお、この入力を−２，５，−１，５，−０，５，十〇
、５゜＋Ｌ５ ＋２．５の６値、ステップサイズ°が１
として読み替えても良い。
、５゜＋Ｌ５ ＋２．５の６値、ステップサイズ°が１
として読み替えても良い。
このような０（ゼロ）を含まない入力値の場合は上述し
た説明において第４図を第１７図に、第５図を第１８図
に、第１５図を第１９図に、第１６図を第２０図に夫々
読み替えれは良いのでその説明は省略する。
た説明において第４図を第１７図に、第５図を第１８図
に、第１５図を第１９図に、第１６図を第２０図に夫々
読み替えれは良いのでその説明は省略する。
これまでの説明で明らかのように、バイポーラ入力信号
の場合には、出力の基準タイミング位置は入力値がＯの
時に各ＰＷＭ変換器の出力か立上がる、あるいは立下が
るべきタイミング位置である。
の場合には、出力の基準タイミング位置は入力値がＯの
時に各ＰＷＭ変換器の出力か立上がる、あるいは立下が
るべきタイミング位置である。
従って、前述のデジタル入力信号の値が奇数値のみをと
る場合には、出力の基準タイミング位置は第１７図〜第
２０図に示したように、入力値が＋１の時と−１の時に
夫々出力か変化すべきタイミング位置を示すクロックの
２つのタイミング位置の中間に設定されていることにな
る。
る場合には、出力の基準タイミング位置は第１７図〜第
２０図に示したように、入力値が＋１の時と−１の時に
夫々出力か変化すべきタイミング位置を示すクロックの
２つのタイミング位置の中間に設定されていることにな
る。
以上まで説明した奇数番目の入力信号と偶数番目の入力
信号とに対する各ＰＷＭ変換器の出力は整理すると、次
の第１表のタイミング波形例で示される。
信号とに対する各ＰＷＭ変換器の出力は整理すると、次
の第１表のタイミング波形例で示される。
第１表
ところて、前述したものはＰＷＭ信号Ａ〜Ｃの出力の立
上がりあるいは立下がりのタイミング位置が入力サンプ
ル周期の１周期内である場合のものであった。これに対
し、後述するのは上記のタイミング位置か入力サンプル
周期の１周期を越えて存在するときのことについて述べ
る。
上がりあるいは立下がりのタイミング位置が入力サンプ
ル周期の１周期内である場合のものであった。これに対
し、後述するのは上記のタイミング位置か入力サンプル
周期の１周期を越えて存在するときのことについて述べ
る。
即ち、（イ）ＰＷＭ信号Ａ、Ｂの出力の立上がりあるい
は立下がりのタイミング位置を１人力サンプル周期Ｔを
越える範囲に亘り設定したり、又、（ロ）前記ＰＷＭ信
号Ａ、Ｃの立上がりあるいは立下がりのタイミング位置
を１人力サンプル周期Ｔを越える範囲に亘り設定すると
、ＰＷＭ信号ＡＢ、Ｂ、Ｃの各出力タイミングは、例え
ば第９図第１０図に示すようになり、＋７〜−７の１５
値を有するデジタル入力信号を変換出力できる。
は立下がりのタイミング位置を１人力サンプル周期Ｔを
越える範囲に亘り設定したり、又、（ロ）前記ＰＷＭ信
号Ａ、Ｃの立上がりあるいは立下がりのタイミング位置
を１人力サンプル周期Ｔを越える範囲に亘り設定すると
、ＰＷＭ信号ＡＢ、Ｂ、Ｃの各出力タイミングは、例え
ば第９図第１０図に示すようになり、＋７〜−７の１５
値を有するデジタル入力信号を変換出力できる。
上記（イ）、（ロ）は、夫々、第１図（第１実施例）、
第２図と第３図（第２実施例と第３実施例）の説明にお
いて、第４図を第９図と読み替え、第５図を第１０図と
読み替えたものに等しくなる。
第２図と第３図（第２実施例と第３実施例）の説明にお
いて、第４図を第９図と読み替え、第５図を第１０図と
読み替えたものに等しくなる。
第９図、第１０図は２Ｔの範囲に亘り、立上がりあるい
は立下がりのタイミング位置か設定されている例である
。
は立下がりのタイミング位置か設定されている例である
。
第９図、第１０図の破線部は、１つ前の入力信号の値、
あるいは、１つ後の入力信号の値により影響される範囲
を示す。
あるいは、１つ後の入力信号の値により影響される範囲
を示す。
第１図と第２図（第３図）で同じ変換出力Ａ、＋Ｂ（−
Ａ−Ｃ）が得られたように、上記（イ）と（０）でも同
じ変換出力が得られる。
Ａ−Ｃ）が得られたように、上記（イ）と（０）でも同
じ変換出力が得られる。
設定されるタイミング位置の時間幅が
Ｔ＋２ （ｎ 〜１） ｔ （ｎは自然数）の時、分
解能ｍ３は、 ｍ ３ ＝ −１十２ ｎ ・・・
■となる。
解能ｍ３は、 ｍ ３ ＝ −１十２ ｎ ・・・
■となる。
第９図、第１０図の場合、＋７〜−７の１５値になって
おり、同じ入力信号の周期Ｔとクロック信号の周期ｔに
対して、第４図、第５図の場合よりら（２倍＋１）の分
解能か得られる。
おり、同じ入力信号の周期Ｔとクロック信号の周期ｔに
対して、第４図、第５図の場合よりら（２倍＋１）の分
解能か得られる。
但し、連続する２つの入力信号の値を加算した値の絶対
値Ｓが Ｓ＝（−１，）の値を越える場合には、を 立上がりタイミング位置と立下がりのタイミング位置か
重なり合ってしまい、正しい変換ができなくなる。
値Ｓが Ｓ＝（−１，）の値を越える場合には、を 立上がりタイミング位置と立下がりのタイミング位置か
重なり合ってしまい、正しい変換ができなくなる。
第９図、第１０図に示す例では、絶対値Ｓか７を越える
（８以上）と重なり合う。
（８以上）と重なり合う。
従って、上記（イ）、（ロ）は、
Ｓ≦（−１） 即ち、Ｓ≦ｍ
の条件を満たす入力信号に対して、分解能を増加するこ
とができる。
とができる。
これを有効に応用できる入力信号の例としては、ピット
圧縮のために高次のノイズシェービングを施した信号等
がある。
圧縮のために高次のノイズシェービングを施した信号等
がある。
入力信号が＋２．−４． ＋７．−３．−４゜＋２０．
・・・と続く場合の上記（イ）、（ロ）の出力タイミン
グ波形の例を第１１図に示す。
・・・と続く場合の上記（イ）、（ロ）の出力タイミン
グ波形の例を第１１図に示す。
ここては、出力端子８の波形（Ａ十Ｂ）あるいは波形（
Ａ−Ｃ）は−見すると時間対称性が害われているようだ
が、これは時間対称波形が重なり合っているためである
。
Ａ−Ｃ）は−見すると時間対称性が害われているようだ
が、これは時間対称波形が重なり合っているためである
。
同図において、奇数番目のみの入力信号を変換したもの
がＤ、偶数番目のみの入力信号を変換したものがＥであ
り、Ｄ、Ｅとも時間的対称性を有する波形である。
がＤ、偶数番目のみの入力信号を変換したものがＥであ
り、Ｄ、Ｅとも時間的対称性を有する波形である。
一方、ＤとＥを加算すると、
（Ａ十Ｂ）＝ （Ａ−Ｃ）の波形と全く等しくなる。
従って、出力端子８の信号は時間的対称性は害われてお
らず位相誤差は生じない。
らず位相誤差は生じない。
第１３図は本発明になる第Ｌ第２及び第３のＰＷＭ変換
器の具体的−例を示す図、第１４図は第１３図に示す各
ＰＷＭ変換器の出力タイミング波形図である。
器の具体的−例を示す図、第１４図は第１３図に示す各
ＰＷＭ変換器の出力タイミング波形図である。
第１３図に示すように、１６個ずつのＤフリップフロッ
プ（以下ＤＦＦと記す）ＤＯ〜Ｄ１５ＤＯ°〜Ｄ１５゛
は夫々編続接続されており、全てのＤＦＦに第１４図に
Ｃにで示すクロックを供給する（第１３図では省略して
いる）ことにより、シフトレジスタＩ、Ｉｔとして動作
する。
プ（以下ＤＦＦと記す）ＤＯ〜Ｄ１５ＤＯ°〜Ｄ１５゛
は夫々編続接続されており、全てのＤＦＦに第１４図に
Ｃにで示すクロックを供給する（第１３図では省略して
いる）ことにより、シフトレジスタＩ、Ｉｔとして動作
する。
デコーダ■にはデジタル入力信号が供給されており、１
５個の出力ＪＯ〜Ｊ１４（−Ｊ）と１５個の出力ＫＯ〜
に１４（−Ｋ）は下記する第２表及び第３表に示すよう
に、供給されるデジタル入力信号の入力値に応じて変換
出力される。
５個の出力ＪＯ〜Ｊ１４（−Ｊ）と１５個の出力ＫＯ〜
に１４（−Ｋ）は下記する第２表及び第３表に示すよう
に、供給されるデジタル入力信号の入力値に応じて変換
出力される。
第２表はデコーダ■のＪ出力変換表、第３表はデコーダ
■のに出力変換表である。これら第２表及び第３表にお
いて「１」は■ルヘルを、「０」は１−レベルを夫々表
わす。
■のに出力変換表である。これら第２表及び第３表にお
いて「１」は■ルヘルを、「０」は１−レベルを夫々表
わす。
さて、第１３図に示ず信号Ｆと信号Ｇは夫々シフＩ〜レ
ジスタＩ、Ｉｔを構成するＤＦＦのＤＯ〜Ｄ１５． Ｄ
ｏ’−Ｄ１５°へのデータセラ１〜用タイミングパルス
信号であり、図示しないタイミング生成回路より供給さ
れる。信号Ｆはデコーダ■に供給される奇数番目の入力
信号に対するデコーダ■の出力ＪＯ〜Ｊ１４． ＫＯ〜
ｋ１４か確定した後、かつ偶数番目の入力信号が入力さ
れる前の例えば第１４図にＦで示すタイミングで、クロ
ックＣＫの１周期のほぼ１７２期間だけＨレベルになり
、又、信号Ｇはデコーダ■に供給される偶数番目の入力
信号に対ずるデコーダ■の出力ＪＯ〜Ｊ１４．にＯ〜に
１４が確定した後、同図にＧで示すタイミングで（即ち
、信号Ｆに対して入カザンプル周期１゛に相当する時間
公達れなタイミングで）、クロックＣにの１周期のほぼ
１７２期間だけ１ルベルになる。
ジスタＩ、Ｉｔを構成するＤＦＦのＤＯ〜Ｄ１５． Ｄ
ｏ’−Ｄ１５°へのデータセラ１〜用タイミングパルス
信号であり、図示しないタイミング生成回路より供給さ
れる。信号Ｆはデコーダ■に供給される奇数番目の入力
信号に対するデコーダ■の出力ＪＯ〜Ｊ１４． ＫＯ〜
ｋ１４か確定した後、かつ偶数番目の入力信号が入力さ
れる前の例えば第１４図にＦで示すタイミングで、クロ
ックＣＫの１周期のほぼ１７２期間だけＨレベルになり
、又、信号Ｇはデコーダ■に供給される偶数番目の入力
信号に対ずるデコーダ■の出力ＪＯ〜Ｊ１４．にＯ〜に
１４が確定した後、同図にＧで示すタイミングで（即ち
、信号Ｆに対して入カザンプル周期１゛に相当する時間
公達れなタイミングで）、クロックＣにの１周期のほぼ
１７２期間だけ１ルベルになる。
ＤＦＦのＤｏ〜Ｄ１５ Ｄｏ“〜Ｄ１５゛のプリセラ
１〜（ＰＲ）端子に接続されたＮＡＮＤ回路ＮＯ〜Ｎ１
４゜ＮＯ’〜Ｎ１４°はデコーダ■の出力ＪＯ〜Ｊ１４
．に０〜に１４を信号Ｆによりゲーテインクする。つま
り、デコーダ■の出力ＪＯ〜Ｊ１４．ＫＯ〜に１４のＨ
レベルの部分のみプリセラＩ・されることになる。
１〜（ＰＲ）端子に接続されたＮＡＮＤ回路ＮＯ〜Ｎ１
４゜ＮＯ’〜Ｎ１４°はデコーダ■の出力ＪＯ〜Ｊ１４
．に０〜に１４を信号Ｆによりゲーテインクする。つま
り、デコーダ■の出力ＪＯ〜Ｊ１４．ＫＯ〜に１４のＨ
レベルの部分のみプリセラＩ・されることになる。
この動作により、ＰＷＭ変換器の出力Ａ、Ｃく第１３図
及び第１４図にＡ、Ｃに示す）のＩ−レベルからＪルベ
ルへの立上がりタイミングの設定が成される。
及び第１４図にＡ、Ｃに示す）のＩ−レベルからＪルベ
ルへの立上がりタイミングの設定が成される。
又、ＤＦＦのＤｏ〜Ｄ１５． ＤＯ’〜Ｄ１５“のクリ
ア（ＣＬＲ）端子に接続されたＨＡＮＤ回路ＮＯＩ〜Ｎ
１４１゜Ｎ０１゛〜Ｎ１４１’はデコーダ■の出力ＪＯ
〜Ｊ１４゜に０〜に１４を信号Ｇによりゲーテインクす
る。
ア（ＣＬＲ）端子に接続されたＨＡＮＤ回路ＮＯＩ〜Ｎ
１４１゜Ｎ０１゛〜Ｎ１４１’はデコーダ■の出力ＪＯ
〜Ｊ１４゜に０〜に１４を信号Ｇによりゲーテインクす
る。
つまり、デコーダ■の出力ＪＯ〜Ｊ１４．ＫＯ〜に１４
の■ルベルの部分のみクリアくリセツ１−）されること
になる。この動作により、上記したＰＷＭ変換出力Ａ、
ＣのＨレベルからＬレベルへの立ち下がりのタイミング
の設定か成される。
の■ルベルの部分のみクリアくリセツ１−）されること
になる。この動作により、上記したＰＷＭ変換出力Ａ、
ＣのＨレベルからＬレベルへの立ち下がりのタイミング
の設定か成される。
従って、前述した第１のＰＷＭ変換器はシフトレジスタ
■を構成するＤＦＦのＤｏ〜Ｄ１５、ＮＡＮＤ回路ＮＯ
〜Ｎ１４．ＮＯＩ〜Ｎ１４１、デコーダ■から構成され
、その出力はＤＦＦのＤｉ５の口出力（第１３図及び第
１４図に示ずＡ）となる。又、前述した第２のＰＷＭ変
換器はシフ１〜レジスタ■を構成するＤＦＦのＤＯ°〜
Ｄ１５’ 、ＨＡＮＤ回路ＮＯ゛ 〜Ｎ１４Ｎ０１′
〜Ｎ１４１°、デコーダ■から構成され、その出力はＤ
ＦＦのＤ１５“の回出力（第１３図及び゛第１４図に示
ずＢ）となり、更に、前述した第３のＰ Ｗ Ｍ変換器
は上記した第２のＰＷＭ変換器の構成を共用しており、
その出力はＤＦＦのＤ１５の口出力（第１３図及び第１
４図に示ずＣ）となる。
■を構成するＤＦＦのＤｏ〜Ｄ１５、ＮＡＮＤ回路ＮＯ
〜Ｎ１４．ＮＯＩ〜Ｎ１４１、デコーダ■から構成され
、その出力はＤＦＦのＤｉ５の口出力（第１３図及び第
１４図に示ずＡ）となる。又、前述した第２のＰＷＭ変
換器はシフ１〜レジスタ■を構成するＤＦＦのＤＯ°〜
Ｄ１５’ 、ＨＡＮＤ回路ＮＯ゛ 〜Ｎ１４Ｎ０１′
〜Ｎ１４１°、デコーダ■から構成され、その出力はＤ
ＦＦのＤ１５“の回出力（第１３図及び゛第１４図に示
ずＢ）となり、更に、前述した第３のＰ Ｗ Ｍ変換器
は上記した第２のＰＷＭ変換器の構成を共用しており、
その出力はＤＦＦのＤ１５の口出力（第１３図及び第１
４図に示ずＣ）となる。
よって、第１図の構成のＤ ／’ Ａ変換器は前記Ｄ１
５の口出力（Ａ＞と前記Ｄ１５′の口出力（Ｂ）とをア
ナログ加算器により加算することで実現される。
５の口出力（Ａ＞と前記Ｄ１５′の口出力（Ｂ）とをア
ナログ加算器により加算することで実現される。
又、第２図の構成のＤ／Ａ変換器は前記Ｄ１５のご出力
（Ａ＞と前記Ｄ１５′の口出力（Ｃ）とをアナログ減算
器により減算することで実現される。
（Ａ＞と前記Ｄ１５′の口出力（Ｃ）とをアナログ減算
器により減算することで実現される。
更に、第３図の構成のＤ／Ａ変換器は前記Ｄ１５”の口
出力（Ｂ）をインバータで反転しそのインバータの出力
（Ｂ）と前記Ｄ１５の口出力（Ａ＞とをアナログ減算器
により減算することで実現されるが、インバータの出力
（Ｂ）と前記Ｄ１５゛の口出力（Ｃ）とは同じ信号にな
り、この場合前述した第２図の構成と全く等価になる。
出力（Ｂ）をインバータで反転しそのインバータの出力
（Ｂ）と前記Ｄ１５の口出力（Ａ＞とをアナログ減算器
により減算することで実現されるが、インバータの出力
（Ｂ）と前記Ｄ１５゛の口出力（Ｃ）とは同じ信号にな
り、この場合前述した第２図の構成と全く等価になる。
（以下余白）第
表
第
表
以上、本発明をＴ／ｌ＝８の場合を例にとり入力信号を
バイポーラ信号として説明したが、本発明はこれらに限
定されるものてなく、又、アナログ加算器５やアナログ
減算器６に積分要素を含んだものを用いる等、種々の追
加変更か可能なことはいうまでもない。
バイポーラ信号として説明したが、本発明はこれらに限
定されるものてなく、又、アナログ加算器５やアナログ
減算器６に積分要素を含んだものを用いる等、種々の追
加変更か可能なことはいうまでもない。
（発明の効果）
以上のように本願によれば、入力信号の周期と分解能を
変更せずに、必要なりロック信号の周波数を下げること
により不要輻射を低減でき、又、クロック信号の周波数
を下げることかできるから、安定な発振素子を使えるよ
うになり、更に、入力信号の周期とクロック信号の周波
数を変更せずに分解能を増加させることにより、より精
度の高い変換か可能となる等の効果がある。
変更せずに、必要なりロック信号の周波数を下げること
により不要輻射を低減でき、又、クロック信号の周波数
を下げることかできるから、安定な発振素子を使えるよ
うになり、更に、入力信号の周期とクロック信号の周波
数を変更せずに分解能を増加させることにより、より精
度の高い変換か可能となる等の効果がある。
第１図〜第３図は本発明になるＰＷＭ型Ｄ／Ａ変換器の
第１実施例〜第３実施例を示すブロック構成図、第４図
、第５図はＰＷＭ信号Ａ〜Ｃに係る変換出力波形を示す
図、第６図は本発明の第１実施例〜第３実施例の各構成
部分の入出力信号を示す図、第７図は本発明になるＰＷ
Ｍ型Ｄ／Ａ変換器の変換出力波形を示す図、第８図は本
発明と同一条件下の従来のＰＷＭ変換器の変換出力波形
を示す図、第９図〜第１１図は入力信号の周期Ｔを越え
る範囲で設定された変換出力波形に係る本発明の第１実
施例〜第３実施例の各構成部分の入出力信号を示す図、
第１２図は従来のＰＷＭ型Ｄ／Ａ変換器の変換出力波形
を示す図、第１３図は本発明になるＰＷＭ変換器の具体
的−例を示す図、第１４図は第１３図に示ずＰＷＭ変換
器出力タイミング波形図、第１５図、第１６図はＰＷＭ
信号Ｃ，Ｂに係る変換出力波形を示す図、第１７図〜第
２０図はデジタル入力信号の値が奇数値のみをとる場合
のＰＷＭ信号Ａ、、Ｂ、Ｃ，Ｂに１系る変換出力波形を
示す図である。 １・・・第１のＰＷＭ変換器、 ２・・・第２のＰＷＭ変換器、 ３・・・第３のＰＷＭ変換器、４・・・インバータ、５
・・・加算器、６・・・減算器、７・・・入力端子、８
・・・出力端子。 特 許 出願人 日本ビクター株式会社代表者 垣本
邦夫 第 図 ８寺１８ 第 ４ 図 し ４羽一つイミンつ一位置 ＣＫ−ｔｔｊ−１１乎 十 １１１ 第 図 第 図 Ｂ存問 Ｃに一４ｔｆ−ｆｌｔｆ ｔｆ！ｆｆｆ ｆｆｔｆ を
第 図 ＣＫ−ｆｔｔ−↑＋ ＨＨｆｌｕ Ｍｌ第 図 第 図 手続補正書 平成元年１１月７６日 １４事件の表示 平成１年特許願第１９０９６２号 ２、発明の名称 ＰＷＭ型Ｄ／Ａ変換器 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県横浜市神奈用区守屋町３丁目１２番地６
、補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 ど（
２） 明細書、第３１頁第４行の「ご出力（Ａ＞と
と前記Ｄ１５°のＱ出力（Ｃ）」を「Ｑ出力（△〉と前
記Ｄ１５゛のＱ出力（Ｃ）」と補正する。 自発補正 ５、補正の対象 明細書の特許請求の範囲の欄及び発明の詳細な説明の欄
特許請求の範囲 ［（１）一定周期毎に入力されるデジタル入力信号を順
次交互に奇数番目の入力信号、偶数番目の入力信号とし
、前記奇数番目の入力信号に対づ−る出力の基準タイミ
ング位置を奇数番目の基準タイミング位置とし、前記奇
数番目の基準タイミング位置より前記一定周期に相当す
る詩門だけ遅れ１こタイミング位置である前記偶数番目
の入力信号に対する出力の基準タイミング位置を偶数番
目の基準タイミング位置とするとき、前記デジタル入力
信号が入力され、出力信ＱＡのＬレベルから１」レベル
への立上がりのタイミング位置が前記奇数番目の基準タ
イミング位置を基準にして前記奇数番目の入力信号の値
に応じてその値が大ぎいほど早いタイミング位置になる
ように設定され、前記出力信号ＡのＨレベルから１−レ
ベルの立下がりのタイミング位置が前記偶数番目の基準
タイミング位置を基準にして前記偶数番目の入力信号の
値に応じてその値が大ぎいほど遅いタイミング位置にな
るように設定されて、前記出力信号Ａの立上がりから立
下がりまでのパルス幅が奇数番目の入力信号の値と次に
入力される偶数番目の入力信号の値とにより決まる第１
のＰＷＭ変換器と、 前記デジタル入力信号が入力され、出力信号Ｂの）」レ
ベルから１−レベルの立下がりのタイミング位置が前記
奇数番目の基準タイミング位置を基準にして前記奇数番
目の入力信号の値に応じてその値が大ぎいほど遅いタイ
ミング位置になるにうに設定され、前記出力信号Ｂの１
−レベルからＨレベルへの立上がりのタイミング位置が
前記偶数番目の基準タイミング位置を基準にして前記偶
数番目の入力信号の値に応じてその値が大きいほど早い
タイミング位置になるように設定されて、前記出力信号
Ｂの立上がりから立下がりまでのパルス幅が偶数番目の
入力信号の値と次に入力される奇数番目の入ノＪ信号の
値とにより決まる第２のＰＷＭ変換器と、 前記第１のＰＷＭ変換器の出力信号△と前記第２のＰＷ
Ｍ変換器の出力信号Ｂとを加韓して和信号（Ａ十Ｂ）を
出力するアナログ加卯器とより成リ、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ加算器の出力より得られるにうにしたことを特徴
とづるＰＷＭ型Ｄ／り変換器。 ■ 一定周期毎に入力されるデジタル人力信号を順次交
互に奇数番目の入力信号、偶数番目の入力信号とし、前
記奇数番目の入力信号に対する出力のＭ準タイミング位
置を奇数番目の基準タイミング位置とし、前記奇数番目
の基準タイミング位置より前記一定周期に相当する時間
だり遅れたタイミング位置である前記偶数番目の人力信
号に対する出力の基準タイミング位置を偶数番目の基準
タイミング位置とするどき、前記デジタル入力信号が入
力され、出力信号ＡのＬレベルからＨレベルへの立」二
がりのタイミング位置が前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値に応じて
その値が大きいほど早いタイミング位置になるように設
定され、前記出力信号Ａの１」レベルから］−レベルへ
の立下がりのタイミング位置が前記偶数番目の基準タイ
ミング位置を基準にして前記偶数番目の入力信号の値に
応じてその値が大ぎいぽど遅いタイミング位置になるよ
うに設定されて、前記出力信号への立上がりから立下が
りまでのパルス幅が奇数番目の入力信号の値と次に入力
される偶数番目の入力信号の値とにより決まる第１のＰ
ＷＭ変換器と。 前記デジタル入力信号が入力され、出力信号ＣのＩ−レ
ベルから１−ルベルへの立上がりのタイミング位置が前
記奇数番目の基準タイミング（存置を基準にして前記奇
数番目の入力信号の値の基準対称値に応じて入力信号の
値が大ぎいほど遅いタイミング位置になるように設定さ
れ、前記出力信号Ｃの１−ルベルからＬレベルへの立下
がりのタイミング位置が前記偶数番目の基準タイミング
位置を基準にして前記偶数番目の入力信号の値の基準対
称値に応じて入力信号の値が太さいはと早いタイミング
位置になるように設定されて、前記出力信号Ｃの立」二
がりから立下がりまでのパルス幅が奇数番目の入力信号
の値の基準対称値と次に入力される偶数番目の入力信号
の値の基準対称値とにより決まる第３のＰＷＭ変換器と
、 前記第１のＰＷＭ変換器の出力信号へと前記第３のＰＷ
Ｍ変換器の出力信号Ｃどを減算して差信号（八−Ｃ）あ
るいは差信号（Ｃ−Ａ）を出力するアナログ減紳器とよ
り成り、
第１実施例〜第３実施例を示すブロック構成図、第４図
、第５図はＰＷＭ信号Ａ〜Ｃに係る変換出力波形を示す
図、第６図は本発明の第１実施例〜第３実施例の各構成
部分の入出力信号を示す図、第７図は本発明になるＰＷ
Ｍ型Ｄ／Ａ変換器の変換出力波形を示す図、第８図は本
発明と同一条件下の従来のＰＷＭ変換器の変換出力波形
を示す図、第９図〜第１１図は入力信号の周期Ｔを越え
る範囲で設定された変換出力波形に係る本発明の第１実
施例〜第３実施例の各構成部分の入出力信号を示す図、
第１２図は従来のＰＷＭ型Ｄ／Ａ変換器の変換出力波形
を示す図、第１３図は本発明になるＰＷＭ変換器の具体
的−例を示す図、第１４図は第１３図に示ずＰＷＭ変換
器出力タイミング波形図、第１５図、第１６図はＰＷＭ
信号Ｃ，Ｂに係る変換出力波形を示す図、第１７図〜第
２０図はデジタル入力信号の値が奇数値のみをとる場合
のＰＷＭ信号Ａ、、Ｂ、Ｃ，Ｂに１系る変換出力波形を
示す図である。 １・・・第１のＰＷＭ変換器、 ２・・・第２のＰＷＭ変換器、 ３・・・第３のＰＷＭ変換器、４・・・インバータ、５
・・・加算器、６・・・減算器、７・・・入力端子、８
・・・出力端子。 特 許 出願人 日本ビクター株式会社代表者 垣本
邦夫 第 図 ８寺１８ 第 ４ 図 し ４羽一つイミンつ一位置 ＣＫ−ｔｔｊ−１１乎 十 １１１ 第 図 第 図 Ｂ存問 Ｃに一４ｔｆ−ｆｌｔｆ ｔｆ！ｆｆｆ ｆｆｔｆ を
第 図 ＣＫ−ｆｔｔ−↑＋ ＨＨｆｌｕ Ｍｌ第 図 第 図 手続補正書 平成元年１１月７６日 １４事件の表示 平成１年特許願第１９０９６２号 ２、発明の名称 ＰＷＭ型Ｄ／Ａ変換器 ３、補正をする者 事件との関係 特許出願人 住所 神奈川県横浜市神奈用区守屋町３丁目１２番地６
、補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 ど（
２） 明細書、第３１頁第４行の「ご出力（Ａ＞と
と前記Ｄ１５°のＱ出力（Ｃ）」を「Ｑ出力（△〉と前
記Ｄ１５゛のＱ出力（Ｃ）」と補正する。 自発補正 ５、補正の対象 明細書の特許請求の範囲の欄及び発明の詳細な説明の欄
特許請求の範囲 ［（１）一定周期毎に入力されるデジタル入力信号を順
次交互に奇数番目の入力信号、偶数番目の入力信号とし
、前記奇数番目の入力信号に対づ−る出力の基準タイミ
ング位置を奇数番目の基準タイミング位置とし、前記奇
数番目の基準タイミング位置より前記一定周期に相当す
る詩門だけ遅れ１こタイミング位置である前記偶数番目
の入力信号に対する出力の基準タイミング位置を偶数番
目の基準タイミング位置とするとき、前記デジタル入力
信号が入力され、出力信ＱＡのＬレベルから１」レベル
への立上がりのタイミング位置が前記奇数番目の基準タ
イミング位置を基準にして前記奇数番目の入力信号の値
に応じてその値が大ぎいほど早いタイミング位置になる
ように設定され、前記出力信号ＡのＨレベルから１−レ
ベルの立下がりのタイミング位置が前記偶数番目の基準
タイミング位置を基準にして前記偶数番目の入力信号の
値に応じてその値が大ぎいほど遅いタイミング位置にな
るように設定されて、前記出力信号Ａの立上がりから立
下がりまでのパルス幅が奇数番目の入力信号の値と次に
入力される偶数番目の入力信号の値とにより決まる第１
のＰＷＭ変換器と、 前記デジタル入力信号が入力され、出力信号Ｂの）」レ
ベルから１−レベルの立下がりのタイミング位置が前記
奇数番目の基準タイミング位置を基準にして前記奇数番
目の入力信号の値に応じてその値が大ぎいほど遅いタイ
ミング位置になるにうに設定され、前記出力信号Ｂの１
−レベルからＨレベルへの立上がりのタイミング位置が
前記偶数番目の基準タイミング位置を基準にして前記偶
数番目の入力信号の値に応じてその値が大きいほど早い
タイミング位置になるように設定されて、前記出力信号
Ｂの立上がりから立下がりまでのパルス幅が偶数番目の
入力信号の値と次に入力される奇数番目の入ノＪ信号の
値とにより決まる第２のＰＷＭ変換器と、 前記第１のＰＷＭ変換器の出力信号△と前記第２のＰＷ
Ｍ変換器の出力信号Ｂとを加韓して和信号（Ａ十Ｂ）を
出力するアナログ加卯器とより成リ、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ加算器の出力より得られるにうにしたことを特徴
とづるＰＷＭ型Ｄ／り変換器。 ■ 一定周期毎に入力されるデジタル人力信号を順次交
互に奇数番目の入力信号、偶数番目の入力信号とし、前
記奇数番目の入力信号に対する出力のＭ準タイミング位
置を奇数番目の基準タイミング位置とし、前記奇数番目
の基準タイミング位置より前記一定周期に相当する時間
だり遅れたタイミング位置である前記偶数番目の人力信
号に対する出力の基準タイミング位置を偶数番目の基準
タイミング位置とするどき、前記デジタル入力信号が入
力され、出力信号ＡのＬレベルからＨレベルへの立」二
がりのタイミング位置が前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値に応じて
その値が大きいほど早いタイミング位置になるように設
定され、前記出力信号Ａの１」レベルから］−レベルへ
の立下がりのタイミング位置が前記偶数番目の基準タイ
ミング位置を基準にして前記偶数番目の入力信号の値に
応じてその値が大ぎいぽど遅いタイミング位置になるよ
うに設定されて、前記出力信号への立上がりから立下が
りまでのパルス幅が奇数番目の入力信号の値と次に入力
される偶数番目の入力信号の値とにより決まる第１のＰ
ＷＭ変換器と。 前記デジタル入力信号が入力され、出力信号ＣのＩ−レ
ベルから１−ルベルへの立上がりのタイミング位置が前
記奇数番目の基準タイミング（存置を基準にして前記奇
数番目の入力信号の値の基準対称値に応じて入力信号の
値が大ぎいほど遅いタイミング位置になるように設定さ
れ、前記出力信号Ｃの１−ルベルからＬレベルへの立下
がりのタイミング位置が前記偶数番目の基準タイミング
位置を基準にして前記偶数番目の入力信号の値の基準対
称値に応じて入力信号の値が太さいはと早いタイミング
位置になるように設定されて、前記出力信号Ｃの立」二
がりから立下がりまでのパルス幅が奇数番目の入力信号
の値の基準対称値と次に入力される偶数番目の入力信号
の値の基準対称値とにより決まる第３のＰＷＭ変換器と
、 前記第１のＰＷＭ変換器の出力信号へと前記第３のＰＷ
Ｍ変換器の出力信号Ｃどを減算して差信号（八−Ｃ）あ
るいは差信号（Ｃ−Ａ）を出力するアナログ減紳器とよ
り成り、
Claims (2)
- （１）一定周期毎に入力されるデジタル入力信号を順次
交互に奇数番目の入力信号、偶数番目の入力信号とし、
前記奇数番目の入力信号に対する出力の基準タイミング
位置を奇数番目の基準タイミング位置とし、前記奇数番
目の基準タイミング位置より前記一定周期に相当する時
間だけ遅れたタイミング位置である前記偶数番目の入力
信号に対する出力の基準タイミング位置を偶数番目の基
準タイミング位置とするとき、前記デジタル入力信号が
入力され、出力信号ＡのＬレベルからＨレベルへの立上
がりのタイミング位置が前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値に応じて
その値が大きいほど早いタイミング位置になるように設
定され、前記出力信号ＡのＨレベルからＬレベルの立下
がりのタイミング位置が前記偶数番目の基準タイミング
位置を基準にして前記偶数番目の入力信号の値に応じて
その値が大きいほど遅いタイミング位置になるように設
定されて、前記出力信号Ａの立上がりから立下がりまで
のパルス幅が奇数番目の入力信号の値と次に入力される
偶数番目の入力信号の値とにより決まる第１のＰＷＭ変
換器と、 前記デジタル入力信号が入力され、出力信号ＢのＨレベ
ルからＬレベルの立下がりのタイミング位置が前記奇数
番目の基準タイミング位置を基準にして前記奇数番目の
入力信号の値に応じてその値が大きいほど遅いタイミン
グ位置になるように設定され、前記出力信号ＢのＬレベ
ルからＨレベルへの立上がりのタイミング位置が前記偶
数番目の基準タイミング位置を基準にして前記偶数番目
の入力信号の値に応じてその値が大きいほど早いタイミ
ング位置になるように設定されて、前記出力信号Ｂの立
上がりから立下がりまでのパルス幅が偶数番目の入力信
号の値と次に入力される奇数番目の入力信号の値とによ
り決まる第２のＰＷＭ変換器と、 前記第１のＰＷＭ変換器の出力信号Ａと前記第２のＰＷ
Ｍ変換器の出力信号Ｂとを加算して和信号（Ａ＋Ｂ）を
出力するアナログ加算器とより成り、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナログ加算器の出力より得られるようにしたことを特徴
とするＰＷＭ型Ｄ／Ａ変換器。 - （２）一定周期毎に入力されるデジタル入力信号を順次
交互に奇数番目の入力信号、偶数番目の入力信号とし、
前記奇数番目の入力信号に対する出力の基準タイミング
位置を奇数番目の基準タイミング位置とし、前記奇数番
目の基準タイミング位置より前記一定周期に相当する時
間だけ遅れたタイミング位置である前記偶数番目の入力
信号に対する出力の基準タイミング位置を偶数番目の基
準タイミング位置とするとき、前記デジタル入力信号が
入力され、出力信号ＡのＬレベルからＨレベルへの立上
がりのタイミング位置が前記奇数番目の基準タイミング
位置を基準にして前記奇数番目の入力信号の値に応じて
その値が大きいほど早いタイミング位置になるように設
定され、前記出力信号ＡのＨレベルからＬレベルへの立
下がりのタイミング位置が前記偶数番目の基準タイミン
グ位置を基準にして前記偶数番目の入力信号の値に応じ
てその値が大きいほど遅いタイミング位置になるように
設定されて、前記出力信号Ａの立上がりから立下がりま
でのパルス幅が奇数番目の入力信号の値と次に入力され
る偶数番目の入力信号の値とにより決まる第１のＰＷＭ
変換器と、 前記デジタル入力信号が入力され、出力信号ＣのＬレベ
ルからＨレベルへの立上がりのタイミング位置が前記奇
数番目の基準タイミング位置を基準にして前記奇数番目
の入力信号の値の基準対称値に応じて入力信号の値が大
きいほど遅いタイミング位置になるように設定され、前
記出力信号ＣのＨレベルからＬレベルへの立下がりのタ
イミング位置が前記偶数番目の基準タイミング位置を基
準にして前記偶数番目の入力信号の値の基準対称値に応
じて入力信号の値が大きいほど早いタイミング位置にな
るように設定されて、前記出力信号Ｃの立上がりから立
下がりまでのパルス幅が奇数番目の入力信号の値の基準
対称値と次に入力される偶数番目の入力信号の値の基準
対称値とにより決まる第３のＰＷＭ変換器と、 前記第１のＰＷＭ変換器の出力信号Ａと前記第３のＰＷ
Ｍ変換器の出力信号Ｃとを減算して差信号（Ａ−Ｃ）あ
るいは差信号（Ｃ−Ａ）を出力するアナログ減算器とよ
り成り、 前記デジタル入力信号に対応したアナログ信号が前記ア
ナグ減算器の出力より得られるようにしたことを特徴と
するＰＷＭ型Ｄ／Ａ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24569788 | 1988-09-29 | ||
| JP63-245697 | 1988-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168728A true JPH02168728A (ja) | 1990-06-28 |
| JPH0787375B2 JPH0787375B2 (ja) | 1995-09-20 |
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ID=17137465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190962A Expired - Lifetime JPH0787375B2 (ja) | 1988-09-29 | 1989-07-24 | Ｐｗｍ型ｄ／ａ変換器 |
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| Country | Link |
|---|---|
| US (1) | US5008675A (ja) |
| EP (1) | EP0361965B1 (ja) |
| JP (1) | JPH0787375B2 (ja) |
| KR (1) | KR920006016B1 (ja) |
| DE (1) | DE68926140T2 (ja) |
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