KR900005707A - Pwm형 d/a변환기 - Google Patents

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KR900005707A
KR900005707A KR1019890013800A KR890013800A KR900005707A KR 900005707 A KR900005707 A KR 900005707A KR 1019890013800 A KR1019890013800 A KR 1019890013800A KR 890013800 A KR890013800 A KR 890013800A KR 900005707 A KR900005707 A KR 900005707A
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가즈야 도요마끼
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다까노 시즈오
니뽕 빅터 가부시끼 가이샤
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    • H03M1/66—Digital/analogue converters
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    • H03M1/068—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy using additional components or elements, e.g. dummy components the original and additional components or elements being complementary to each other, e.g. CMOS

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Abstract

내용 없음.

Description

PWM형 D/A변환기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제3도는 본 발명에 의한 PWM형 D/A변환기의 제1실시예 내지 제3실시예를 도시하는 블록 구성도면.

Claims (2)

  1. 일정 주기마다 연속하는 디지탈 입력 신호가 입력되며, 제1의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍 위치가 전기 입력 신호의 홀수째의 값에 따라서 설정되며, 전기 제1의 출력 신호의 H레밸에서 L레벨에서 L레벨로의 입하의 타이밍 위치가 전기 입력 신호의 짝수째의 값에 따라서 설정되는 제1의 PWM 변환기와, 전기 입력 신호가 입력되며, 제2의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 홀수째의 값에 따라서 설정되며, 전기 제2의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍위치가 전기 짝수째의 값에 따라서 설정되는 제2의 PWM 변환기와, 전기 제1의 PWM 변환기에서의 전기 제1의 출력 신호와, 전기 제2의 PWM 변환기에서의 전기 제2의 출력 신호가 입력되며, 전기 제1및 전기 제2의 출력 신호의 합신호를 출력하는 가산기로 이뤄지며, 전기 입력신호에 대응한 아날로그 신호가전기 가산기의 출력으로 얻어지도록 한 것을 특징으로 하는 PWM형 D/A변환기.
  2. 일정 주기마다 연속하는 디지탈 입력 신호가 입력되며, 제1의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍 위치가 전기 입력 신호의 홀수째의 값에 따라 설정되며, 전기 제1의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 입력 신호의 짝수째의 값에 따라서 설정되는 제1의 PWM 변환기와, 전기 입력 신호가 입력되며 제3의 출력 신호의 L레벨에서 H레벨로의 입하의 타이밍 위치가 전기 홀수째의 값의 역극성의 값에 따라서 설정되며, 전기 제3의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 짝수째의 값의 역극성의 값에 따라서 설정되는 제3의 PWM 변환기와, 전기 제1의 PWM변환기에서의 전기 제1의 출력 신호와, 전기 제3의 PWM 변환기에서의 전기 제3의 출력 신호가 입력되며, 전기 제1 및 전기 제3의 신호의 차신호를 출력하는 감산기로 이뤄지며, 전기 입력신호에 대응한 아나로그 신호가 전기 감산기의 출력에서 얻어지도록 한 것을 특징으로 하는 PWM형 D/A변환기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890013800A 1988-09-29 1989-09-26 Pwm형 d/a변환기 KR920006016B1 (ko)

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