JP4237230B2 - パルス幅変調方法およびこれを用いたデジタル−アナログ変換器 - Google Patents

Description

本発明は、パルス幅変調方法に関し、特に、デジタル−アナログ（Ｄ／Ａ）変換器においてデジタル信号出力器からのデジタル信号入力をパルス幅変調（ＰＷＭ）する方法に関する。また、本発明は、このパルス幅変調方法を用いたＤ／Ａ変換器に関する。

デジタル信号をアナログ信号に変換する過程（デジタル−アナログ変換（Ｄ／Ａ変換））において、パルス幅変調（ＰＷＭ）が広く用いられている。

周知のＰＷＭ方法においては、各ＰＷＭ周期にＰＷＭ変調器に対し入力されるデジタル信号に基づき、パルス（ＰＷＭ信号）の、ハイ・レベル（Ｈレベル）の区間の時間幅およびロー・レベル（Ｌレベル）の区間の時間幅が決定され、出力されるパルスのプロファイルが決定される。

図１０は、周知のＰＷＭ方式の一方式において形成されるＰＷＭ信号を例示する図である。本例においては、パルスがＬレベルの区間からＨレベルの区間へ変化する点（以下、この点をＰＷＭ信号の「立ち上がり」と称する。）を、ＰＷＭタイミング信号に対して固定し、ＰＷＭ信号がＨレベルの区間からＬレベルの区間へ変化する点（以下、この点をＰＷＭ信号の「立ち下がり」と称する。）を、入力されたデジタル信号に基づいて決定されるＨレベルおよびＬレベル区間の時間幅と対応するように決定することで、パルス（ＰＷＭ信号）のプロファイルを決定している。

図１０に示すＰＷＭ周期Ｐ１およびＰ２は、ＰＷＭタイミング信号によって規定されており、また、図１０に示すＰＷＭクロックは、ＰＷＭ周期Ｔを１６分割するクロック信号である。本図ではこのＰＷＭクロックの周期をｔで示す。出力パルス（ＰＷＭ信号）の立ち上がりおよび立ち下がりは、ＰＷＭクロックに基づいて実現される。よって、１ＰＷＭ周期内全てがＨレベルまたはＬレベルであるＰＷＭ信号の使用を認めるならば、ＰＷＭ周期１周期内で実現可能なＰＷＭ信号のプロファイルは１７種類に上る。このことは、１７段の階調数を有するデジタル信号をＰＷＭ変調可能であることを意味する。ＰＷＭ変調器に入力されるデジタル信号を、ゼロを中心に正負等しい個数の整数値と対応付けるならば、入力されるデジタル信号の示す値は、−８、−７、−６、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５、＋６、＋７、および、＋８、の１７通りが可能である。すなわち、−８以上＋８以下の整数を、入力されるデジタル信号の示す値の値域とすることができる。

しかしながら、ＰＷＭ変調器の出力するＰＷＭ信号（パルス）を使用する機器の応答速度に限界があるような場合、当該機器が応答可能な程度にＰＷＭ信号のＨレベルおよびＬレベルの各区間幅の最小幅を限定（、例えば２ｔ以上に限定）し、当該機器の安定的動作を確保する。また、ＰＷＭ信号のプロファイルの変化に対応してそのプロファイルに含まれるパルスの形成する面積が線形的に増減するように、１ＰＷＭ周期内に必ず、立ち上がりおよび立ち下がりが含まれるようにＰＷＭ信号を形成することもある。

上記のように、ＨレベルおよびＬレベルの区間幅の最小幅を２ＰＷＭクロック（２ｔ）以上に制限して下流に位置する機器の安定的動作を確保、あるいは、ＨレベルおよびＬレベルの最大値を１５ＰＷＭクロック（１５ｔ）以下に制限してＰＷＭ周期１周期内に必ず立ち上がりおよび立ち下がりを設けるようにした場合、ＰＷＭ変調可能なデジタル信号の階調数が減少する。

図１０の例においては、ＨレベルおよびＬレベルの区間幅の最小値を共に４ＰＷＭクロック（４ｔ）としている。ＰＷＭ信号Ｓ１０１は、上記の制限下で最長のＨレベル区間幅（最小のＬレベル区間幅）を有するパルスである。ＰＷＭ信号Ｓ１０３は、ＰＷＭ信号Ｓ１０１よりも、立ち下がりのタイミングを早めることで実現されるＰＷＭ信号の一例である。ＰＷＭ信号Ｓ１０５は、上記の制限下で立ち下がりのタイミングを最も早くした場合に出力されるＰＷＭ信号である。ＰＷＭ信号Ｓ１０５は、上記の制限下での最短のＨレベル区間幅（最長のＬレベル区間幅）を有する。このように、上記の制限下では、９種類のプロファイルを有するＰＷＭ信号を出力可能であり、最大で９段の階調数を有するデジタル信号をＰＷＭ変調可能である。すなわち、−４以上＋４以下の整数をデジタル信号入力の示す値の値域とすることができる。

特許文献１は、デルタ−シグマ（ΔΣ）型デジタル−アナログ（Ｄ／Ａ）変換器におけるパルス幅変調（ＰＷＭ）について開示する。また、非特許文献１は、その第９章の項９−７（２１４頁）の図９ないし図３０において、デジタル信号に対するＰＷＭについて教示する。これら特許文献１および非特許文献１においては、図１１に示すように、ＰＷＭ信号のパルスの中心が、各ＰＷＭ周期の時間軸上の中点と一致するように出力される。

図１１の例においても、図１０の例のように、ＨレベルおよびＬレベルの区間幅が少なくとも４ｔ以上の区間幅を有し、かつ、Ｈレベルの区間同士またはＬレベルの区間同士が連続することを禁止している。この場合、ＰＷＭ信号Ｓ１０７のように、１つのＰＷＭ周期の両端は、少なくとも２ｔ以上の区間幅を有するＬレベル区間となる。従って、各ＰＷＭ周期Ｐ１およびＰ２において、ＰＷＭ信号Ｓ１０９やＳ１１１のように、Ｈレベルの区間幅が４ｔ以上１２ｔ以下の区間幅を有するＰＷＭ信号を出力することができる。このことは、最大で５段の階調数を有するデジタル信号をＰＷＭ変調可能であることを意味する。

図１１の例においては、ＰＷＭ周期の境界部分は、常にＬレベルの区間となる。しかし、当然ながらＨレベルとＬレベルとを入れ替えて用いるように設計すれば、ＰＷＭ周期の境界部分が常にＨレベルとなるＰＷＭ信号を出力することも可能である。

このように、現在のＰＷＭ方法は、ＰＷＭ信号を利用する機器の応答速度の問題や、パルスの面積の増減にかかる線形性劣化等の問題を克服するために、入力可能なデジタル信号の階調数を大幅に減少させている。
特公平０７−０８７３７５ 「Ｄ級／ディジタル・アンプの設計と製作」、本田潤著、ＣＱ出版社

従来のパルス幅変調（ＰＷＭ）においては、出力されるＰＷＭ信号を利用するＭＯＳドライバといった回路等の応答速度を考慮してパルス幅（Ｈレベルの区間幅）およびパルス間隔（Ｌレベルの区間幅）の最小値に対する制限を設定していた。または、各ＰＷＭ周期内のＰＷＭ信号に含まれるパルスの立ち上がりおよび／または立ち下がりの数、すなわちエッジの数が異なる事によってパルスの面積にかかる線形性（リニアリティ）が劣化することを防止するために１ＰＷＭ周期内に必ず立ち上がり、立ち下がりを設けるようにしていた。つまり、ＰＷＭ周期一周期内が全てＨレベルの区間、または、Ｌレベルの区間となるようなプロファイルを有するＰＷＭ信号の出力を禁止していた。そのような制限および禁止事項を設定することで、ＰＷＭ変調可能なデジタル信号の階調数が減少する。これを鑑み、本発明は、上記制限および禁止事項を設定した状況において、ＰＷＭ変調可能なデジタル信号階調数の減少を抑制するＰＷＭ変調方法およびそれを用いたＰＷＭ変調器を提供することを課題とするものである。

本発明は、その一態様においては、パルス幅変調方法である。

本発明の一態様においては、本発明は、周期的に入力信号を受けて入力信号に対応したデジタル信号を出力するデジタル信号出力器と、周期に同期して所定の値域に含まれるデジタル信号をパルス幅変調可能なパルス幅変調器とを用いて、パルス幅変調器においてデジタル信号をパルス幅変調してパルス幅変調信号を生成するパルス幅変調方法であって、デジタル信号出力器が、第１のタイミングにおいて、入力信号に対応した第１値を第１デジタル信号としてパルス幅変調器に対して出力するステップと、デジタル信号出力器が、第１値に基づいて、制限された値域を決定するステップと、デジタル信号出力器が、新たな入力信号に対応した第２値を決定するステップと、デジタル信号出力器が、第２値は制限された値域に含まれるか否か、を判断し、含まれると判断したときは、周期１周期が経過した以降の第２のタイミングにおいて、第２値を第２デジタル信号としてパルス幅変調器に対して出力し、含まれないと判断したときは、第２のタイミングにおいて、制限された値域に含まれる値を第２デジタル信号としてパルス幅変調器に対して出力するステップと、パルス幅変調器が、第２デジタル信号をパルス幅変調してパルス幅変調信号を生成するステップと、を有するパルス幅変調方法である。

本発明の一態様においては、制限された値域は、所定の値域に含まれることが好ましい。

本発明の一態様においては、パルス幅変調信号は、少なくとも、入力されたデジタル信号の値に基づく時間幅を備えた、第１信号の区間および第１信号と異なる出力レベルを有する第２信号の区間のいずれかを含み、第１デジタル信号に基づいて生成されるパルス幅変調信号の後に第２デジタル信号に基づいて生成されるパルス幅変調信号を接続して構成される信号が、２つの第１信号の区間、および、２つの第１信号の区間に挟まれた第２信号の区間を含み、第２信号の区間が所定の時間幅以上の区間を有するように、制限された値域が決定されることが好ましい。

本発明の一態様においては、制限された値域を決定するステップは、第１値と第１のタイミングが含まれる周期内の所定のタイミングにおけるパルス幅変調信号の出力レベルとに基づいて、制限された値域を決定し、パルス幅変調信号を生成するステップは、所定のタイミングにおけるパルス幅変調信号の出力レベルに基づいて、第２デジタル信号に対応したパルス幅変調信号を生成することが好ましい。

本発明の一態様においては、各周期における第１信号の区間は、周期の時間中心に関し前後に対称であり、かつ、第１のタイミングから始まる周期と第２のタイミングから始まる周期の境界においてパルス幅変調信号は第２信号を有することが好ましい。

本発明の一態様においては、各周期における第１信号の区間は、周期の時間中心から所与の時間だけずれた時点に関し前後に対称であることが好ましい。

本発明の一態様においては、パルス幅変調信号を生成するステップは、第１のタイミングから始まる周期と第２のタイミングから始まる周期の境界において、パルス幅変調信号が第１信号を有するように、パルス幅変調信号を生成可能であることが好ましい。

本発明の一態様においては、所定の値域および制限された値域は、これら両値域の幅の差が所定値以下となるように設定されることが好ましい。

本発明は、別の一態様においては、デジタル−アナログ変換器である。

本発明の別の一態様においては、本発明は、周期的に入力信号を受けて入力信号に対応したデジタル信号を出力するデジタル信号出力器と、周期に同期して所定の値域に含まれるデジタル信号をパルス幅変調可能なパルス幅変調器とを有し、パルス幅変調器がデジタル信号をパルス幅変調してパルス幅変調信号を生成するデジタル−アナログ変換器であって、デジタル信号出力器は、入力信号に対応したデジタル信号を生成するデジタル信号生成部と、生成されたデジタル信号を制限して出力するデジタル信号制限部とを備え、デジタル信号制限部は、デジタル信号生成部が生成したデジタル信号を、第１のタイミングにおいてデジタル信号出力器がパルス幅変調器に対して出力した第１デジタル信号に基づいて制限された値域に制限し、制限されたデジタル信号を、第１のタイミングから１周期経過した第２のタイミングにおいて第２デジタル信号としてパルス幅変調器に対して出力し、制限で生じた誤差をリミット誤差としてデジタル信号生成部に送り、パルス幅変調器は、入力された第２デジタル信号をパルス幅変調してパルス幅変調信号を生成するパルス生成部を備えるデジタル−アナログ変換器である。

本発明の別の一態様においては、パルス生成部のするパルス幅変調は、入力されるデジタル信号の値に基づき、少なくとも、第１信号の区間および第１信号と異なる出力レベルを有する第２信号の区間のいずれかを含むパルス幅変調信号を出力するものであって、パルス生成部は、第１デジタル信号に基づいてパルス幅変調信号を生成し出力した後、連続して第２デジタル信号に基づいてパルス幅変調信号を生成して出力し、連続して出力されたパルス幅変調信号は、少なくとも２つの第１信号の区間、および、２つの第１信号の区間に挟まれた第２信号の区間を含み、デジタル信号制限部は、挟まれた第２信号の区間が所定の時間幅以上の区間幅を有するように、第２デジタル信号を出力することが好ましい。

本発明の別の一態様においては、さらに、パルス幅変調器は、パルス生成部が生成するパルス幅変調信号に応じたフラグを生成するフラグ生成部を備え、デジタル信号制限部は、デジタル信号生成部が生成したデジタル信号を、第１デジタル信号に基づいて生成されるパルス幅変調信号に応じたフラグの第１のタイミングにおける状態に基づいて制限された値域に制限し、第２デジタル信号として出力し、パルス生成部は、フラグの状態に基づいて、第２デジタル信号に対応したパルス幅変調信号を生成することが好ましい。

本発明の別の一態様においては、パルス生成部は、各周期における第１信号の区間が周期の時間中心に関し前後に対称であり、かつ、第１のタイミングから始まる周期と第２のタイミングから始まる周期の境界においてパルス幅変調信号が第２信号を有するように、パルス幅変調信号を生成することが好ましい。

本発明の別の一態様においては、パルス生成部は、第１信号の区間が周期の時間中心から所与の時間だけずれた時点に関し前後に対称であるように、パルス幅変調信号を生成することが好ましい。

本発明の別の一態様においては、パルス生成部は、第１のタイミングから始まる周期と第２のタイミングから始まる周期の境界においてパルス幅変調信号が第１信号を有するように、パルス幅変調信号を生成可能であることが好ましい。

本発明の別の一態様においては、第１デジタル信号に基づいて生成され出力されたパルス幅変調信号が、第１のタイミングから始まる周期において第１信号の区間のみを含む場合、デジタル信号制限部は、第２デジタル信号に基づいて生成され出力されるパルス幅変調信号が、第２のタイミングから始まる周期において第２信号の区間を有するように、デジタル信号生成部が生成したデジタル信号を制限された値域に制限して前記第２デジタル信号として出力し、パルス生成部は、第２タイミングから始まる周期の始期においてパルス幅変調信号が第２信号の区間を有するように、第２デジタル信号に対応したパルス幅変調信号を生成し、第１デジタル信号に基づいて生成され出力されたパルス幅変調信号、および、第２デジタル信号に対応したパルス幅変調信号がそれぞれ、少なくとも１つの所定の個数のエッジを有することが好ましい。

本発明の別の一態様においては、所定の値域および制限された値域は、これら両値域の幅の差が所定値以下となるように設定されることが好ましい。

本発明の別の一態様においては、デジタル信号生成部は、ノイズシェーピング型デルタ−シグマ量子化器であることが好ましい。

本発明にかかるＰＷＭ変調方法は、従来の方法と同様の、ＰＷＭ変調の出力を用いる回路等の応答速度等を考慮したパルス幅およびパルス間隔の最小値の制限、および、ＰＷＭ変調の出力パルスにかかる線形性劣化防止のための対策を行いつつ、ＰＷＭ変調可能なデジタル信号階調数を従来よりも多くとることが可能である。その結果、本発明は、従来の方法と同程度の動作安定性を確保しながらＰＷＭ変調のダイナミックレンジを従来よりも拡大することに成功している。

以下、添付の図面を参照し、本発明の好適な実施形態について説明する。

本発明にかかるＰＷＭ変調方法は、デジタル信号出力器が、あるＰＷＭ周期においてパルス幅変調器に対して出力するデジタル信号に基づいて、次のＰＷＭ周期においてパルス幅変調器に対して出力するデジタル信号の値域を制限する。デジタル信号出力器は、新たな入力信号に対応した第２デジタル信号を決定するに際し、制限された値域を参照し、新たな入力信号に対応した値が、制限された値域に含まれると判断したときは、その値を第２デジタル信号としてパルス幅変調器に対して出力し、含まれないと判断したときは、制限された値域に含まれる値を第２デジタル信号としてパルス幅変調器に対して出力する。そうすることで、本発明にかかるＰＷＭ変調方法は、あるＰＷＭ周期においてパルス幅変調器に入力されたデジタル信号に基づいて、次のＰＷＭ周期でＰＷＭ変調器に入力されるデジタル信号の値域（デジタル信号の階調数）を変化させる。必要に応じて値域を変化させることで、ＰＷＭ変調可能なデジタル信号の階調数（ダイナミックレンジ）の拡大が可能となる。

（第１の実施形態）
図１は、本発明にかかる第１の実施形態によるデジタル−アナログ変換器（Ｄ／Ａ変換器）のブロック図である。Ｄ／Ａ変換器１ａは、いわゆる、デルタ−シグマ（ΔΣ）型Ｄ／Ａ変換器である。Ｄ／Ａ変換器１ａは、多段型ノイズシェーピング（ＭＡＳＨ(multi-stage noise shaping)）型ΔΣ変調器１１と、ＭＡＳＨ型ΔΣ変調器１１の出力するデジタル信号を入力しＰＷＭ変調を行うパルス幅変調器（ＰＷＭ変調器）１３と、ＭＡＳＨ型ΔΣ変調器１１およびＰＷＭ変調器１３にタイミングを提供する（クロック信号を送る）クロック信号生成器１５とを有する。

ＭＡＳＨ型ΔΣ変調器１１は、デジタル信号生成部を構成する。

ＭＡＳＨ型ΔΣ変調器１１は、１次のノイズシェーピング次数を有する単積分型ノイズシェーピング量子化器を構成するメインループ２１と、１次又は２次以上のノイズシェーピング次数を有する多重積分型ノイズシェーピング量子化器を構成するサブループ２３と、サブループ２３の出力をメインループ２１のノイズシェーピング次数に応じて微分して出力する微分器２５と、メインループ２１の出力と微分器２５の出力とを加算する加算器２７と、加算器２７の出力を入力し、パルス幅変調器１３に入力されるデジタル信号を出力するリミッタ２９と、リミッタ２９の出力をＰＷＭ周期一周期分だけ遅延する遅延器３１とを備える。

リミッタ２９および遅延器３１は、パルス幅変調器１３に出力するデジタル信号の値域を決定し、デジタル信号の値をその値域内に制限するデジタル信号制限部を構成する。

デジタル信号制限部およびデジタル信号生成部は、デジタル信号出力器を構成する。

メインループ２１は、あるＰＷＭ周期においてＭＡＳＨ型ΔΣ変調器１１に入力される信号とそのＰＷＭ周期の一周期前に生じた量子化誤差等とを加算する加算器２１ａ、第１局部量子化器２１ｂ、量子化誤差等を生成する減算器２１ｃ、第１局部量子化器２１ｂによる量子化誤差とリミッタ２９によるリミット誤差を加算して減算器２１ｃに送る加算器２１ｄ、および、遅延器２１ｅを含む。

サブループ２３は、メインループ２１による量子化誤差等と帰還回路２３ｄの出力とを加算する加算器２３ａ、第２局部量子化器２３ｂ、減算器２３ｃ、および、サブループ２３が２次以上のノイズシェーピング特性を持つように設定された伝達関数Ｈ（ｚ）を有する帰還回路２３ｄを含む。

微分器２５は、遅延器２５ａおよび減算器２５ｂを含む。

加算器２７は、メインループ２１の出力と微分器２５の出力を加算しリミッタ２９へ出力する。

これらメインループ２１、サブループ２３、微分器２５、および、加算器２７は、（サブループのノイズシェーピング次数＋１）次のＭＡＳＨ型量子化器を構成する。

ＭＡＳＨ型量子化器は、ＭＡＳＨ型ΔΣ変調器１１に入力される信号に対応したデジタル信号を生成する。

リミッタ２９は、加算器２７の出力と、遅延器３１を経てフィードバックされたＰＷＭ周期１周期だけ前の、すなわち直前のリミッタ２９からの出力と、後述するＰＷＭ変調器１３のフラグ生成部１３ｂの出力するフラグとを入力し、これら３つの入力に基づいて、遅延器３１に対する出力を決定し出力する。加算器２７の出力と、リミッタ２９から遅延器３１に対する出力とが相異なる場合、リミッタ２９は、加算器２７の出力とリミッタ２９から遅延器３１に対する出力との差分をリミット誤差として加算器２１ｄに対し出力することができる。

遅延器３１は、リミッタ２９から遅延器３１に対してなされた出力を、ＰＷＭ周期１周期だけ遅延させてから、ＰＷＭ変調器１３のパルス生成部１３ａへ入力する。

ＰＷＭ変調器１３は、パルス生成部１３ａとフラグ生成部１３ｂとを備える。パルス生成部１３ａは、遅延器３１からの入力を、フラグ生成部１３ｂの生成するフラグを参照し、パルス（ＰＷＭ信号）に変換し、出力する。ここでフラグ生成部１３ｂは、パルス生成部１３ａの生成するパルスの２つのレベル（ハイ・レベル（Ｈレベル）およびロー・レベル（Ｌレベル））に対応して２値的に変化するフラグを生成する。フラグ生成部１３ｂによって生成されたフラグは、パルス生成部１３ａの他、リミッタ２９にも送られる。フラグ生成部１３ｂは、パルス生成部１３ａが、１ＰＷＭ周期だけ遅延されたフラグを参照することができるように構成してもよい。

クロック信号生成器１５は、クロック信号生成部１５ａと分周器１５ｂとを備える。クロック信号生成部１５ａは、パルス生成部１３ａにおけるパルス生成のタイミングの基礎となるＰＷＭクロックを生成しＰＷＭ変調器１３に送る。また、生成されたＰＷＭクロックは、分周器１５ｂにも送られ、分周器１５ｂは、ＰＷＭクロックの周期の１６倍の周期を有しＰＷＭ周期のタイミングの基礎となる信号を、ＰＷＭタイミング信号としてＭＡＳＨ型ΔΣ変調器１１に対して出力する。

図２（ａ）ないし（ｆ）は、ＰＷＭ変調器１３のパルス生成器１３ａの出力するＰＷＭ信号（パルス）のいくつかの例を示す図である。図２（ｇ）ないし（ｉ）は、クロック信号生成器１５の出力するＰＷＭクロックおよびＰＷＭタイミング信号と、ＰＷＭ周期（Ｐ１、Ｐ２、および、Ｐ３）の境界におけるフラグの値とを示す図である。これらの図を参照し、本実施形態によるＰＷＭ変調について説明する。ＰＷＭクロックの間隔をｔとし、ＰＷＭタイミング信号の間隔を１６ｔ（１６ｔ＝Ｔ、ＴはＰＷＭ周期。）とする。

本実施形態によるＰＷＭ変調方法においては、Ｈレベルを出力する区間（第１信号の区間）、および、Ｌレベルを出力する区間（第２信号の区間）が、共に、少なくともＰＷＭクロック４クロック分（４ｔ）以上の区間幅を有するように制限されている。そして、本実施形態においては、ＰＷＭ変調の出力の値は、各ＰＷＭ周期内に含まれる、第１信号の区間の大きさ（例えばそのパルスの面積）に基づいて決定される。そうすることで、先述のように、ＰＷＭ変調器１３の出力を利用するＭＯＳドライバといった回路等の応答速度を超えたＰＷＭ信号のレベル変化が防止され、そのような機器が安定的に動作することが保証される。さらにまた、本実施形態によるＰＷＭ変調方法においては、連続する２周期のパルスが全て、第１信号（ＨレベルまたはＬレベルのいずれか）の状態になる場合、
その次の周期の始期から直ちに第２信号の状態になるように、パルス生成部１３ａに入力されるデジタル信号の値が制限され、パルス生成部１３ａが、当該制限されたデジタル信号の値に基づいてＰＷＭ信号を生成してもよい。例えば、図２（ａ）のＰＷＭ信号Ｓ１は、一部図示しない周期Ｐ０において、その始期よりＨレベルをとり、周期Ｐ０全体にわたってＨレベルとなり、さらに、図示するように、周期Ｐ１においても周期全体にわたってＨレベルとなってよいが、そのような場合、周期Ｐ２においては、その始期よりＰＷＭ信号Ｓ１は直ちにＬレベルになるように、ＰＷＭ信号が生成される。そうすることで、各ＰＷＭ周期（周期境界は、注目するＰＷＭ周期に含めてよいものとする。）において、必ず、１つもしくは２つの一定の個数のエッジ（立ち上がり、または、立ち下がり）が存在することになり、ＰＷＭ信号のパルスの面積にかかる線形性（リニアリティ）の劣化が防止される。

本例において、ＰＷＭ周期Ｔは、Ｔ＝１６ｔ（ＰＷＭ周期は、ＰＷＭクロックの周期の１６倍）である。よって、ＰＷＭ周期一周期内でＰＷＭ信号は１７種類のプロファイルを構成可能である。つまりＰＷＭ周期１周期においてＨレベルの区間幅は、０ｔから１６ｔまでの１７通りが可能である。ここで、値ゼロに対応付けられたデジタル信号がＰＷＭ変調器１３に入力されるとき、ＰＷＭ周期１周期におけるＨレベルの区間幅と、同じＰＷＭ周期１周期におけるＬレベルの区間幅とが等しいパルスを出力するものとし、デジタル信号の示す値が１だけ増減する毎に、Ｈレベル区間幅がｔだけ増減するものとする。この場合、ＰＷＭ変調器１３は、−８以上＋８以下の値域に含まれる１７の整数、つまり、−８、−７、−６、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５、＋６、＋７、＋８の１７種の値に対応付けられたデジタル信号をＰＷＭ変調可能である。換言すれば、ＰＷＭ変調器１３は、１７段の階調数を有するデジタル信号をＰＷＭ変調可能となる。

ＰＷＭ周期Ｐ１とその直前のＰＷＭ周期Ｐ０との境界に相当するタイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器１１が、値＋８に対応付けられたデジタル信号をＰＷＭ変調器１３に入力したとする。その場合、ＰＷＭ信号Ｓ１に示すように、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１６ｔであるパルスが出力される。この値＋８に対応付けられたデジタル信号は、遅延器３１によって、ＰＷＭ周期１周期Ｔだけ遅延されてからＰＷＭ変調器１３に入力されたデジタル信号である。上記Ｈレベル区間幅１６ｔのパルスの出力が開始されたタイミングにおいて、リミッタ２９は、＋８に対応付けられたデジタル信号の次にＰＷＭ変調されるべきデジタル信号を遅延器３１に対して出力する。そのとき、ＰＷＭ周期Ｐ１とその直前の周期（図示せず）との境界に相当するタイミングにおいてフラグ生成部１３ｂの出力するフラグの値は、ハイ（Ｈ）（第１フラグ値）である。

リミッタ２９は、各ＰＷＭ周期の境界に相当するタイミングでフラグ生成部１３ｂの生成するフラグを参照し、同時に、遅延器３１を介したフィードバックにより、ＰＷＭ周期１周期前に自らの出力したデジタル信号（本例においては、値＋８に対応付けられたデジタル信号）を参照する。ここで、フラグは、その参照タイミングから開始するＰＷＭ周期に出力されるＰＷＭ信号が、Ｈレベルから開始するＰＷＭ信号か、Ｌレベルから開始するＰＷＭ信号であるかを示す値として利用される。

フラグについて説明する。例えば、あるＰＷＭ周期におけるＰＷＭ信号がＬレベルから開始するならば、そのＬレベルの区間幅は、１つ前のＰＷＭ周期の最後部に存在するＬレベルの区間幅と足して少なくとも４ｔ以上にならなければならない。また、あるＰＷＭ周期におけるＰＷＭ信号がＨレベルから開始するならば、そのＨレベルの区間幅は、１つ前のＰＷＭ周期の最後部に存在するＨレベルの区間幅と足して少なくとも４ｔ以上にならなければならない。本実施形態によるＰＷＭ変調方法においては、ＰＷＭ周期の境界に相当するタイミングでリミッタ２９の参照するフラグの値がＨの時、次のＰＷＭ周期は、Ｌレベルから開始する。リミッタ２９の参照するフラグの値がＬの時、次のＰＷＭ周期は、Ｈレベルから開始する。つまり、各ＰＷＭ周期の境界に相当するタイミングにおけるフラグの値と、次のＰＷＭ周期の最初のＰＷＭ信号のレベルとが対応付けされる。リミッタ２９は、各ＰＷＭ周期Ｐ_ｉ（ｉは整数。）の境界に相当するタイミングでフラグを参照することにより、次のＰＷＭ周期Ｐ_ｉ＋１において、ＰＷＭ信号がＨレベルから開始し、そのＰＷＭ周期半ば（そのＰＷＭ周期の最後を含む。）でＬレベルの区間に変化するようなプロファイルを有するか、または、その逆であるかを、ＰＷＭ周期Ｐ_ｉ＋１の１周期前の周期Ｐ_ｉの始期の時点で、判断できる。

リミッタ２９は、上記参照により、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ１は、Ｈレベルから開始し、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１６ｔとなり、ＰＷＭ周期Ｐ１内のＬレベルの区間幅が０ｔ（ゼロ）となることを認識する。そして、リミッタ２９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ１には、最初から少なくとも４ｔの区間を、Ｌレベルの区間とする必要があると判断する。

ＰＷＭ周期１周期において、Ｌレベルの区間幅を少なくとも４ｔだけ確保するためには、そのＰＷＭ周期１周期において、Ｈレベルの区間幅を１２ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−８、−７、−６、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４のいずれかでなければならない。つまり、ＰＷＭ変調器１３はそのＰＷＭ周期において、−８以上＋４以下の値域に含まれる１３の整数のいずれかに対応付けられた１３種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器１３に入力可能なデジタル信号は、１３段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ２９に入力されたデジタル信号の値が、＋５、＋６、＋７、＋８といった、ＰＷＭ変調器１３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ２９は、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能な値の上限値である＋４を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋５、＋６、＋７、または、＋８）と、変調可能上限値（＋４）との差分（＋１、＋２、＋３、または、＋４）を、リミット誤差として加算器２１ｄに送る。リミット誤差は、第１局部量子化器２１ｂの行った量子化により生じた量子化誤差に繰り込まれ、メインループ２１、サブループ２３、および、微分器２５によるノイズシェーピングの作用により、次のＰＷＭ周期以降において加算器２７から出力されるデジタル信号に適宜配分される。加算器２７からリミッタ２９に入力されたデジタル信号の値が、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能であるとリミッタ２９が判断した上限値以下の場合、リミッタ２９は加算器２７からリミッタ２９に入力されたデジタル信号をそのまま遅延器３１に送る。このときリミット誤差は、出力されないか、または、値ゼロがリミット誤差として出力される。

次に、別の例を、図２（ｂ）を参照して説明する。この例は、タイミングτ_０１において、ＭＡＳＨ型ΔΣ変調器１１が、値＋７に対応付けられたデジタル信号をＰＷＭ変調器１３に入力した場合に、ＰＷＭ変調器１３が出力するＰＷＭ信号を示す例である。

この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１５ｔであるパルスが出力される。この値＋７に対応付けられたデジタル信号は、遅延器３１によって、ＰＷＭ周期１周期Ｔだけ遅延されてからＰＷＭ変調器１３に入力されたデジタル信号である。上記Ｈレベル区間幅１５ｔのパルスの出力が開始されたタイミングにおいて、リミッタ２９は、＋７に対応付けられたデジタル信号の次にＰＷＭ変調されるべきデジタル信号を遅延器３１に対して出力する。そのとき、つまり、ＰＷＭ周期Ｐ１とその直前の周期Ｐ０との境界に相当するタイミングτ_０１においてフラグ生成部１３ｂの出力しているフラグの値は、ハイ（Ｈ）（第１フラグ値）である。

リミッタ２９は、各ＰＷＭ周期の境界に相当するタイミングでフラグ生成部１３ｂの生成するフラグを参照し、同時に、リミッタ２９は、遅延器３１を介したフィードバックにより、ＰＷＭ周期１周期前に自らの出力したデジタル信号（本例においては、値＋７に対応付けられたデジタル信号）を参照する。

リミッタ２９は、上記参照により、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ２は、Ｈレベルから開始し、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１５ｔとなり、ＰＷＭ周期Ｐ１内のＬレベルの区間幅が１ｔとなることを認識する。そして、リミッタ２９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ２には、最初から少なくとも３ｔの区間を、Ｌレベルの区間とする必要があると判断する。

ＰＷＭ周期１周期において、Ｌレベルの区間幅を少なくとも３ｔだけ確保するためには、そのＰＷＭ周期１周期において、Ｈレベルの区間幅を１３ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−８、−７、−６、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５のいずれかでなければならない。つまり、ＰＷＭ変調器１３はそのＰＷＭ周期において、−８以上＋５以下の値域に含まれる１４の整数のいずれかに対応付けられた１４種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器１３に入力可能なデジタル信号は、１４段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ２９に入力されたデジタル信号の値が、＋６、＋７、＋８といった、ＰＷＭ変調器１３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ２９は、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能な値の上限値である＋５を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋６、＋７、または、＋８）と、変調可能上限値（＋５）との差分（＋１、＋２、または、＋３）を、リミット誤差として加算器２１ｄに送る。以後のリミット誤差の取扱は、ＰＷＭ信号Ｓ１の例で述べた内容と同じであるため、省略する。加算器２７からリミッタ２９に入力されたデジタル信号の値が、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能であるとリミッタ２９が判断した上限値以下の場合についても、ＰＷＭ信号Ｓ１の例で述べた内容と同じでよい。

次に、別の例を、図２（ｃ）を参照して説明する。この例は、ＰＷＭ周期Ｐ１とその直前のＰＷＭ周期Ｐ０との境界に相当するタイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器１１が、値＋６に対応付けられたデジタル信号をＰＷＭ変調器１３に入力した場合に、ＰＷＭ変調器１３が出力するＰＷＭ信号を示す例である。

この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１４ｔであるパルスが出力される。この値＋６に対応付けられたデジタル信号は、遅延器３１によって、ＰＷＭ周期１周期Ｔだけ遅延されてからＰＷＭ変調器１３に入力されたデジタル信号である。上記Ｈレベル区間幅１４ｔのパルスの出力が開始されたタイミングにおいて、リミッタ２９は、＋６に対応付けられたデジタル信号の次にＰＷＭ変調されるべきデジタル信号を遅延器３１に対して出力する。そのとき、つまり、ＰＷＭ周期Ｐ１とその直前の周期（図示せず）との境界に相当するタイミングにおいてフラグ生成部１３ｂの出力しているフラグの値は、ハイ（Ｈ）（第１フラグ値）である。

リミッタ２９は、各ＰＷＭ周期の境界に相当するタイミングでフラグ生成部１３ｂの生成するフラグを参照し、同時に、遅延器３１を介したフィードバックにより、ＰＷＭ周期１周期前に自らの出力したデジタル信号（本例においては、値＋６に対応付けられたデジタル信号）を参照する。

リミッタ２９は、上記参照により、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ３は、Ｈレベルから開始し、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１４ｔとなり、ＰＷＭ周期Ｐ１内のＬレベルの区間幅が２ｔとなることを認識する。そして、リミッタ２９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ３には、最初から少なくとも２ｔの区間を、Ｌレベルの区間とする必要があると判断する。

１つのＰＷＭ周期において、Ｌレベルの区間幅を少なくとも２ｔだけ確保するためには、そのＰＷＭ周期において、Ｈレベルの区間幅を１４ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期においてＰＷＭ変調されるデジタル信号は、−８、−７、−６、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５、＋６のいずれかでなければならない。つまり、ＰＷＭ変調器１３はそのＰＷＭ周期において、−８以上＋６以下の値域に含まれる１５の整数のいずれかに対応付けられた１５種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器１３に入力可能なデジタル信号は、１５段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ２９に入力されたデジタル信号の値が、＋７、＋８といった、ＰＷＭ変調器１３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ２９は、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能な値の上限値である＋６を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋７、または、＋８）と、変調可能上限値（＋６）との差分（＋１、または、＋２）を、リミット誤差として加算器２１ｄに送る。以後のリミット誤差の取扱は、ＰＷＭ信号Ｓ１の例で述べた内容と同じであるため、省略する。加算器２７からリミッタ２９に入力されたデジタル信号の値が、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能であるとリミッタ２９が判断した上限値以下の場合についても、ＰＷＭ信号Ｓ１の例で述べた内容と同じでよい。

次に、図２（ｄ）ないし（ｆ）に示すＰＷＭ信号Ｓ４ないしＳ６を参照し、リミッタ２９のデジタル信号出力において参照されるフラグがロー（Ｌ）（第２フラグ値）である場合のリミッタ２９の動作を説明する。

図２（ｄ）ないし（ｆ）は、ＰＷＭ周期Ｐ２およびＰ３においてＰＷＭ変換器１３の出力するパルス（ＰＷＭ信号）のプロファイルの例を示す図である。既に述べたように、ＰＷＭ周期Ｐ２において、パルス幅変調されるデジタル信号は、タイミングτ_０１でリミッタ２９が遅延器３１に出力したデジタル信号である。同様に、ＰＷＭ周期Ｐ３において、パルス幅変調されるデジタル信号は、ＰＷＭ周期Ｐ１とＰＷＭ周期Ｐ２との境界に相当するタイミングτ_１２でリミッタ２９が出力したデジタル信号である。

先ず図２（ｄ）を参照し、リミッタ２９の動作を説明する。タイミングτ_１２において、リミッタ２９は、フラグ生成部１３ｂの生成したフラグを参照する。このとき、フラグは、ロー（Ｌ）（第２フラグ値）である。同時に、遅延器３１を介したフィードバックにより、リミッタ２９は、ＰＷＭ周期１周期前に自らの出力したデジタル信号（本例においては、図２（ｄ）のＰＷＭ信号Ｓ４においてＰＷＭ周期Ｐ２におけるＬレベルの区間幅が１４ｔであるパルスとして表現される、値−６に対応付けられたデジタル信号）を参照する。

リミッタ２９は、上記参照により、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ４は、Ｌレベルから開始し、ＰＷＭ周期Ｐ２内のＬレベルの区間幅が１４ｔとなり、ＰＷＭ周期Ｐ２内のＨレベルの区間幅が２ｔとなることを認識する。そして、リミッタ２９は、当該認識に基づき、ＰＷＭ周期Ｐ３においてＰＷＭ信号Ｓ４には、最初から少なくとも２ｔの区間を、Ｈレベルの区間とする必要があると判断する。

ＰＷＭ周期１周期において、Ｈレベルの区間幅を少なくとも２ｔだけ確保するためには、そのＰＷＭ周期１周期において、Ｌレベルの区間幅を１４ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−６、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５、＋６、＋７、＋８のいずれかでなければならない。つまり、ＰＷＭ変調器１３はそのＰＷＭ周期において、−６以上＋８以下の値域に含まれる１５の整数のいずれかに対応付けられた１５種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器１３に入力可能なデジタル信号は、１５段の階調数を有するデジタル信号である。

そこで、タイミングτ_１２において、加算器２７からリミッタ２９に入力されたデジタル信号の値が、−８、−７といった、ＰＷＭ変調器１３がＰＷＭ周期Ｐ３において変調できない値である場合、リミッタ２９は、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能な値の下限値である−６を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（−８、または、−７）と、変調可能下限値（−６）との差分（−２、または、−１）を、リミット誤差として加算器２１ｄに送る。以後のリミット誤差の取扱は、ＰＷＭ信号Ｓ１の例で述べた内容と同じであるため、省略する。加算器２７からリミッタ２９に入力されたデジタル信号の値が、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能であるとリミッタ２９が判断した下限値以上の場合についても、ＰＷＭ信号Ｓ１の例で述べた内容と同じでよい。

次に、別の例を図２（ｅ）を参照して説明する。この例は、タイミングτ_１２において、ＭＡＳＨ型ΔΣ変調器１１が、値−７に対応付けられたデジタル信号をＰＷＭ変調器１３に入力した場合に、ＰＷＭ変調器１３が出力するＰＷＭ信号を示す例である。

この場合、ＰＷＭ周期Ｐ２におけるＬレベルの区間幅が１５ｔであるパルスが出力される。この値−７に対応付けられたデジタル信号は、遅延器３１によって、ＰＷＭ周期Ｔだけ遅延されてからＰＷＭ変調器１３に入力されたデジタル信号である。上記Ｌレベル区間幅１５ｔのパルスの出力が開始されたタイミングにおいて、リミッタ２９は、−７に対応付けられたデジタル信号の次にＰＷＭ変調されるべきデジタル信号を遅延器３１に対して出力する。そのとき、つまり、ＰＷＭ周期Ｐ１とＰＷＭ周期Ｐ２との境界に相当するタイミングにおいてフラグ生成部１３ｂの出力しているフラグの値は、ロー（Ｌ）（第２フラグ値）である。

リミッタ２９は、各ＰＷＭ周期の境界に相当するタイミングでフラグ生成部１３ｂの生成するフラグを参照し、同時に、遅延器３１を介したフィードバックにより、ＰＷＭ周期１周期前に自らの出力したデジタル信号（本例においては、値−７に対応付けられたデジタル信号）を参照する。

リミッタ２９は、上記参照により、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ５は、Ｌレベルから開始し、ＰＷＭ周期Ｐ２内のＬレベルの区間幅が１５ｔとなり、ＰＷＭ周期Ｐ２内のＨレベルの区間幅が１ｔとなることを認識する。そして、リミッタ２９は、当該認識に基づき、ＰＷＭ周期Ｐ３においてＰＷＭ信号Ｓ５には、最初から少なくとも３ｔの区間を、Ｈレベルの区間とする必要があると判断する。

１つのＰＷＭ周期において、Ｈレベルの区間幅を少なくとも３ｔだけ確保するためには、そのＰＷＭ周期において、Ｌレベルの区間幅を１３ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、−５、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５、＋６、＋７、＋８のいずれかでなければならない。つまり、ＰＷＭ変調器１３はそのＰＷＭ周期において、−５以上＋８以下の値域に含まれる１４の整数のいずれかに対応付けられた１４種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器１３に入力可能なデジタル信号は、１４段の階調数を有するデジタル信号である。

そこで、タイミングτ_１２において、加算器２７からリミッタ２９に入力されたデジタル信号の値が、−８、−７、−６といった、ＰＷＭ変調器１３がＰＷＭ周期Ｐ３において変調できない値である場合、リミッタ２９は、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能な値の下限値である−５を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（−８、−７、または、−６）と、変調可能下限値（−５）との差分（−３、−２、または、−１）を、リミット誤差として加算器２１ｄに送る。以後のリミット誤差の取扱は、ＰＷＭ信号Ｓ１の例で述べた内容と同じであるため、省略する。加算器２７からリミッタ２９に入力されたデジタル信号の値が、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能であるとリミッタ２９が判断した上限値以下の場合についても、ＰＷＭ信号Ｓ１の例で述べた内容と同じでよい。

最後に、別の例を図２（ｆ）を参照して説明する。この例は、タイミングτ_１２において、ＭＡＳＨ型ΔΣ変調器１１が、値−８に対応付けられたデジタル信号をＰＷＭ変調器１３に入力した場合に、ＰＷＭ変調器１３が出力するＰＷＭ信号を示す例である。

この場合、ＰＷＭ周期Ｐ２におけるＬレベルの区間幅が１６ｔであるパルスが出力される。この値−８に対応付けられたデジタル信号は、遅延器３１によって、ＰＷＭ周期Ｔだけ遅延されてからＰＷＭ変調器１３に入力されたデジタル信号である。上記Ｌレベル区間幅１６ｔのパルスの出力が開始されたタイミングにおいて、リミッタ２９は、−８に対応付けられたデジタル信号の次にＰＷＭ変調されるべきデジタル信号を遅延器３１に対して出力する。そのとき、タイミングτ_１２において、フラグ生成部１３ｂの出力しているフラグの値は、ロー（Ｌ）（第２フラグ値）である。

リミッタ２９は、各ＰＷＭ周期の境界に相当するタイミングでフラグ生成部１３ｂの生成するフラグを参照し、同時に、リミッタ２９は、遅延器３１を介したフィードバックにより、ＰＷＭ周期１周期前に自らの出力したデジタル信号（本例においては、値−８に対応付けられたデジタル信号）を参照する。

リミッタ２９は、上記参照により、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ６は、Ｌレベルから開始し、ＰＷＭ周期Ｐ２内のＬレベルの区間幅が１６ｔとなり、ＰＷＭ周期Ｐ２内のＨレベルの区間幅がゼロ（０ｔ）となることを認識する。そして、リミッタ２９は、当該認識に基づき、ＰＷＭ周期Ｐ３においてＰＷＭ信号Ｓ６には、最初から少なくとも４ｔの区間を、Ｈレベルの区間とする必要があると判断する。

１つのＰＷＭ周期において、Ｈレベルの区間幅を少なくとも４ｔだけ確保するためには、そのＰＷＭ周期において、Ｌレベルの区間幅を１２ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４、＋５、＋６、＋７、＋８のいずれかでなければならない。つまり、ＰＷＭ変調器１３はそのＰＷＭ周期において、−４以上＋８以下の値域に含まれる１３の整数のいずれかに対応付けられた１３種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器１３に入力可能なデジタル信号は、１３段の階調数を有するデジタル信号である。

そこで、タイミングτ_１２において、加算器２７からリミッタ２９に入力されたデジタル信号の値が、−８、−７、−６、−５といった、ＰＷＭ変調器１３がＰＷＭ周期Ｐ３において変調できない値である場合、リミッタ２９は、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能な値の下限値である−４を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（−８、−７、−６、または、−５）と、変調可能下限値（−４）との差分（−４、−３、−２、または、−１）を、リミット誤差として加算器２１ｄに送る。以後のリミット誤差の取扱は、ＰＷＭ信号Ｓ１の例で述べた内容と同じであるため、省略する。加算器２７からリミッタ２９に入力されたデジタル信号の値が、そのＰＷＭ周期にＰＷＭ変調器１３がＰＷＭ変調可能であるとリミッタ２９が判断した上限値以下の場合についても、ＰＷＭ信号Ｓ１の例で述べた内容と同じでよい。

このように、本実施形態によるＰＷＭ変調方法は、１つ前のＰＷＭ周期においてＰＷＭ変調されるデジタル信号と、そのＰＷＭ周期の始期におけるＰＷＭ信号の出力レベルとに基づいて、次のＰＷＭ周期においてＰＷＭ変調器に入力可能なデジタル信号の階調数を変更する。よって、本実施形態によるＰＷＭ変調方法は、ＰＷＭ変調の出力を用いる回路等の応答速度等を考慮したパルス幅およびパルス間隔の最小値の制限を行いつつ、「（ＰＷＭ周期ＴとＰＷＭクロックｔとの比）＋１」に等しい段数を有する階調数でデジタル信号をＰＷＭ変調器に入力可能となる。また、階調数変更に伴って生じた誤差は、デジタル信号出力器において、後続のデジタル信号に適切に配分可能であるため、Ｄ／Ａ変換の質を損なうこともない。

なお、本実施形態においては、１つのＰＷＭ周期全てが同一のレベルとなる場合（ＰＷＭ信号Ｓ１およびＳ６のようなパルスを使用する場合）を認めてＰＷＭ変調方式を構成しているが、このようなＰＷＭ信号が形成された直後のＰＷＭ周期における階調数の変更量は、他の場合との比較において相対的に大きくなる。よって、その直後のＰＷＭ周期においてリミッタ２９が出力するリミット誤差が大きくなってＭＡＳＨ型ΔΣ変調器１１の動作が不安定化する場合もあり得る。そのため、ＰＷＭ信号Ｓ１およびＳ６のようなパルスの使用を認めず、「（ＰＷＭ周期ＴとＰＷＭクロックｔとの比）＋１−２」段の階調数を、ＰＷＭ変調器１３に入力可能なデジタル信号の最大階調数としてもよい。その場合、１５段が、ＰＷＭ変調器１３に入力可能なデジタル信号の最大の階調数である。そのとき、デジタル信号に対応付けられた値の値域は、−７以上＋７以下の整数となる。この値域は、ＰＷＭ変調器１３が変調可能な最大の値域である−８以上＋８以下の値域の両端の値を除いてなる値域である。さらにこの場合、全ての（境界を含まない）ＰＷＭ周期内部に、立ち上がりまたは立ち下がりが含まれることになり、ＰＷＭ変調の出力パルスにかかる線形性劣化を防止する上でもさらに有利である。

本実施形態によるＤ／Ａ変換器１ａにおける信号出力は、差動出力方式で利用されることが望ましい。この場合、Ｄ／Ａ変換器１ａは、別のパルス生成部（図示せず）を更に備え、この別のパルス生成部にはパルス生成部１３に入力される信号との比較において、正負符号が逆転した信号が入力され、この符号逆転信号に対し、別のパルス生成部はパルス幅変調を行うように構成されればよい。あるいは、この別のパルス生成部にはパルス生成部１３に入力される信号との比較において、逆の極性を備えた信号が入力され、この極性反転信号に対し、別のパルス生成部はパルス幅変調を行うように構成されればよい。そして、Ｄ／Ａ変換器１ａの信号出力は、パルス生成部１３の出力および別のパルス生成部の出力の差分をとって差動出力として生成され、利用されればよい。

なお、デジタル信号出力器は、ＭＡＳＨ型ΔΣ変調器に限定されない。デジタル信号を出力可能な機器であれば、何ら限定なく、本発明におけるデジタル信号出力器として使用することができる。

（第１の実施形態変形例）
図３は、第１の実施形態によるＤ／Ａ変換器変形例１ｂを示すブロック図である。本図を用いてＤ／Ａ変換器変形例１ｂについて説明する。なお、Ｄ／Ａ変換器１ａと同様の構成要素については、同様の符号を付し、ここでの説明は省略する。

Ｄ／Ａ変換器１ｂは、ＭＡＳＨ型ΔΣ変調器５１を有する。ＭＡＳＨ型ΔΣ変調器５１は、メインループ６１、サブループ２３、および、微分器５５を含む。Ｄ／Ａ変換器１ａとの大きな違いは、加算器２７よりも前、メインループ６１内にリミッタ６９を備える点である。リミッタ６９は、微分器５５の遅延器２５ａの出力を入力することができ、リミッタ６９は、上述の動作に加えてさらに遅延器２５ａの出力に基づいて、出力するデジタル信号を制限し、適切に制限にかかる誤差を後続のデジタル信号に配分することができる。このようなリミッタ６９を用いれば、ＭＡＳＨ型ΔΣ変調器５１の安定性を確保しながらＰＷＭ変調にかかるダイナミックレンジを拡大することができ、Ｄ／Ａ変換器としてさらに有利である。

（第２の実施形態）
図４は、本発明にかかる第２の実施形態によるデジタル−アナログ変換器（Ｄ／Ａ変換器）１ｃのブロック図である。Ｄ／Ａ変換器１ｃは、Ｄ／Ａ変換器１ａ同様、デルタ−シグマ（ΔΣ）型Ｄ／Ａ変換器である。Ｄ／Ａ変換器１ｃにあって、Ｄ／Ａ変換器１ａと同様の構成要素については説明を省略する。また、各構成要素の動作についても、第１の実施形態によるＤ／Ａ変換器１ａと同様のものについては説明を簡略化もしくは省略する。

第１の実施形態によるＤ／Ａ変換器１ａとの比較において、Ｄ／Ａ変換器１ｃでは、ＰＷＭ変調器７３からフラグ生成部が省略されており、それに伴いリミッタ８９に対するフラグの入力も省略されている。第２の実施形態によるＤ／Ａ変換器１ｃは、上記以外の点で第１の実施形態によるＤ／Ａ変換器１ａと一致する。ＭＡＳＨ型ΔΣ変調器７１に含まれるリミッタ８９は、ＰＷＭ周期１周期前に自身が遅延器３１に対して出力したデジタル信号と、加算器２７から入力されたデジタル信号に基づき、遅延器３１に対し出力するデジタル信号の値および加算器２１ｄに対し出力するデジタル信号の値を決定し、それぞれに対し出力を行うことができる。

図５（ａ）ないし（ｃ）は、ＰＷＭ変調器７３のパルス生成部７３ａの出力するＰＷＭ信号（パルス）のいくつかの例を示す図である。図５（ｄ）ないし（ｅ）は、クロック信号生成器１５の出力するＰＷＭクロックおよびＰＷＭタイミング信号とを示す図である。本図を参照し、本実施形態によるＰＷＭ変調について説明する。第１の実施形態同様、ＰＷＭクロックの間隔をｔとし、ＰＷＭタイミング信号の間隔を１６ｔ（１６ｔ＝Ｔ、ＴはＰＷＭ周期。）とする。

第１の実施形態同様、本実施形態においても、Ｈレベルを出力する区間、および、Ｌレベルを出力する区間は、共に、少なくともＰＷＭクロック４クロック分（４ｔ）の区間幅を有するように制限される。また、本実施形態によるＰＷＭ変調方法は、あるＰＷＭ周期における第１信号の区間と、その次ＰＷＭ周期における第１信号の区間とが連続することも禁止する。そうすることで、先述のように、ＰＷＭ変調器７３の出力を利用するＭＯＳドライバといった回路等の応答速度を超えたＰＷＭ信号のレベル変化が防止され、そのような機器の安定的動作を確保する。さらにまた、第１の実施形態とは異なり、本実施形態においては、ＰＷＭ信号のパルスは常に、各ＰＷＭ周期の時間軸上の中点を中心に、左右対称の波形を持つように出力される。よってＰＷＭ信号のパワーセンタは、全てのＰＷＭ周期において一致される。また、各ＰＷＭ周期において、各第１信号の区間は、必ず、２つのエッジ（立ち上がり、および、立ち下がり）を有することになり、ＰＷＭ信号のパルスの面積にかかる線形性（リニアリティ）の劣化が、さらに精度よく防止される。

本例においても、ＰＷＭ周期Ｔは、Ｔ＝１６ｔ（ＰＷＭ周期は、ＰＷＭクロックの周期の１６倍）である。この場合、１つのＰＷＭ周期内でＰＷＭ信号は、Ｈレベルの区間幅に関し、０ｔから、２ｔ刻みで、１６ｔまでの９通りが可能である。ここで、値ゼロに対応付けられたデジタル信号がＰＷＭ変調器７３に入力されるとき、ＰＷＭ周期１周期におけるＨレベルの区間幅と、同じＰＷＭ周期１周期におけるＬレベルの区間幅とが等しいパルスを出力するものとし、デジタル信号の示す値が１だけ増減する毎に、Ｈレベル区間幅が２ｔだけ増減するものとする。このとき、ＰＷＭ変調器７３は、−４以上＋４以下の値域に含まれる９の整数、つまり、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４の９種の値に対応付けられたデジタル信号をＰＷＭ変調可能である。換言すれば、ＰＷＭ変調器１３は、９段の階調数を有するデジタル信号をＰＷＭ変調可能となる。

なお、各周期において必ず幅４ｔ以上のＨレベルの区間を設けるように、ＰＷＭ変調してもよい。この場合、Ｈレベルの区間幅に関し、４ｔから２ｔ刻みで、１６ｔまでの７通りが可能である。値ゼロに対応付けられたデジタル信号がＰＷＭ変調器７３に入力されるとき、１０ｔの区間幅のＨレベルを有するパルスを出力するものとし、デジタル信号の示す値が１だけ増減する毎に、Ｈレベル区間幅が２ｔだけ増減するものとすれば、このとき、ＰＷＭ変調器７３は、−３以上＋３以下の値域に含まれる７の整数、つまり、−３、−２、−１、０、＋１、＋２、＋３、の７種の値に対応付けられたデジタル信号をＰＷＭ変調可能である。換言すれば、ＰＷＭ変調器７３は、７段の階調数を有するデジタル信号をＰＷＭ変調可能となる。

先ず、図５（ａ）を参照する。ＰＷＭ周期Ｐ１とその直前のＰＷＭ周期（図示せず）との境界に相当するタイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器７１は、値＋４に対応付けられたデジタル信号をＰＷＭ変調器７３に入力する。ＰＷＭ変調器７３は、ＰＷＭ周期Ｐ１において、Ｈレベルの区間幅が１６ｔであるパルスを出力する。ＰＷＭ周期Ｐ１とその直前のＰＷＭ周期（図示せず）との境界に相当するタイミングにおいて、ＭＡＳＨ型ΔΣ変調器７１に含まれるリミッタ８９は、遅延器３１からのフィードバックにより、値＋４に対応付けられたデジタル信号（直前のＰＷＭ周期の始期において、リミッタ８９が遅延器３１に対して出力したデジタル信号）を受け、同時に、加算器２７から、デジタル信号を受ける。リミッタ８９は、リミッタ８９が遅延器３１に対して出力したデジタル信号と加算器２７から入力されたデジタル信号とを参照し、遅延器３１に対し出力するデジタル信号および加算器２１ｄに対して出力するデジタル信号を決定する。

リミッタ８９は、上記参照により、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ１１は、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１６ｔとなり、ＰＷＭ周期Ｐ１内のＬレベルの区間幅が０ｔ（ゼロ）となることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ１１には、ＰＷＭ周期Ｐ２の最初から少なくとも４ｔの区間と、最後までの少なくとも４ｔの区間を、Ｌレベルの区間とする必要があると判断する。

ＰＷＭ周期Ｐ２の最初と最後の両部分において、Ｌレベルの区間を少なくとも４ｔだけ確保するためには、そのＰＷＭ周期において、Ｈレベルの区間幅を８ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０のいずれかでなければならない。つまり、ＰＷＭ変調器７３はそのＰＷＭ周期において、−４以上０以下の値域に含まれる５の整数のいずれかに対応付けられた５種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器７３に入力可能なデジタル信号は、５段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ８９に入力されたデジタル信号の値が、＋１、＋２、＋３、＋４といった、ＰＷＭ変調器７３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ８９は、そのＰＷＭ周期にＰＷＭ変調器７３がＰＷＭ変調可能な値の上限値である０を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋１、＋２、＋３、または、＋４）と、変調可能上限値（０）との差分（＋１、＋２、＋３、または、＋４）を、リミット誤差として加算器２１ｄに送る。なお、値とデジタル信号との対応付けの変更を行う場合には、加算器２７からリミッタ８９に入力されたデジタル信号の値が、−４もしくは−３、または、＋３もしくは＋４といった値である場合、リミッタ８９は、そのＰＷＭ周期にＰＷＭ変調器７３がＰＷＭ変調可能な値の下限値である−２または上限値である＋２を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（−４もしくは−３、または、＋３もしくは＋４）と、変調可能下限値（−２）または変調可能上限値（＋２）との差分（−２もしくは−１、または、＋１もしくは＋２）を、リミット誤差として加算器２１ｄに送ればよい。

次に、図５（ｂ）を参照する。この例は、タイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器７１が、値＋３に対応付けられたデジタル信号をＰＷＭ変調器７３に入力した場合に、ＰＷＭ変調器７３が出力するＰＷＭ信号を示す例である。この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１４ｔであるパルスが出力される。

リミッタ８９は、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ１２のＰＷＭ周期Ｐ１内のＨレベルの区間幅が１４ｔとなり、ＰＷＭ周期Ｐ１内最後部のＬレベルの区間幅が１ｔとなることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ１２には、ＰＷＭ周期Ｐ２の最初から少なくとも３ｔの区間と、最後までの少なくとも３ｔの区間を、Ｌレベルの区間とする必要があると判断する。

ＰＷＭ周期Ｐ２の最初と最後の両部分において、Ｌレベルの区間を少なくとも３ｔだけ確保するためには、そのＰＷＭ周期において、Ｈレベルの区間幅を１０ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０、＋１のいずれかでなければならない。つまり、ＰＷＭ変調器７３はそのＰＷＭ周期において、−４以上＋１以下の値域に含まれる６の整数のいずれかに対応付けられた６種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器７３に入力可能なデジタル信号は、６段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ８９に入力されたデジタル信号の値が、＋２、＋３、＋４といった、ＰＷＭ変調器７３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ８９は、そのＰＷＭ周期にＰＷＭ変調器７３がＰＷＭ変調可能な値の上限値である＋１を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋２、＋３、または、＋４）と、変調可能上限値（＋１）との差分（＋１、＋２、または、＋３）を、リミット誤差として加算器２１ｄに送る。このときも、先に説明したように、値とデジタル信号との対応付けの変更を行ってよい。その場合の処理は、先の記述と同様でよい。

次に、図５（ｃ）を参照する。この例は、タイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器７１が、値＋２に対応付けられたデジタル信号をＰＷＭ変調器７３に入力した場合に、ＰＷＭ変調器７３が出力するＰＷＭ信号を示す例である。この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１２ｔであるパルスが出力される。

リミッタ８９は、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ１３のＰＷＭ周期Ｐ１内のＨレベルの区間幅が１２ｔとなり、ＰＷＭ周期Ｐ１内最後部のＬレベルの区間幅が２ｔとなることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ１３には、ＰＷＭ周期Ｐ２の最初から少なくとも２ｔの区間と、最後までの少なくとも２ｔの区間を、Ｌレベルの区間とする必要があると判断する。

ＰＷＭ周期Ｐ２の最初と最後の両部分において、Ｌレベルの区間を少なくとも２ｔだけ確保するためには、そのＰＷＭ周期において、Ｈレベルの区間幅を１２ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０、＋１、＋２のいずれかでなければならない。つまり、ＰＷＭ変調器７３はそのＰＷＭ周期において、−４以上＋２以下の値域に含まれる７の整数のいずれかに対応付けられた７種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器７３に入力可能なデジタル信号は、７段の階調数を有するデジタル信号である。

そこで、上記ＰＷＭ周期Ｐ１とその直前の周期（図示せず）との境界に相当するタイミングにおいて、加算器２７からリミッタ８９に入力されたデジタル信号の値が、＋３、＋４といった、ＰＷＭ変調器７３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ８９は、そのＰＷＭ周期にＰＷＭ変調器７３がＰＷＭ変調可能な値の上限値である＋２を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋３、または、＋４）と、変調可能上限値（＋２）との差分（＋１、または、＋２）を、リミット誤差として加算器２１ｄに送る。このときも、先に説明したように、値とデジタル信号との対応付けを行ってよい。その場合の処理は、先の記述と同様でよい。

このように、本実施形態によるＰＷＭ変調方法は、１つ前のＰＷＭ周期においてＰＷＭ変調されるデジタル信号に基づいて、次のＰＷＭ周期においてＰＷＭ変調器に入力可能なデジタル信号の階調数を変更する。よって、本実施形態によるＰＷＭ変調方法は、ＰＷＭ変調の出力を用いる回路等の応答速度等を考慮したパルス幅およびパルス間隔の最小値の制限を行いつつ、「（ＰＷＭ周期ＴとＰＷＭクロックｔとの比）／２＋１」に等しい段数を有する階調数でデジタル信号をＰＷＭ変調器に入力可能となる。また、階調数変更に伴って生じた誤差は、デジタル信号出力器において、後続のデジタル信号に適切に配分可能であるため、Ｄ／Ａ変換の質を損なうこともない。

これまで、第２の実施形態においては、ＰＷＭ周期の境界でのレベルがＬレベルで一致する形態を用いて説明している。しかしながら、本発明にかかるＰＷＭ変調方法は、当然のことながら、図６（ａ）ないし（ｃ）に示すような、ＰＷＭ周期の境界でのレベルがＨレベルで一致するような形態を用いることも可能である。

なお、本実施形態においては、ＰＷＭ周期１周期全てが同一のレベルとなる場合（ＰＷＭ信号Ｓ１１（図５）およびＰＷＭ信号Ｓ２１（図６）のようなパルスを使用する場合）を認めてＰＷＭ変調方式を構成しているが、このようなＰＷＭ信号が形成された直後のＰＷＭ周期における階調数の変更量は、他の場合との比較において相対的に大きくなる。よって、その直後のＰＷＭ周期においてリミッタ８９が出力するリミット誤差が大きくなってＭＡＳＨ型ΔΣ変調器７１の動作が不安定化する場合もあり得る。そのため、ＰＷＭ信号Ｓ１１およびＳ２１のようなパルスの使用を認めず、「（ＰＷＭ周期ＴとＰＷＭクロックｔとの比）／２＋１−２」段の階調数を、ＰＷＭ変調器７３に入力可能なデジタル信号の最大階調数としてもよい。その場合、７段が、ＰＷＭ変調器７３に入力可能なデジタル信号の最大の階調数（最大の値域）である。

（第３の実施形態）
第３の実施形態によるＰＷＭ変調方法においては、第２の実施形態と同じ構成を有するＤ／Ａ変換器１ｃを使用することができる。よって、第３の実施形態によるＤ／Ａ変換器１ｃの説明は省略する。図７は、第３の実施形態において、ＰＷＭ変調器７３のパルス生成部７３ａの出力するＰＷＭ信号（パルス）の例（Ｓ３１ないしＳ３４）と、クロック信号生成器１５の出力するＰＷＭクロックおよびＰＷＭタイミング信号とを示す図である。本図を参照し、本実施形態によるＰＷＭ変調について説明する。第１および第２の実施形態同様、ＰＷＭクロックの間隔をｔとし、ＰＷＭタイミング信号の間隔を１６ｔ（１６ｔ＝Ｔ、ＴはＰＷＭ周期。）とする。

本実施形態においては、第１レベルであるＨレベルを出力する区間、および、第２レベルであるＬレベルを出力する区間は、共に、少なくともＰＷＭクロック１クロック分（１ｔ）の区間幅を有するように制限される。また、第２の実施形態と同様、第１信号区間と、その次の第１信号区間とが連続することも禁止される。そうすることで、先述のように、ＰＷＭ変調器７３の出力を利用するＭＯＳドライバといった回路等の応答速度を超えたＰＷＭ信号のレベル変化が防止され、そのような機器が安定的に動作することが保証され、また、ＰＷＭ信号のパルスの面積にかかる線形性（リニアリティ）の劣化が防止される。また、第２の実施形態とは異なり、本実施形態においては、ＰＷＭ信号のパルスは常に、各ＰＷＭ周期の時間軸上の中点から０．５ｔだけ後ろにずれた時点を中心に、左右対称の波形を持つように出力される。そして、ＰＷＭ信号の出力値は、連続した２つのＰＷＭ周期に含まれる、各第１信号区間の大きさ（例えば、その連続した２つのＰＷＭ周期内における立ち上がりから立ち下がりまでのパルスの面積等）に基づいて決定される。そうすることで、ＰＷＭ信号のパワーセンタが全てのＰＷＭ周期において一致されるとともに、各ＰＷＭ周期の時間中心付近にＨレベルのパルスが必ず存在することになり、第２の実施形態と同じ段数の入力可能デジタル信号階調数を有しつつ、最小の値と対応付けられたデジタル信号が入力された場合であっても、立ち上がりと立ち下がりを備えたパルスが出力されるので、ＰＷＭ信号のパルスにかかる線形性（リニアリティ）がさらに向上する。

図５（ａ）ないし（ｃ）ならびに図７（ａ）ないし（ｄ）を参照すれば、本実施形態における第１信号区間幅は、第２の実施形態における第１区間幅よりも１ｔずつ拡幅された区間幅を有することが理解される。よって、ＰＷＭ変調器７３に入力されるデジタル信号によっては、ＰＷＭ信号Ｓ３１に示すように、第１信号区間幅が、１ＰＷＭ周期よりも大きくなる場合がある。そのため、本実施形態においては、ＰＷＭ信号の出力値は、連続した２つのＰＷＭ周期内に存在するパルスそれぞれの立ち上がりから立ち下がりまでの面積に基づいて決定される。

再び図７（ａ）を参照する。ＰＷＭ信号Ｓ３１は、タイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器７１が、値＋４に対応付けられたデジタル信号をＰＷＭ変調器７３に入力した場合に出力されるＰＷＭ信号を示す。ＰＷＭ信号Ｓ３１は、ＰＷＭ周期Ｐ１全域とＰＷＭ周期Ｐ２最初部において、１７ｔの区間幅の第１信号区間を有する。ＰＷＭ周期Ｐ１とその直前のＰＷＭ周期（図示せず）との境界に相当するタイミングにおいて、ＭＡＳＨ型ΔΣ変調器７１に含まれるリミッタ８９は、遅延器３１からのフィードバックにより、値＋４に対応付けられたデジタル信号（直前のＰＷＭ周期の始期において、リミッタ８９が遅延器３１に対して出力したデジタル信号）を受け、同時に、加算器２７から、デジタル信号を受ける。リミッタ８９は、リミッタ８９が遅延器３１に対して出力したデジタル信号と加算器２７から入力されたデジタル信号とを参照し、遅延器３１に対し出力するデジタル信号および加算器２１ｄに対して出力するデジタル信号を決定する。

リミッタ８９は、上記参照により、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ３１は、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１６ｔとなり、さらに、連続してＰＷＭ周期Ｐ２の最初部において１ｔの区間幅のＨレベルの区間が存在することになることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ３１には、ＰＷＭ周期Ｐ２の１ｔの時点から１ｔの区間と、ＰＷＭ周期Ｐ２の１５ｔから最後までの１ｔの区間を、Ｌレベルの区間とする必要があると判断する。

そのため、ＰＷＭ周期Ｐ２に含まれるパルスを構成するＨレベルの区間幅は、１３ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０、＋１、＋２のいずれかでなければならない。つまり、ＰＷＭ変調器７３はそのＰＷＭ周期において、−４以上＋２以下の値域に含まれる７の整数のいずれかに対応付けられた７種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器７３に入力可能なデジタル信号は、７段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ８９に入力されたデジタル信号の値が、＋３、＋４といった、ＰＷＭ変調器７３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ８９は、そのＰＷＭ周期にＰＷＭ変調器７３がＰＷＭ変調可能な値の上限値である＋２を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋３、または、＋４）と、変調可能上限値（＋２）との差分（＋１、または、＋２）を、リミット誤差として加算器２１ｄに送る。

次に、図７（ｂ）を参照する。この例は、タイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器７１が、値＋３に対応付けられたデジタル信号をＰＷＭ変調器７３に入力した場合に、ＰＷＭ変調器７３が出力するＰＷＭ信号を示す例である。この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１５ｔであるパルスが出力される。

リミッタ８９は、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ３２は、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１５ｔとなり、ＰＷＭ周期Ｐ１内最後部のＬレベルの区間幅がゼロ（０ｔ）となることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ３２には、ＰＷＭ周期Ｐ２の最初から少なくとも１ｔの区間と、最後までの少なくとも１ｔの区間を、Ｌレベルの区間とする必要があると判断する。

そのため、ＰＷＭ周期Ｐ２に含まれるパルスを構成するＨレベルの区間幅は、１５ｔ以下に抑える必要がある。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０、＋１、＋２、＋３のいずれかでなければならない。つまり、ＰＷＭ変調器７３はそのＰＷＭ周期において、−４以上＋３以下の値域に含まれる８の整数のいずれかに対応付けられた８種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器７３に入力可能なデジタル信号は、８段の階調数を有するデジタル信号である。

そこで、タイミングτ_０１において、加算器２７からリミッタ８９に入力されたデジタル信号の値が、＋４といった、ＰＷＭ変調器７３がＰＷＭ周期Ｐ２において変調できない値である場合、リミッタ８９は、そのＰＷＭ周期にＰＷＭ変調器７３がＰＷＭ変調可能な値の上限値である＋３を遅延器３１に出力する。そして、加算器２７から入力されたデジタル信号（＋４）と、変調可能上限値（＋３）との差分（＋１）を、リミット誤差として加算器２１ｄに送る。

次に、図７（ｃ）を参照する。この例は、ＰＷＭ周期Ｐ１とその直前のＰＷＭ周期（図示せず）との境界に相当するタイミングで、ＭＡＳＨ型ΔΣ変調器７１が、値０に対応付けられたデジタル信号をＰＷＭ変調器７３に入力した場合に、ＰＷＭ変調器７３が出力するＰＷＭ信号を示す例である。この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が９ｔであるパルスが出力される。

リミッタ８９は、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ３３は、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が９ｔとなり、ＰＷＭ周期Ｐ１内最後部のＬレベルの区間幅が３ｔとなることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ３３には、ＰＷＭ周期Ｐ２の最初部においては必ずしもＬレベルの区間とする必要がないと判断する。

この場合、ＰＷＭ周期Ｐ２の最初と最後の両部分において、Ｌレベルの区間を確保する必要はない。したがって、そのＰＷＭ周期にＰＷＭ変調するデジタル信号は、デジタル信号に対応付けられた値で表現して、−４、−３、−２、−１、０、＋１、＋２、＋３、＋４のいずれでもよい。つまり、ＰＷＭ変調器７３はそのＰＷＭ周期において、−４以上＋４以下の値域に含まれる９の整数のいずれかに対応付けられた９種のデジタル信号をＰＷＭ変調可能である。このとき、ＰＷＭ変調器７３に入力可能なデジタル信号は、９段の階調数を有するデジタル信号である。

そこで、上記ＰＷＭ周期Ｐ１とその直前の周期（図示せず）との境界に相当するタイミングにおいて、加算器２７からリミッタ８９に入力されたデジタル信号の値を、リミッタ８９は遅延器３１に対してそのまま出力する。

最後に、図７（ｄ）を参照する。この例は、タイミングτ_０１で、ＭＡＳＨ型ΔΣ変調器７１が、値−４に対応付けられたデジタル信号をＰＷＭ変調器７３に入力した場合に、ＰＷＭ変調器７３が出力するＰＷＭ信号を示す例である。この場合、ＰＷＭ周期Ｐ１におけるＨレベルの区間幅が１ｔであるパルスが出力される。このように、本実施形態によるＰＷＭ変調方法においては、ＰＷＭ変調器７３に入力可能な値の値域の最小値に対応付けられたデジタル信号が入力された場合であっても、立ち上がりと立ち下がりを備えたパルスを出力するため、ＰＷＭ信号の出力値の線形性（リニアリティ）が向上されている。

リミッタ８９は、ＰＷＭ周期Ｐ１においてＰＷＭ信号Ｓ３４は、ＰＷＭ周期Ｐ１内のＨレベルの区間幅が１ｔとなり、ＰＷＭ周期Ｐ１内最後部のＬレベルの区間幅が７ｔとなることを認識する。そして、リミッタ８９は、当該認識に基づき、ＰＷＭ周期Ｐ２においてＰＷＭ信号Ｓ３４には、ＰＷＭ周期Ｐ２の最初部においては必ずしもＬレベルの区間とする必要がないと判断する。

そこで、ＰＷＭ信号Ｓ３３のＰＷＭ周期Ｐ２の場合と同様、タイミングτ_０１において、加算器２７からリミッタ８９に入力されたデジタル信号の値を、リミッタ８９は遅延器３１に対してそのまま出力する。

このように、本実施の形態によるＰＷＭ変調方法においては、ＰＷＭ変調の出力値を、２つの連続したＰＷＭ周期で決定するため、ＰＷＭ周期１周期以上の区間幅を有するパルスを用いてＰＷＭ変調出力値を表すことができる。また、ＰＷＭ周期１周期において、少なくとも１つの、立ち上がりと立ち下がりを備えたパルスを出力するため、ＰＷＭ変調の出力値における線形性（リニアリティ）の確保の点で有利である。

これまで、第３の実施形態においては、ＰＷＭ周期の時間中心付近にＨレベルのパルスが存在する形態を用いて説明している。しかしながら、本発明にかかるＰＷＭ変調方法は、当然のことながら、図８に示すような、ＰＷＭ周期の時間中心付近にＬレベルの区間が必ず存在するような形態を用いることも可能である。

（第２および第３の実施形態変形例）
図９は、第２および第３の実施形態によるＰＷＭ変調方法を用いることができるＤ／Ａ変換器１ｃの変形例１ｄを示すブロック図である。

Ｄ／Ａ変換器１ｄは、ＭＡＳＨ型ΔΣ変調器９１を有する。ＭＡＳＨ型ΔΣ変調器９１は、メインループ９３、サブループ２３、および、微分器５５を含む。Ｄ／Ａ変換器１ｄは、Ｄ／Ａ変換器１ｂ（図３）と同様、加算器２７よりも前、メインループ９３内にリミッタ９９を備える。リミッタ９９は、微分器５５の遅延器２５ａの出力を入力することができ、リミッタ９９は、上述の動作に加えてさらに遅延器２５ａの出力に基づいて、出力するデジタル信号を制限し、適切に制限にかかる誤差を後続のデジタル信号に配分することができる。このようなリミッタ９９を用いれば、ＭＡＳＨ型ΔΣ変調器９１の安定性を確保しながらＰＷＭ変調にかかるダイナミックレンジを拡大することができ、Ｄ／Ａ変換器としてさらに有利である。

なお、本実施形態においても、デジタル信号出力器は、ＭＡＳＨ型ΔΣ変調器に限定されない。デジタル信号を出力可能な機器であれば、何ら限定なく、本発明におけるデジタル信号出力器として使用することができる。

本発明にかかるＰＷＭ変調方法は、最短のパルス幅の制限があるシステムにおいて、当該制限による入力可能なデジタル信号の階調数（ダイナミックレンジ）の減少を最小限に抑え、ＰＷＭ変調されるデジタル信号の階調数を広く取ることを可能とする。本方法は、Ｄ／Ａ変換器等におけるＰＷＭ変調方法として有用である。

第１の実施形態におけるＤ／Ａ変換器 第１の実施形態によるＰＷＭ変調方法によるＰＷＭ信号出力例 第１の実施形態におけるＤ／Ａ変換器変形例 第２および第３の実施形態におけるＤ／Ａ変換器 第２の実施形態によるＰＷＭ変調方法によるＰＷＭ信号出力例 第２の実施形態によるＰＷＭ変調方法によるＰＷＭ信号出力別例 第３の実施形態によるＰＷＭ変調方法によるＰＷＭ信号出力例 第３の実施形態によるＰＷＭ変調方法によるＰＷＭ信号出力別例 第２および第３の実施形態におけるＤ／Ａ変換器変形例 従来のＰＷＭ変調方法によるＰＷＭ信号出力例 従来のＰＷＭ変調方法によるＰＷＭ信号出力別例

符号の説明

１ａ：Ｄ／Ａ変換器
１ｂ：Ｄ／Ａ変換器
１ｃ：Ｄ／Ａ変換器
１ｄ：Ｄ／Ａ変換器
１１ ：ＭＡＳＨ型ΔΣ変調器
１３ ：パルス幅変調器
１３ａ：パルス生成部
１３ｂ：フラグ生成部
１５ ：クロック信号生成器
１５ａ：クロック信号生成部
１５ｂ：分周器
２１ ：メインループ
２１ａ：加算器
２１ｂ：第１局部量子化器
２１ｃ：減算器
２１ｄ：加算器
２１ｅ：遅延器
２３ ：サブループ
２３ａ：加算器
２３ｂ：第２局部量子化器
２３ｃ：減算器
２３ｄ：帰還回路
２５ ：微分器
２５ａ：遅延器
２５ｂ：減算器
２７ ：加算器
２９ ：リミッタ
３１ ：遅延器
５１ ：ＭＡＳＨ型ΔΣ変調器
５５ ：微分器
６１ ：メインループ
６９ ：リミッタ
７１ ：ＭＡＳＨ型ΔΣ変調器
７３ ：パルス幅変調器
７３ａ：パルス生成部
８９ ：リミッタ
９１ ：ＭＡＳＨ型ΔΣ変調器
９３ ：メインループ
９９ ：リミッタ

Claims (17)

1. 周期的に入力信号を受けて前記入力信号に対応したデジタル信号を出力するデジタル信号出力器と、前記周期に同期して所定の値域に含まれるデジタル信号をパルス幅変調可能なパルス幅変調器とを用いて、前記パルス幅変調器において前記デジタル信号をパルス幅変調してパルス幅変調信号を生成するパルス幅変調方法であって、
   前記デジタル信号出力器が、第１のタイミングにおいて、入力信号に対応した第１値を第１デジタル信号として前記パルス幅変調器に対して出力するステップと、
   前記デジタル信号出力器が、前記第１値に基づいて、制限された値域を決定するステップと、
   前記デジタル信号出力器が、新たな入力信号に対応した第２値を決定するステップと、
   前記デジタル信号出力器が、前記第２値は前記制限された値域に含まれるか否か、を判断し、含まれると判断したときは、前記周期１周期が経過した以降の第２のタイミングにおいて、前記第２値を第２デジタル信号として前記パルス幅変調器に対して出力し、含まれないと判断したときは、前記第２のタイミングにおいて、前記制限された値域に含まれる値を前記第２デジタル信号として前記パルス幅変調器に対して出力するステップと、
   前記パルス幅変調器が、前記第２デジタル信号をパルス幅変調してパルス幅変調信号を生成するステップと、を有するパルス幅変調方法。
2. 前記制限された値域は、前記所定の値域に含まれる請求項１に記載のパルス幅変調方法。
3. 前記パルス幅変調信号は、少なくとも、入力されたデジタル信号の値に基づく時間幅を備えた、第１信号の区間および前記第１信号と異なる出力レベルを有する第２信号の区間のいずれかを含み、
   前記第１デジタル信号に基づいて生成されるパルス幅変調信号の後に前記第２デジタル信号に基づいて生成されるパルス幅変調信号を接続して構成される信号が、２つの第１信号の区間、および、前記２つの第１信号の区間に挟まれた第２信号の区間を含み、前記第２信号の区間が所定の時間幅以上の区間を有するように、前記制限された値域が決定される請求項２に記載のパルス幅変調方法。
4. 前記制限された値域を決定するステップは、前記第１値と前記第１のタイミングが含まれる周期内の所定のタイミングにおける前記パルス幅変調信号の出力レベルとに基づいて、制限された値域を決定し、
   前記パルス幅変調信号を生成するステップは、前記所定のタイミングにおける前記パルス幅変調信号の出力レベルに基づいて、前記第２デジタル信号に対応したパルス幅変調信号を生成する請求項３に記載のパルス幅変調方法。
5. 各周期における前記第１信号の区間は、前記周期の時間中心に関し前後に対称であり、かつ、前記第１のタイミングから始まる周期と前記第２のタイミングから始まる周期の境界において前記パルス幅変調信号は前記第２信号を有する請求項３に記載のパルス幅変調方法。
6. 各周期における前記第１信号の区間は、前記周期の時間中心から所与の時間だけずれた時点に関し前後に対称である請求項３に記載のパルス幅変調方法。
7. 前記パルス幅変調信号を生成するステップは、前記第１のタイミングから始まる周期と前記第２のタイミングから始まる周期の境界において、前記パルス幅変調信号が前記第１信号を有するように、前記パルス幅変調信号を生成可能である、請求項６に記載のパルス幅変調方法。
8. 前記所定の値域および制限された値域は、これら両値域の幅の差が所定値以下となるように設定される請求項４に記載のパルス幅変調方法。
9. 周期的に入力信号を受けて前記入力信号に対応したデジタル信号を出力するデジタル信号出力器と、前記周期に同期して所定の値域に含まれるデジタル信号をパルス幅変調可能なパルス幅変調器とを有し、
   前記パルス幅変調器が前記デジタル信号をパルス幅変調してパルス幅変調信号を生成するデジタル−アナログ変換器であって、
   前記デジタル信号出力器は、前記入力信号に対応したデジタル信号を生成するデジタル信号生成部と、前記生成されたデジタル信号を制限して出力するデジタル信号制限部とを備え、
   前記デジタル信号制限部は、前記デジタル信号生成部が生成したデジタル信号を、第１のタイミングにおいて前記デジタル信号出力器が前記パルス幅変調器に対して出力した第１デジタル信号に基づいて制限された値域に制限し、前記制限されたデジタル信号を、前記第１のタイミングから１周期経過した第２のタイミングにおいて第２デジタル信号として前記パルス幅変調器に対して出力し、前記制限で生じた誤差をリミット誤差としてデジタル信号生成部に送り、
   前記パルス幅変調器は、入力された前記第２デジタル信号をパルス幅変調してパルス幅変調信号を生成するパルス生成部を備えるデジタル−アナログ変換器。
10. 前記パルス生成部のするパルス幅変調は、入力されるデジタル信号の値に基づき、少なくとも、第１信号の区間および前記第１信号と異なる出力レベルを有する第２信号の区間のいずれかを含むパルス幅変調信号を出力するものであって、
    前記パルス生成部は、前記第１デジタル信号に基づいてパルス幅変調信号を生成し出力した後、連続して前記第２デジタル信号に基づいてパルス幅変調信号を生成して出力し、
    前記連続して出力されたパルス幅変調信号は、少なくとも２つの第１信号の区間、および、前記２つの第１信号の区間に挟まれた第２信号の区間を含み、
    前記デジタル信号制限部は、前記挟まれた第２信号の区間が所定の時間幅以上の区間幅を有するように、前記第２デジタル信号を出力する請求項９記載のデジタル−アナログ変換器。
11. さらに、前記パルス幅変調器は、前記パルス生成部が生成する前記パルス幅変調信号に応じたフラグを生成するフラグ生成部を備え、
    前記デジタル信号制限部は、前記デジタル信号生成部が生成したデジタル信号を、前記第１デジタル信号に基づいて生成されるパルス幅変調信号に応じたフラグの前記第１のタイミングにおける状態に基づいて前記制限された値域に制限し、前記第２デジタル信号として出力し、
    前記パルス生成部は、前記フラグの状態に基づいて、前記第２デジタル信号に対応したパルス幅変調信号を生成する請求項１０に記載のデジタル−アナログ変換器。
12. 前記パルス生成部は、各周期における前記第１信号の区間が前記周期の時間中心に関し前後に対称であり、かつ、前記第１のタイミングから始まる周期と前記第２のタイミングから始まる周期の境界において前記パルス幅変調信号が前記第２信号を有するように、前記パルス幅変調信号を生成する請求項１０に記載のデジタル−アナログ変換器。
13. 前記パルス生成部は、前記第１信号の区間が前記周期の時間中心から所与の時間だけずれた時点に関し前後に対称であるように、前記パルス幅変調信号を生成する請求項１０に記載のデジタル−アナログ変換器。
14. 前記パルス生成部は、前記第１のタイミングから始まる周期と前記第２のタイミングから始まる周期の境界において前記パルス幅変調信号が前記第１信号を有するように、前記パルス幅変調信号を生成可能である、請求項１３に記載のデジタル−アナログ変換器。
15. 前記第１デジタル信号に基づいて生成され出力されたパルス幅変調信号が、前記第１のタイミングから始まる周期において前記第１信号の区間のみを含む場合、
    前記デジタル信号制限部は、前記第２デジタル信号に基づいて生成され出力されるパルス幅変調信号が、前記第２のタイミングから始まる周期において前記第２信号の区間を有するように、前記デジタル信号生成部が生成したデジタル信号を前記制限された値域に制限して前記第２デジタル信号として出力し、
    前記パルス生成部は、前記第２タイミングから始まる周期の始期においてパルス幅変調信号が前記第２信号の区間を有するように、前記第２デジタル信号に対応したパルス幅変調信号を生成し、
    前記第１デジタル信号に基づいて生成され出力されたパルス幅変調信号、および、前記第２デジタル信号に対応したパルス幅変調信号がそれぞれ、少なくとも１つの所定の個数のエッジを有する請求項１１に記載のデジタル−アナログ変換器。
16. 前記所定の値域および前記制限された値域は、これら両値域の幅の差が所定値以下となるように設定される請求項９に記載のデジタル−アナログ変換器。
17. 前記デジタル信号生成部は、ノイズシェーピング型デルタ−シグマ量子化器である請求項９ないし１６のいずれか１つに記載のデジタル−アナログ変換器。

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