KR920006016B1

KR920006016B1 - Pwm형 d/a변환기

Info

Publication number: KR920006016B1
Application number: KR1019890013800A
Authority: KR
Inventors: 가즈야 도요마끼
Original assignee: 니뽕 빅터 가부시끼가이샤; 다까노 시즈오
Priority date: 1988-09-29
Filing date: 1989-09-26
Publication date: 1992-07-25
Also published as: KR900005707A; JPH0787375B2; EP0361965B1; EP0361965A3; JPH02168728A; DE68926140D1; EP0361965A2; US5008675A; DE68926140T2

Abstract

내용 없음.

Description

PWM형 D/A변환기

제1도 내지 제3도는 본 발명에 의한 PWM형 D/A변환기의 제1실시예 내지 제3실시예를 도시하는 블록 구성도면.

제4도, 제5도는 PWM 신호 A 내지 C에 관계하는 변환 출력 파형을 도시하는 도면.

제6도는 본 발명의 제1실시예 내지 제3실시예의 각 구성 부분의 입출 신호를 도시하는 도면.

제7도는 본 발명에 의한 PWM형 D/A변환기의 변환 출력파형을 도시하는 도면.

제8도는 본 발명의 동일 조건하에 있어서의 종래의 PWM 변환기의 변환 출력 파형을 도시하는 도면.

제9도 내지 제11도는 입력신호의 주기 T를 넘는 범위에서 설정된 변환 출력 파형에 관계하는 본 발명의 제1실시예 내지 제3실시예의 각 구성부분의 입출신호를 도시하는 도면.

제12도는 종래의 PWM형 D/A변환기의 변환 출력 파형을 도시하는 도면이다.

제13도는 본 발명에 따른 PWM 변환기의 구체적 일례를 도시한 도면.

제14도는 제13도에 도시한 PWM 변환기의 출력 타이밍 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1의 PWM 변환기 2 : 제2의 PWM 변환기

3 : 제3의 PWM 변환기 4 : 인버터

5 : 가산기 6 : 감산기

7 : 입력단자 8 : 출력단자

본 발명은 비교적 고속, 정밀도가 요구되는 예컨대 PWM 오디오 신호의 복조등에 사용되는 PWM(Pulse Width Modulation)형 D/A변환기에 관한 것이다.

PWM형 D/A변환기(이하, PWM 변환기라 쓴다)를 사용함으로서 PCM 오디오 신호등을 복조(D/A 변환)하는 경우엔 복조된 신호에 오차가 생기지 않도록 어떤 일정한 타이밍 위치를 중심으로 시간 적대칭인 파형으로 변환할 필요가 있다.

제12도는 종래의 PWM형 D/A변환기의 변환출력파형을 도시하는 도면이다.

동 도면에 있어서 +3 내지 -3의 7값은 디지탈 입력 신호의 값, T는 이 입력 신호의 주기(입력 샘플 주기), t는 변환에 필요한 클럭신호 CK의 주기이다. 그리고, 이 입력신호를 PWM 신호로 변환할 수 있는 분해능 m은,

로 된다. 동 도면에서 도시하듯이 T/t=16이면 상기의 (1)에서 m=7로 되며, 따라서 +3 내지 -3의 7값의 입력신호에 다른 PWM 신호를 얻을 수 있다.

상술한 바와같이 종래의 PWM 변환기는 PCM오디오 신호등을 고속, 고분해 등으로 복조할 필요가 있는 용도에선, 전술한 (1)식으로 분명 하듯이 매우 높은 주파수의 클록 신호가 필요해지면, 그 경우, 불요 복사가 증가되며 다른 기기에 방해가 되거나 안정인 발진 소자가 얻어지기 어렵다는 등 여러가지 문제점이 생기고 있었다.

본 발명은 상술의 입력 신호의 주기와 분해능을 변경하지 않고 필요한 클록 신호의 주파수를 저감 가능으로 하고, 또, 입력 신호의 주기와 클록 신호의 주파수를 변경하지 않고 분해능을 증가 가능으로 하는 PWM형 D/A변환기를 제공하는 것을 목적으로 한다.

상술한 과제를 해결하기 위해 본 발명은 하기 (1),(2)의 구성으로 되는 PWM형 D/A변환기를 제공한다. (1) 일정 주기마다 연속하는 디지탈 입력 신호가 입력되며 제1의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍 위치가 전기 입력 신호안의 홀수째의 입력 신호의 값에 따라서 설정되며, 전기 제1의 출력신호의 H레벨에서 L레벨로의 입상의 타이밍 위치가 전기 입력 신호의 짝수째의 값에 따라서 실행되는 제1의 PWM 변환기와 전기 입력 신호가 입력되며, 제2의 출력신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 홀수째의 값에 따라서 설정되며, 전기 제2의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍위치가 전기 짝수째의 값에 따라서 설정되는 제2의 PWM 변환기와, 전기 제1의 PWM 변환기에서의 전기 제2의 출력 신호의 합신호를 출력하는 가산기로 이뤄지며, 전기 입력 신호에 대응한 아날로그 신호가 전기 가산기의 출력으로부터 얻어지도록 한 것을 특징으로 하는 PWM D/A변환기.

(2) 일정 주기마다 연속하는 디지탈 입력 신호가 입력되며, 제1의 출력 신호의 레벨에서 H레벨로의 입상의 타이밍 위치가 전기 입력 신호의 홀수째의 값에 따라서 설정되며, 전기 제1의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 입력 신호의 짝수째의 값에 따라서 설정되는 제1의 PWM 변환기와, 전기 입력 신호가 입력되고, 제3의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍 위치가 전기홀수째의 값의 역극성의 값에 따라서 설정되며, 전기 제3의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 짝수째의 값의 역극성의 값에 따라서 설정되는 제3의 PWM 변환기와, 전기 제1의 PWM 변환기로부터의 전기 제1의 출력 신호가 전기 제3의 PWM 변환기로부터의 전기 제3의 출력 신호가 입려되며, 전기 제1 및 제3의 신호의 차 신호를 출력하는 감산기로 이뤄지며, 전기 입력 신호에 대응한 아날로그 신호가 전기 감산기의 출력에서 얻어지도록 한 것을 특징으로 하는 PWM형 D/A변환기.

이하, 본 발명에 의한 PWM형 D/A변환기를 제1도 내지 제11도를 따라서 설명한다. 여기에선 T/t=8인 경우에 대해서 설명한다.

제1도 내지 제3도는 본 발명에 의한 PWM형 D/A변환기의 제1실시예 내지 제3실시예를 도시하는 블록 구성도면, 제4도, 제5도는 PWM 신호 A 내지 C에 관계하는 변환 출력 파형을 도시하는 도면, 제6도는 본 발명의 제1실시예 내지 제3실시예의 각 구성부분의 입출 신호를 도시하는 도면, 제7도는 본 발명으로 되는 PWM형 D/A 변환기의 변환출력 피형을 도시하는 도면, 제8도는 본 발명과 동일 조건하에 있어서의 종래의 PWM 변환기의 변환출력 파형을 도시하는 도면이다.

제1도에 도시하듯이 입력단자(7)에 인가된 디지탈 입력 신호는 제1의 PWM 변환기(1)에서 PWM신호A(제1의 출력신호)에 D/A변환됨과 동시에 제2의 PWM 변환기(2)에서 PWM신호 B(제2의 출력신호)에 D/A변환된다. 그리고, 이들 PWM신호(A),(B)는 아날로그 가산기(5)에서 가산된 다음, 출력단자(8)에서 합 신호인 PWM 신호(A+B)가 출력된다.

여기에서 제4도, 제5도에 도시하듯이 일정 주기마다 연속해서 공급되는 +3 내지 -3의 7값을 가지는 전기 디지탈 입력 신호의 홀수째의 값으로 전기 PWM신호 A는 제4도에 도시한 타이밍에서 클륵 신호 CK에 동기해서 L레벨(Low Level)에서 H레벨(High level)로 입상하도록 설정 출력되며, 또, 전기 PWM신호 B는 제5도에 도시하는 타이밍에서 클록신호 CK에 동기해서 H레벨에서 L레벨로 입상하도록 설정 출력되며, 또, 전기 PWM신호 B는 제5도에 도시하는 타이밍에서 록신호 CK에 동기해서 H레벨에서 L레벨로 입하하도록 설정 출력된다.

입력 신호의 이 짝수째의 값에 대한 PWM 신호 (A),(B)의 타이밍 파형은 전술한 제6도에 도시한 홀수째일때의 PWM 신호(B),(A)의 파형이 되는데, PWM 신호(A+B)는 같은 파형으로 된다.

이같이 되어, 상기한 본 발명이 되는 PWM형 D/A변환기의 변환 출력 파형은 제7도에 도시하듯이 시간적 대칭 파형인 출력 신호로서 얻어진다.

이같이 제1도에 도시하는 본 발명이 되는 PWM 변환기의 분해능 m1은

로 된다.

그런데, 전술한 본 발명의 것과 T/t의 값이 같은 조건(즉, T/t=8)로한, 전술한 종래의 PWM 변환기의 변환출력 파형은 제8도에 도시하듯이 +1 내지 -1의 3값을 가지는 디지탈 입력 신호에 따른 PWM 신호밖에 얻어지지 않는다는 점에서 +3 내지 -3의 7값을 가지는 디지탈 입력 신호에 따른 PWM신호를 얻는 본 발명의 것보다 분해능이 뒤진다.

또, 전술한 제12도에 도시하는 종래의 PWM 변환기의 교환 출력은 제7도에 도시하는 본 발명의 변환출력과 같다. +3 내지 -3의 7값에 따른 PWM신호가 얻어지는데 이 경우, 본 발명의 것은 T/t=8이면 되는데 대하여, 종래의 것은 T/t=16이 필요하므로 입력신호의 주기와 분해능이 본 발명의 것과 같은 경우, 2배의 주파수의 클럭 신호가 필요하다는 것이 뒤진다. 본 발명은 입력 신호의 주기와 클록 신호의 주파수가 종래의 것과 같은 경우, 종래의 것보다 분해능을 (2배+1)로 증가할 수 있다.

그런데, 본 발명의 제2실시예는 제2도에 도시하듯이 입력단자(7)에 인가된 디지탈 입력 신호는 제1의 PWM 변환기(1)에서 PWM 신호 A로 변환됨과 동시에, 제3의 PWM 변환기(3)에서 PWM신호 C(제3의 출력신호)로 변환된다. 그리고, 이들 PWM 신호 A,C는 아날로그 감산기(6)에서 감산된 다음, 출력단자(8)에서 차신호의 PWM 신호 C(A-C) 또는 (C-A)가 출력된다. 또한 제1도에 도시하는 것과 동일 구성부분에는 동일 부호를 붙이고 그 설명을 생략한다.

여기에서 제4도, 제5도에, 도시하듯이 +3 내지 -3의 7값을 가지는 전기 디지탈 입력 신호의 홀수째의 값으로 PWM 신호 A는 제4도에 도시하는 타이밍에서 클록신호 CK에 동기해서 L레벨에서 H레벨로 입상토록 설정출력되며, 또 전기 PWM신호 C는, 전기 입력 신호의 값의 역극성의 값에 따른 제4도의 파형 출력(예컨대, 입력신호의 값이 +3일 경우, 제4도에 도시하는 -3의 타이밍 파형일 것, 이것은 그 입력값에 대한 제5도의 파형을 반전한 것이다)에 도시되는 타이밍이며, 클록신호 CK에 동기해서 L레벨에서 H레벨로 입상하도록 설정 출력된다. 전기 입력 신호의 일정주기(1T)경과후 (즉, 전기 디지탈 입력 신호의 홀수때 경과후), 전기 디지탈 입력 신호의 짝수째의 값으로 PWM 신호 A는 제5도에 도시하는 타이밍에서 H레벨에서 L레벨로 입하하도륵 설정 출력되며, 또, 전기 PWM신호 C는 전기 입력 신호의 값의 역극성의 값에 따른 제5도의 파형출력(예컨대, 입력 신호의 값이 +3의 경우, 제5도에 도시하는 -3의 타이밍 파형을 가리킨다. 이것은 그 입력값에 대한 제4도의 파형을 반전한 것이다)에 도시되는 파형이며, 클록 신호CR에 동기해서 H레벨에서 L레벨로 입하토록 설정 출력된다.

즉, PWM신호 C는 전술한 PWM 변환기(2)로부터의 PWM신호 B를 반전한 것

이다.

그런데, 본 발명의 제3실시예는 제3도에 도시하는 구성, 즉, 전술한 제2도에 도시하는 PWM 변환기(3)의 대신에 제2의 PWM 변환기(2)와 그 출력을 반전하는 인버터(4)를 계속 접속한 구성의 것이며, 그이외의 구성은 제2도에 도시한 것과 동일함으로, 동일 부호를 붙이고 그 설명을 생략한다.

이같이 되어, 제2도, 제3도에 도시하듯이 PWM신호A.C를 아나로그 감산기(6)으로 감산해서 얻는 차신호(A-C)는

이므로 전술한 제1도에 도시하는 아날로그 감산기(5)에서 출력되는 합신호(A+B)의 변환출력과 동일해진다.

전기 디지탈 입력 신호의 짝수째의 값에 대한 PWM 신호 A의 타이밍 파형은 제6도에 도시한 홀수째일때의 PWM 신호 B의 파형과 같게되며, PWM 신호 C의 타이밍 파형은 제6도에 도시한 홀수째일때의 PWMA의 파형을 반전한 것으로 되는데, 차신호(A-C)의 타이밍 파형은 제6도에 도시한 홀수째일때의 파형이 된다.

이상, 제2도, 제3도의 PWM 변환기는 제2도의 PWM 변환기와 동일한 변환 출력이 얻어진다.

또한, 제2도, 제3도의 PWM신호 A,C 또는 PWM신호 A,B에 포함되는 동상 성분의 억압 효과가 얻어지므로 전원 소음이나 PWM 변환기에서 발생하는 왜곡의 동상 성분을 억압할 수 있다는 효과도 얻어진다.

그런데, 전술한 것은 +3 내지 -3의 7값을 가지는 디지탈 입력 신호를 PWM 변환기 1 내지 3에서 변환 출력한 PWM신호 A-C의 출력의 입상, 입하의 타이밍 위치가 입력 신호의 주기내에 있을 경우의 것이였다.

이것에 대해서 후술하는 것은 상기의 타이밍 위치가 입력 신호의 주기를 넘어서 존재할때의 것에 대해서 말한다.

즉, (1) PWM신호 A,B의 출력의 입상, 입하의 타이밍 위치를 입력 신호의 주기를 넘어서는 범위에 걸쳐서 설정하거나, 또,(6) 전기 PWM 신호 A,C의 입상, 입하의 타이밍 위치를 입력 신호의 주기 T를 넘는 범위에 걸쳐 설정하면, PWM신호 A,B,C,의 각 출력 타이밍은 예컨대 제9도, 제10도에 도시하듯이 되며, +7 내지 -7의 15값을 갖는 디지탈 입력 신호를 변환 출력할 수 있다.

상기(ㄱ),(ㄴ)은 각각 제1도(제1실시예), 제2도와 제3도(제2실시예와 제3실시예)의 설명에 있어서 제4도를 제9도와 바꿔읽고, 제5도를 제10도와 바꿔읽은 것으로 된다.

제9도, 제10도는 2T의 범위에 걸치며 입하의 타이밍 위치가 설정되고 있는 예도 있다.

제9도, 제10도의 파선부는 하나전의 입력신호의 값, 또는 하나 후의 입력 신호의 값으로 영향되는 범위를 도시한다.

제1도와 제2도(제3도)에서 같은 변환 클럭 상기(ㄱ)과 (ㄴ)에서도 같은 변환 출력이 얻어진다. 설정되는 타이밍 위치의 시간폭이 T+2(n-1) t(n는 자원수)일때, 분해능 m3은

이 된다. 제9도, 제10도의 경우, +7 내지 -7의 15값으로 되어 있고 같은 입력 신호의 주기 T와 클럭 신호의 주기 t에 대해서 제4도, 제5도의 경우보다(2배+1)의 분해능이 얻어진다.

단, 연속하는 2개의 입력 신호의 값을 가산한 값의 절대값 s가

의 값을 초과하는 경우에는 입상의 타이밍 위치와 입하의 타이밍 위치가 겹쳐지고 말며 바른 변환이 되지 못하게 된다.

제9도, 제10도에 도시하는 예에선 절대값 S가 7을 초과하는 (8이상)과 겹친다. 따라서, 상기(ㄱ)(ㄴ)은

즉, S≤m1의 조건을 채우는 입력 신호에 대해서 분해능을 증가할 수 있다. 이것을 유효하게 응용할 수 있는 입력 신호의 예로선 비트 압축 때문에 교차의 노이즈 세핑을 실시한 신호등이 있다.

입력 신호가 +2, +7,-3,-4, +2, 0,…으로 계속하는 경우의 상기(ㄱ),(ㄴ)의 출력 타이밍 파형의 예를 제11도에 도시한다.

여기에선, 전기 출력단자(8)의 파형(A+B) 또는 (A-C)는 일련하면, 시간 대칭성이 다쳐지고 있는 것같으나 이것은 시간 대칭 파형이 겹치고 있기 때문이다.

동 도면에 있어서 홀수째만의 입력 신호를 변환한 것이 D, 짝수째만이 입력 신호를 변환한 것이 E이며, D, E 더불어 시간적 대칭성을 가지는 파형이다. 한편, D와 E를 가산하면,(A+B)=(A-C)의 파형과 전형같아진다.

따라서, 출력단자(8)의 신호는 시간적 대칭성은 다쳐지고 있지 않으며 위상 오차는 생기지 않는다.

제13도는 본 발명에 의한 PWM 변환기의 구체적 1예를 도시하는 도면, 제14도는 제13도에 도시하는 PWM 변환기의 출력 타이밍 파형 도면이다.

제13도에 도시하듯이 16개씩의 D플립플롭(이하, DFT라 기한다)D₀내지 D₁₅, D₀' 내지 D₁₅'는 각각 종속접속되고 있으며, 이것에 제l4도에 CK에서 도시하는 클록을 공급하는 것으로 시프트레지스터 I, II로서 동작한다.

디코더 III에는 디지탈 입력 신호가 공급되고 있으며, 또,15개의 출력 J0-J14(=J)와 15개의 출력 K₀내지 K₁₄(=K)는 하기하는 제1표 및 제2표에 도시하듯이 공급되는 디지탈 입력 신호의 입력값에 따라서 변환 출력된다. 제1표는 데코더 III의 J출력 변환표, 제2표는 디코더 III의 K출력 변환표이다. 이들 제1표 및 제2표에 있어서 「1」은 H레벨을 「0」은 L레벨을 각각 나타낸다.

[표 1a]

[표 1b]

[표 2]

그런데, 제13도에 도시한 신호 F와 신호 G는 각각 시프트 레지스터 Ⅰ, Ⅱ를 구성하는 DFF의 D₀내지 D₁₅, D₀' 내지 D₁₅'로의 데이타 세트용 타이밍 펄스신호이며, 도시하지 않은 타이밍 생성회로에서 공급된다. 신호 F는 디코더 III에 공급되는 홀수째의 디지탈 입력신호에 대한 디코더 III의 출력 J₀내지 J₁₄, K₀내지 K₁₄가 확정된 후, 제14도에 F로 도시하는 타이밍이며, 클록 CK의 1주기의 거의

기간만큼 H레벨로 되며, 또, 신호 G는 디코더 III에 공급되는 짝수째의 디지탈 입력신호에 대한 디코더 III의 출력 J₀내지J₁₄, K₀내지 K₁₄가 확정된 후, 동 도면에 G로 도시하는 타이밍에서 클록 CK의 1주기의 거의

주기만큼 H레벨로 된다.

DFF의 D₀내지 D₁₅, D₀' 내지 D₁₅'의 프리세트(PR)의 단자에 접속된 NAND회로 N₀내지 N₁₀, N₀' 내지 N₁₄'는 데코더 III의 출력 J₀내지 J₁₄, K₀내지 K₁₄를 신호 F로 게이팅한다. 즉, 데코더 III의 출력 J₀내지 J₁₄, K₀내지 K₁₄의 H레벨의 부분만 프리세트되게 된다.

이 동작으로 PWM 변환기의 출력 A, C(제13도 및 제14도에 A, C로 도시한다)의 L레벨에서 H레벨로의 입상 타이밍의 설정이 이뤄진다.

또, DFF의 D₀내지 D₁₅, D₀' 내지 D₁₅'의 클리어(CLR)단자에 접속된 NAND회로 N₁내지 N₁₄₁, N₁'내지 N₁₄₁'은 데코더 III의 출력 J₀내지 J₁₄, K₀내지 K₁₄를 Gm 의해 게이팅한다. 즉, 디코더 III의 출력 J₀내지 J₁₄, K₀내지 K₁₄의 H레벨의 부분만 클리어(리세트)된다. 이 동작으로 상기한 PWM 변환 출력 A,C의 H레벨에서 L레벨로의 입하의 타이밍의 설정이 이뤄진다.

따라서, 전술한 제1의 PWM 변환기는 시프트 레지스터 I을 구성하는 DFF의 D₀내지 D₁₅, NAND회로 N₀내지 N₁₄, N₁내지 N₁₄₁, 디코더 III으로 구성되며, 그 출력은 DFF의 D₁₅의 Q출력(제13도 및 제14도에 도시하는 A)로 된다. 또, 전술한 제2의 PWM 변환기는 시프트 레지스터 II를 구성하는 DFF의 D₀'내지 D₁₅', NAND회로 N₀' 내지 N₁₄', N₁' 내지 N₁₄₁', 디코더 III으로 구성되며, 그 출력은 DFF의 D₁₅의

출력(제13도 및 제14도에 도시하는 B)로 되며, 또한 전술한 제3의 PWM 변환기는 상기한 제2의 PWM 변환기의 구성을 공용하고 있으며, 그 출력은 DFF의 D₁₅의

출력(제13도 및 제14도에 도시하는 B)로 되며, 또한 전술한 제3의 PWM 변환기는 상기한 제2의 PWM 변환기의 구성을 공용하고 있으며, 그 출력은 DFF의 D₁₅의 Q출력(제13도 및 제14도에 도시한 C)로 된다.

이상, 본 발명은 T/t=8의 경우를 예로하여 입력신호를 바이포라 신호로서 설명했는데 본 발명은 이것들에 한정되는 것은 아니며, 또 아날로그 가산기(5)나 아나로그 감산기(6)에 적분 요소를 포함한 것을 쓰는등, 여러가지의 추가, 변경이 가능하다.

이상과 같이 본원에 의하면, 입력 신호의 주기와 분해능을 변경하지 않고 필요한 클럭 신호의 주파수를 내림으로서 불요복사를 저감할 수 있고, 또, 클럭 신호의 주파수를 내릴 수 있으므로 인정한 발진 소자를 쓰게되며, 또한, 입력 신호의 주기와 클록 신호의 주파수를 변경하지 않고 분해능을 증가시킴으로서 보다 저밀도가 높은 변환이 가능하다는 등의 효과가 있다.

Claims

일정 주기마다 연속하는 디지탈 입력 신호가 입력되며, 제1의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍 위치가 전기 입력 신호의 홀수째의 값에 따라서 설정되며, 전기 제1의 출력 신호의 H레밸에서 L레벨에서 L레벨로의 입하의 타이밍 위치가 전기 입력 신호의 짝수째의 값에 따라서 설정되는 제1의 PWM 변환기와, 전기 입력 신호가 입력되며, 제2의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 홀수째의 값에 따라서 설정되며, 전기 제2의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍위치가 전기 짝수째의 값에 따라서 설정되는 제2의 PWM 변환기와, 전기 제1의 PWM 변환기에서의 전기 제1의 출력 신호와, 전기 제2의 PWM 변환기에서의 전기 제2의 출력 신호가 입력되며, 전기 제1및 전기 제2의 출력 신호의 합신호를 출력하는 가산기로 이뤄지며, 전기 입력신호에 대응한 아날로그 신호가전기 가산기의 출력으로 얻어지도록 한 것을 특징으로 하는 PWM형 D/A변환기.
일정 주기마다 연속하는 디지탈 입력 신호가 입력되며, 제1의 출력 신호의 L레벨에서 H레벨로의 입상의 타이밍 위치가 전기 입력 신호의 홀수째의 값에 따라 설정되며, 전기 제1의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 입력 신호의 짝수째의 값에 따라서 설정되는 제1의 PWM 변환기와, 전기 입력 신호가 입력되며 제3의 출력 신호의 L레벨에서 H레벨로의 입하의 타이밍 위치가 전기 홀수째의 값의 역극성의 값에 따라서 설정되며, 전기 제3의 출력 신호의 H레벨에서 L레벨로의 입하의 타이밍 위치가 전기 짝수째의 값의 역극성의 값에 따라서 설정되는 제3의 PWM 변환기와, 전기 제1의 PWM변환기에서의 전기 제1의 출력 신호와, 전기 제3의 PWM 변환기에서의 전기 제3의 출력 신호가 입력되며, 전기 제1 및 전기 제3의 신호의 차신호를 출력하는 감산기로 이뤄지며, 전기 입력신호에 대응한 아나로그 신호가 전기 감산기의 출력에서 얻어지도록 한 것을 특징으로 하는 PWM형 D/A변환기.