JPS59158618A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPS59158618A JPS59158618A JP3308883A JP3308883A JPS59158618A JP S59158618 A JPS59158618 A JP S59158618A JP 3308883 A JP3308883 A JP 3308883A JP 3308883 A JP3308883 A JP 3308883A JP S59158618 A JPS59158618 A JP S59158618A
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- gate
- pulse
- lip
- pulses
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15066—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using bistable devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パルス発生回路に関し、特にＬ Ｓ Ｉ内部
のゲート段数が異なる７リツプ・フロップにおいて７、
一定パルス幅の多相クロツタを発生するパルス発生回路
に関するものである。
のゲート段数が異なる７リツプ・フロップにおいて７、
一定パルス幅の多相クロツタを発生するパルス発生回路
に関するものである。
従来のパルス発生回路は、ディスクＩＪ −） Ｉ Ｃ
で楕成し、ディスクリ−）ＩＣがら出力されるパルスを
外部対は抵抗やコンデンサの値を調整して、必要な一定
パルス巾を生成していたが、このパルス発生回路を高集
積度化するためにＬＳＩに収容する場合、従来方式の抵
抗、コンデンサによる調整は困難である。すなわち、上
記方式はＬＳＩ化に不向きである。しかし、ＬＳＩの内
部ゲートのゲート遅れが小さいため、パルス発生回路に
おいて、１〜２段のゲート段数の差は、一定パルス巾と
みなされ、問題にはならなかったが、近年デー夕処理の
高速化に伴い、ゲート段数の差は大きな問題になってき
た。
で楕成し、ディスクリ−）ＩＣがら出力されるパルスを
外部対は抵抗やコンデンサの値を調整して、必要な一定
パルス巾を生成していたが、このパルス発生回路を高集
積度化するためにＬＳＩに収容する場合、従来方式の抵
抗、コンデンサによる調整は困難である。すなわち、上
記方式はＬＳＩ化に不向きである。しかし、ＬＳＩの内
部ゲートのゲート遅れが小さいため、パルス発生回路に
おいて、１〜２段のゲート段数の差は、一定パルス巾と
みなされ、問題にはならなかったが、近年デー夕処理の
高速化に伴い、ゲート段数の差は大きな問題になってき
た。
Ｌ Ｓ Ｉ内における従来方式の問題点を図によって説
明する。
明する。
第１図は、従来のマスク・スレーブ型エツジ・トリガ・
フリップ・フロップ（以下、ＭＳ型Ｅ。
フリップ・フロップ（以下、ＭＳ型Ｅ。
ＦＦと略す）回路構成の１回路例とそのタイムチャート
である。
である。
クロック端子２が０′の時、クロック・インバータ５を
通り、ゲート６９，７０入力にクロック端子２と同一信
号が入力され、データ人力３の信号とＡＮＤされて、７
リツプ・ゲート８．９に入力される。例えば、データ人
力３にＮ Ｏ＋＋が入力されている場合（タイム・チャ
ートではＴｏ 間にあたる）、ゲート６の出力は１゛′
となり、ゲート８に入力され、ゲート７の出力はＯＩ′
となり、ゲート９に影響を与えない。この時ゲート８の
出力は”０”となり、ゲート９の出力は１′′となる。
通り、ゲート６９，７０入力にクロック端子２と同一信
号が入力され、データ人力３の信号とＡＮＤされて、７
リツプ・ゲート８．９に入力される。例えば、データ人
力３にＮ Ｏ＋＋が入力されている場合（タイム・チャ
ートではＴｏ 間にあたる）、ゲート６の出力は１゛′
となり、ゲート８に入力され、ゲート７の出力はＯＩ′
となり、ゲート９に影響を与えない。この時ゲート８の
出力は”０”となり、ゲート９の出力は１′′となる。
ゲート６．７，８．９に構成されるマスター側ＦＦは°
’Ｏ” （ＱＭ、 ＝ Ｏ、Ｑ、ｏ＝ １ ）で保持さ
れる。
’Ｏ” （ＱＭ、 ＝ Ｏ、Ｑ、ｏ＝ １ ）で保持さ
れる。
七〇にクロック端子２が＋＋ １ ＋＋になると、１６
がＯｎになり、ゲー）１０．１１を活性化する。
がＯｎになり、ゲー）１０．１１を活性化する。
ＱＭよ＝Ｏのため、ゲート１０の出力は°°ｌ″となり
（ゲート１１の出力は°°０−ゲー）１２に入力され、
端子１４（Ｑ８□）は°０″となり、端子１５（Ｑｓｏ
）は１″となる。すなわち、ゲート１０゜１１．１２．
１３で構成されるスレーブ側ＦＦＬｆ”Ｏ”（Ｑ８□−
〇、Ｑ、。−１）になる。この状態でデータ入力３が°
１′″になっても（１，時点）、このＭＳ型Ｅ、ＦＦは
変化しない。次に、クロック端子２が°°０″に変化す
ると（ｔ８）、データ入力３に”■”が入力されている
ため、ゲート６のＵ１カはＮ ＯＩＩになり、ゲー）７
Ｉ７）’出方は°′１″になる。この時ゲート９の出力
（ＱＭｏ）は００″になり、続いて０Ｍ４が１″になる
。次に、クロック端子２が”■”に変化すると（ｔ、）
、ゲート１０の出方は−”ＯＩＩ、ゲート１１の出力は
”■”でＱＢｏ−ｏ、Ｑ８□−１となる。この時、クロ
ック端子２の立上がり変化がらＱ８ｏ−ｏニなるま−ｑ
、、 ゲ−）５，１０，１１゜１３の４段分を経由して
、Ｑ、ｏ−ｏになる。っまり、ゲート４段分の遅延（４
×△ＴＧ）となる。そしてＱ８１はゲート１２を経由す
るため、５×△Ｔ。
（ゲート１１の出力は°°０−ゲー）１２に入力され、
端子１４（Ｑ８□）は°０″となり、端子１５（Ｑｓｏ
）は１″となる。すなわち、ゲート１０゜１１．１２．
１３で構成されるスレーブ側ＦＦＬｆ”Ｏ”（Ｑ８□−
〇、Ｑ、。−１）になる。この状態でデータ入力３が°
１′″になっても（１，時点）、このＭＳ型Ｅ、ＦＦは
変化しない。次に、クロック端子２が°°０″に変化す
ると（ｔ８）、データ入力３に”■”が入力されている
ため、ゲート６のＵ１カはＮ ＯＩＩになり、ゲー）７
Ｉ７）’出方は°′１″になる。この時ゲート９の出力
（ＱＭｏ）は００″になり、続いて０Ｍ４が１″になる
。次に、クロック端子２が”■”に変化すると（ｔ、）
、ゲート１０の出方は−”ＯＩＩ、ゲート１１の出力は
”■”でＱＢｏ−ｏ、Ｑ８□−１となる。この時、クロ
ック端子２の立上がり変化がらＱ８ｏ−ｏニなるま−ｑ
、、 ゲ−）５，１０，１１゜１３の４段分を経由して
、Ｑ、ｏ−ｏになる。っまり、ゲート４段分の遅延（４
×△ＴＧ）となる。そしてＱ８１はゲート１２を経由す
るため、５×△Ｔ。
遅れて変化する。同様に、データ人力３を”０″に変化
し、次のクマツｉ端子２を立上げると（ｔ、）、Ｑ６□
＝Ｏ１ＱＩ］。＝ｏニナルが、Ｑ８．ｔｌ’−）５゜１
０．１２の３段分（３△Ｔ、）遅れ、ＱＥＩＯはゲー）
、５，１０，１２．１３の４段分（４△Ｔ、）遅れるこ
とになる。この７リツブ・フロップ３５．３６を２個以
上組合わせて多相クロックの発生回路を構成するのであ
るが、発生するパルスの立上がりと立下がりとで遅延時
間が生じるため、パルス幅が一定にならず、高速動作す
るものでは、ＬＳＩ化することが困難である。
し、次のクマツｉ端子２を立上げると（ｔ、）、Ｑ６□
＝Ｏ１ＱＩ］。＝ｏニナルが、Ｑ８．ｔｌ’−）５゜１
０．１２の３段分（３△Ｔ、）遅れ、ＱＥＩＯはゲー）
、５，１０，１２．１３の４段分（４△Ｔ、）遅れるこ
とになる。この７リツブ・フロップ３５．３６を２個以
上組合わせて多相クロックの発生回路を構成するのであ
るが、発生するパルスの立上がりと立下がりとで遅延時
間が生じるため、パルス幅が一定にならず、高速動作す
るものでは、ＬＳＩ化することが困難である。
第２図（ＩＬ） （ｂ）は、第１図のＭＳ型Ｅ、ＦＦを
使用した４相パルス発生回路およびそのタイム・チャー
トである。
使用した４相パルス発生回路およびそのタイム・チャー
トである。
第１図のＭＳ型Ｅ、ＦＦを２個（３５，３６）使用し、
ＱＩＩＩｏとＤを接続することによって、クロック周期
の２分周クロック発生器が得られる。
ＱＩＩＩｏとＤを接続することによって、クロック周期
の２分周クロック発生器が得られる。
４相りリック発生の為、３５と３６のクロックは位相反
転のものを必要とし、クロック・インバータ３４からク
ロックが入力される。遅延時間に関しては、クロック・
インバータ３４の遅れ△Ｔ。
転のものを必要とし、クロック・インバータ３４からク
ロックが入力される。遅延時間に関しては、クロック・
インバータ３４の遅れ△Ｔ。
は無視してもよい（全体的に＋△Ｔ、 される為）。
クロック入力３２にパルスが入力されると、ゲート３４
の出力３δ、３９は第２図（ｂ）のタイムチャートの如
くなる。ＭＳ型Ｅ、ＦＦ３５，３６の出力は、第１図と
同様の波形が３５と３６とでは１８０°位相の異なった
信号が出力される。これらの信号はデコーダ３７で手相
クロックを出力する為に使用され、φ０〜φ８までのク
ロックが出力されるが、ｑｓｔとＱｓｏの遅れが異なる
ため、φ０〜φ８ のパルスは、連れの差たけ各々異な
ったパルス巾になり、一定パルス巾のパルスを得ること
ができなかった。
の出力３δ、３９は第２図（ｂ）のタイムチャートの如
くなる。ＭＳ型Ｅ、ＦＦ３５，３６の出力は、第１図と
同様の波形が３５と３６とでは１８０°位相の異なった
信号が出力される。これらの信号はデコーダ３７で手相
クロックを出力する為に使用され、φ０〜φ８までのク
ロックが出力されるが、ｑｓｔとＱｓｏの遅れが異なる
ため、φ０〜φ８ のパルスは、連れの差たけ各々異な
ったパルス巾になり、一定パルス巾のパルスを得ること
ができなかった。
すなわち、第２図（ｂ）の出力パルスφ。〜φ８がら明
らかなように、パルスφ。はクロック入力３２のパルス
小品に対して（４△Ｔｏ−５△Ｔ０）−−△Ｔ。
らかなように、パルスφ。はクロック入力３２のパルス
小品に対して（４△Ｔｏ−５△Ｔ０）−−△Ｔ。
の短縮があり、パルスφ１ は（３△Ｔ、−５△’ｒｏ
）−−２△Ｔ、３ の短縮があり、パルスφ、は（３
△ＴＧ−４へ’ｒ、）＝−△Ｔ０の短縮があり、パルス
φ、はヰ△Ｔ、−４△Ｔｏ＝Ｏで短縮がなく、パルス幅
がいずれも異なっている。
）−−２△Ｔ、３ の短縮があり、パルスφ、は（３
△ＴＧ−４へ’ｒ、）＝−△Ｔ０の短縮があり、パルス
φ、はヰ△Ｔ、−４△Ｔｏ＝Ｏで短縮がなく、パルス幅
がいずれも異なっている。
ところで、高速データ転送を必要とするディスク装置の
リード・ライト系論理回路をＬＳＩ化する場合、データ
読み取りウィンドウや書き込みパルスのパルス幅が一定
に生成できないと、誤動作の原因となるためＬＳＩ化は
不適当である。特に、カスタムＬＳＩで用意されている
フリップ・７０ツブは、正・負各々反転時にゲート段数
の異なるものが多いため、パルス発生回路をＬＳＩ化し
たとき、パルス幅を一定にすることができない。
リード・ライト系論理回路をＬＳＩ化する場合、データ
読み取りウィンドウや書き込みパルスのパルス幅が一定
に生成できないと、誤動作の原因となるためＬＳＩ化は
不適当である。特に、カスタムＬＳＩで用意されている
フリップ・７０ツブは、正・負各々反転時にゲート段数
の異なるものが多いため、パルス発生回路をＬＳＩ化し
たとき、パルス幅を一定にすることができない。
上記フリップ・７０ツブのゲート段数を一致させること
は、きわめて離しいため、一定幅のパルス発生回路をＬ
ＳＩ化することは困難であり、高密度化に不向きとされ
ていた。
は、きわめて離しいため、一定幅のパルス発生回路をＬ
ＳＩ化することは困難であり、高密度化に不向きとされ
ていた。
本発明の目的は、このような従来の問題点を改善し、簡
単な構成でパルス幅一定のパルスを発生でき、特に高速
パルスを必要とし、かつＬＳＩ化する場合に、ゲート段
数を一定にして、一定パルス幅の多相クロックを出力で
きるパルス発生回路を提供することにある。
単な構成でパルス幅一定のパルスを発生でき、特に高速
パルスを必要とし、かつＬＳＩ化する場合に、ゲート段
数を一定にして、一定パルス幅の多相クロックを出力で
きるパルス発生回路を提供することにある。
本発明のパルス発生回路は、基本り四ツク信号を１／２
分周するマスク・スレーブ型エツジ・トリガ・フリップ
７０ツブと、上記基本クロック信号の反転信号を１／２
分周するマスク・スレーブ型エツジ・トリガ・７リツプ
・７０ツブと、両フリップ・フロップ出力信号から多相
クリックを生成するデコード回路とを備えたパルス発生
回路において、上記各７リツプ・７０ツブのスレーブ側
フリップ・フロップ部を互いに相反する極性を出力する
２組のスレーブ・７リツプ・７０ツブ部で構成し、発生
した異なる位相のパルスを組合わせて同一幅の多相パル
スを出方することに特徴がある。
分周するマスク・スレーブ型エツジ・トリガ・フリップ
７０ツブと、上記基本クロック信号の反転信号を１／２
分周するマスク・スレーブ型エツジ・トリガ・７リツプ
・７０ツブと、両フリップ・フロップ出力信号から多相
クリックを生成するデコード回路とを備えたパルス発生
回路において、上記各７リツプ・７０ツブのスレーブ側
フリップ・フロップ部を互いに相反する極性を出力する
２組のスレーブ・７リツプ・７０ツブ部で構成し、発生
した異なる位相のパルスを組合わせて同一幅の多相パル
スを出方することに特徴がある。
第３図は、本発明の実施例を示すマスク・スレーブ型エ
ツジ・トリガ・７リツプフロツプの論理榴成図であり、
第４図は第３図の７リツプ・フロップ回路を用いた分周
回路の構成図およびその動作タイムチャートである。
ツジ・トリガ・７リツプフロツプの論理榴成図であり、
第４図は第３図の７リツプ・フロップ回路を用いた分周
回路の構成図およびその動作タイムチャートである。
本発明のパルス発生回路は、第３図に示すように、１個
のマスク側フリップ・フロップ６０と、互いに逆極性出
力を与える２個のスレーブ側７リツプ・フロップ４０．
４１からなるマスク・スレーブ型エツジ・トリガ・フリ
ップフロップ４４を基本素子とし、この基本素子を２個
並列に配置し、一方を１／２周期ずらして動作させたも
のである（第す図参照）。
のマスク側フリップ・フロップ６０と、互いに逆極性出
力を与える２個のスレーブ側７リツプ・フロップ４０．
４１からなるマスク・スレーブ型エツジ・トリガ・フリ
ップフロップ４４を基本素子とし、この基本素子を２個
並列に配置し、一方を１／２周期ずらして動作させたも
のである（第す図参照）。
本発明のパルス発生回路により一定パルス幅を発生する
ことができる理由は、立上がりと立下がりの遅延時間が
異なる複数のパルスに対しそれぞれ逆極性のものを発生
し、分周回路でパルスを分周する際に、多相タロ、ツタ
・パルスのすべてに対して立上がりの遅延時間および立
下がりの遅延時間が同一になるように、異なった逆極性
の７リツプ・フシツブ出力パルスを絹合わせればよいと
いう原理にもとづいている。
ことができる理由は、立上がりと立下がりの遅延時間が
異なる複数のパルスに対しそれぞれ逆極性のものを発生
し、分周回路でパルスを分周する際に、多相タロ、ツタ
・パルスのすべてに対して立上がりの遅延時間および立
下がりの遅延時間が同一になるように、異なった逆極性
の７リツプ・フシツブ出力パルスを絹合わせればよいと
いう原理にもとづいている。
すなわち、第２図（ｂ）の従来における３５と３６のＱ
Ｂ□ｒ ＱＢ６では、立上がりと立下がりの遅延時間が
（５△Ｔ、−３△Ｔ。）と（４八Ｔ０−４ΔＴ１１）の
２種類しかないため、１／２分周する際に′％ （５−
３）（５−４）、（４−３）、（４−４）の４種類の組
合わせの褌延時間が発生し、同じ値の組合わせを複数個
発生させることは不可能である。
Ｂ□ｒ ＱＢ６では、立上がりと立下がりの遅延時間が
（５△Ｔ、−３△Ｔ。）と（４八Ｔ０−４ΔＴ１１）の
２種類しかないため、１／２分周する際に′％ （５−
３）（５−４）、（４−３）、（４−４）の４種類の組
合わせの褌延時間が発生し、同じ値の組合わせを複数個
発生させることは不可能である。
これに対して、第４図（ｂ）のＱ。ｏ−Ｑｏｌに示すよ
うに、本発明の７リツプ・フロップでは、（５△Ｔ０−
３△］゛。）、（４ΔＴ、−４△Ｔ、）、（３△Ｔ０−
５△１゛。）、および（４△Ｔ。−牛△１゛Ｇ）の４種
類あり、１／２周期ずれた上記と同じ他の４種類との間
で、ｌ／２分周パルスを発生させる際に、組合わせを適
切にすれば、（４−３）、（４〜３）。
うに、本発明の７リツプ・フロップでは、（５△Ｔ０−
３△］゛。）、（４ΔＴ、−４△Ｔ、）、（３△Ｔ０−
５△１゛。）、および（４△Ｔ。−牛△１゛Ｇ）の４種
類あり、１／２周期ずれた上記と同じ他の４種類との間
で、ｌ／２分周パルスを発生させる際に、組合わせを適
切にすれば、（４−３）、（４〜３）。
（４−３）、（４−３）の１種類の絹合わセを４個発生
させることができる。
させることができる。
以下、第３図により詳述する。
第３図は従来のマスク・スレーブ型エツジ・トリガ・７
リツプ・７ｐツブ（以下ＭＳ！ｆＩＪＥ 、 ＦＦと略
す）３５．３６に、ＭＳ型Ｅ 、Ｆ Ｆ ３５，３６の
スレーブ側７リツブ・フロップ（以下Ｆ、Ｆと略す）４
０に並列にＦ、Ｆ４１を付加し、スレーブ側Ｆ−Ｆ４０
と４１の２つのスレーブ側Ｆ、Ｆを添え、マスタ側Ｆ、
Ｆ５Ｑの出力信号Ｑ（６２）をスレーブ側Ｆ−Ｆ４Ｑの
データ入力５１に接続し、マスク側Ｆ−Ｆ５Ｑの出力信
号Ｑ（６ｉ）−をスレーブ側Ｆ−Ｆ４１のデータ入力５
ｏに接続して、スレーブ側Ｆ−Ｆ４Ｑとスレーブ側Ｆ、
Ｆ’４１のデータ入力はマスク側Ｆ、Ｆの出力信号を各
々逆極性の信号を入力したことを特徴とするＭＳ型Ｅ・
ＦＦ４４である。
リツプ・７ｐツブ（以下ＭＳ！ｆＩＪＥ 、 ＦＦと略
す）３５．３６に、ＭＳ型Ｅ 、Ｆ Ｆ ３５，３６の
スレーブ側７リツブ・フロップ（以下Ｆ、Ｆと略す）４
０に並列にＦ、Ｆ４１を付加し、スレーブ側Ｆ−Ｆ４０
と４１の２つのスレーブ側Ｆ、Ｆを添え、マスタ側Ｆ、
Ｆ５Ｑの出力信号Ｑ（６２）をスレーブ側Ｆ−Ｆ４Ｑの
データ入力５１に接続し、マスク側Ｆ−Ｆ５Ｑの出力信
号Ｑ（６ｉ）−をスレーブ側Ｆ−Ｆ４１のデータ入力５
ｏに接続して、スレーブ側Ｆ−Ｆ４Ｑとスレーブ側Ｆ、
Ｆ’４１のデータ入力はマスク側Ｆ、Ｆの出力信号を各
々逆極性の信号を入力したことを特徴とするＭＳ型Ｅ・
ＦＦ４４である。
これにより、ＭＳ型Ｅ−ＦＦ４４の出力１４．１５と出
力４２．４３は互いに逆極性動作を行う。
力４２．４３は互いに逆極性動作を行う。
このＭＳ型Ｅ −ＦＦ４４を使ってクロック人力２に入
力される信号周波数を１ｉ２分周する回路例として第４
図（ａ）に示す。クロック人力２の信号の立上がり変化
で、出力信号を変化させるため、出力Ｑ。（１５）をデ
ータ入力Ｄ（３）に接続し、一般文献等で示されている
分周回路を形成する。
力される信号周波数を１ｉ２分周する回路例として第４
図（ａ）に示す。クロック人力２の信号の立上がり変化
で、出力信号を変化させるため、出力Ｑ。（１５）をデ
ータ入力Ｄ（３）に接続し、一般文献等で示されている
分周回路を形成する。
第４図（ｂ）は前記分周回路のタイム・チャートである
。
。
Ｓ Ｅ ’ｌ”入力４にＨｌｇｈ パルスを入力して
初期設定する（ ＱＯＯ−”Ｈ” ＋ ＱＯＩ ＝ ”
”’ ＋ Ｑｌｇ −”Ｌ ” ｒＱｌｌ−”Ｈ″）。
初期設定する（ ＱＯＯ−”Ｈ” ＋ ＱＯＩ ＝ ”
”’ ＋ Ｑｌｇ −”Ｌ ” ｒＱｌｌ−”Ｈ″）。
ＳＥＴ人カキを°°Ｌ”にもどし、クロック人力２はＨ
Ｌ ＋＋になっているため、Ｑ、、（１５）とＤ（３）
が接続されておりＤ（３）は”Ｌ ＩＩであり、ゲート
１０６は”Ｈ”になってゲー）１０８のＱ（６２）は”
Ｌ″。
Ｌ ＋＋になっているため、Ｑ、、（１５）とＤ（３）
が接続されておりＤ（３）は”Ｌ ＩＩであり、ゲート
１０６は”Ｈ”になってゲー）１０８のＱ（６２）は”
Ｌ″。
Ｑ（６１）は”Ｈ＋＋となって安定する。
次に、クロック人力２が”）ｌ ＩＩに変化すると、Ｑ
（６１） 、 Ｑ （６２） は前記状態を保持した
ままであり、ゲート１１０の出力は”Ｈ＋＋でゲート１
１２は°“Ｌ′′になる。続いてゲート１１３が”）ｌ
ＩＩに変る。
（６１） 、 Ｑ （６２） は前記状態を保持した
ままであり、ゲート１１０の出力は”Ｈ＋＋でゲート１
１２は°“Ｌ′′になる。続いてゲート１１３が”）ｌ
ＩＩに変る。
このとき、クロック人力２の’Ｈ“′変化からゲート１
０５．１１０．１１２ の３段遅れてゲー）１１２の出
力はＬになり、ゲート１０５．１１０．１１２．１１３
の４段遅れてゲート１１３の出力は°’ Ｈ”になる。
０５．１１０．１１２ の３段遅れてゲー）１１２の出
力はＬになり、ゲート１０５．１１０．１１２．１１３
の４段遅れてゲート１１３の出力は°’ Ｈ”になる。
また、スレーブ側Ｆ、Ｆ４１の方は、Ｑ（６１）が”Ｈ
ＩＩであるため、り四ツク入力２が４ＬＨ，Ｈのとき、
ゲ−）１１４の出力は”Ｌ”で、ゲート１１５の出力が
’ Ｈ”になってゲート１１７の出力が”Ｌ”になる。
ＩＩであるため、り四ツク入力２が４ＬＨ，Ｈのとき、
ゲ−）１１４の出力は”Ｌ”で、ゲート１１５の出力が
’ Ｈ”になってゲート１１７の出力が”Ｌ”になる。
つまり、ゲート１１７の出力の変化は、ゲート１０δ、
１１４，１１５．ｌｌ’ｉ’ の４段遅れる。そしてゲ
ート１１６の出力が、ゲート１１７に続いて”Ｈ”にな
る。ずなわち、ゲート１１６の変化は５段遅れる。上記
動作説明のタイム・チャートが第４図（ｂ）である。
１１４，１１５．ｌｌ’ｉ’ の４段遅れる。そしてゲ
ート１１６の出力が、ゲート１１７に続いて”Ｈ”にな
る。ずなわち、ゲート１１６の変化は５段遅れる。上記
動作説明のタイム・チャートが第４図（ｂ）である。
第５図は、本発明の実施例を示すもので、ＭＳ型Ｅ−Ｆ
Ｆ４４を２つ第４図で示した分周回路にして使用したパ
ルス発生回路である。ＭＳ型Ｅ・ＦＦ４４−１とＭＳ型
Ｅ−ＦＦ４４−２のクロック入力は、ゲート３４で逆極
性にしであるため、半サイクルずれて、ＭＳ型Ｅ 、Ｆ
Ｆ’４４−１と、ＭＳ型Ｅ 、ＦＦ４４−２は動作する
。第６図は第４＠で説明したタイム・チャートであり、
ＭＳ型Ｅ・Ｆ Ｆ ４４−１の出力とＭＳ型Ｅ・Ｆ’Ｆ
４４−２の出力は、クロック（ＣＬ’Ｋ）の半周期ずれ
て、動作している。一実施例として、立上がり４ΔＴ。
Ｆ４４を２つ第４図で示した分周回路にして使用したパ
ルス発生回路である。ＭＳ型Ｅ・ＦＦ４４−１とＭＳ型
Ｅ−ＦＦ４４−２のクロック入力は、ゲート３４で逆極
性にしであるため、半サイクルずれて、ＭＳ型Ｅ 、Ｆ
Ｆ’４４−１と、ＭＳ型Ｅ 、ＦＦ４４−２は動作する
。第６図は第４＠で説明したタイム・チャートであり、
ＭＳ型Ｅ・Ｆ Ｆ ４４−１の出力とＭＳ型Ｅ・Ｆ’Ｆ
４４−２の出力は、クロック（ＣＬ’Ｋ）の半周期ずれ
て、動作している。一実施例として、立上がり４ΔＴ。
遅れで、立下がり３△Ｔｏ遅れの一定パルス巾をもつパ
ルスφ。〜φ、を作る。φ。は立上がり４△Ｔ。
ルスφ。〜φ、を作る。φ。は立上がり４△Ｔ。
遅れる４４−１の出力Ｑ。□と、立下がり３△１゛。
遅れる４４−２の出力Ｑ。０をＡＮＤＬ、φ、は立上が
り牛△Ｔ、遅れる４４−２の出力Ｑ。、と、立下がり３
△ＴＧ遅れる４４−１の出力ＱｌｏをＡＮＤし、以下同
様にφ２．φ８を作ることができ、一定パルス巾のクロ
ック生成が可能である。
り牛△Ｔ、遅れる４４−２の出力Ｑ。、と、立下がり３
△ＴＧ遅れる４４−１の出力ＱｌｏをＡＮＤし、以下同
様にφ２．φ８を作ることができ、一定パルス巾のクロ
ック生成が可能である。
第６図の実施例では、立−Ｅがりの遅れと立下がりの遅
れが（５−３）、（牛−４） （５−３）の３種類のパ
ルスを用いており、これらに共通した１種類の遅れ時間
を持つパルスを発生させるためには、各パルスに対して
立上がりか立下がりのいずれか一方に共通する遅れ時間
で１ｉ２分周Ｖればよいことになる。上記の３種類のパ
ルスに対しては、立上がり遅延時間を４△Ｔ、 ５立下
がり遅延時間を３△Ｔ、にすれば、各パルスの立上がり
または立下がりの一方を用いて単一の遅れ時間を持つパ
ルスを発生することができる。 。
れが（５−３）、（牛−４） （５−３）の３種類のパ
ルスを用いており、これらに共通した１種類の遅れ時間
を持つパルスを発生させるためには、各パルスに対して
立上がりか立下がりのいずれか一方に共通する遅れ時間
で１ｉ２分周Ｖればよいことになる。上記の３種類のパ
ルスに対しては、立上がり遅延時間を４△Ｔ、 ５立下
がり遅延時間を３△Ｔ、にすれば、各パルスの立上がり
または立下がりの一方を用いて単一の遅れ時間を持つパ
ルスを発生することができる。 。
本発明によ、れば、７リツプ・フロックの如き、正負反
転で信号の遅れ時間が異なる（ゲート段数の差による）
回路でも、スレーブ側ＦＦを２回路設け、互いに逆極性
動作する様にデータ入力に反転させたデータを入力する
ことにより、立−ヒがり遅れ時間と立下がり遅れ時間が
同じ逆極性のパルスを得ることができるため、デコーダ
で論理的に遅れ時間を調整することができるので、容易
にパルス巾一定のパルスを生成でき、特に高速パルスを
必要とするパルス発生器をＬＳＩ化する場合も論理的１
！整のみで可能となり、ＬＳＩ化対象範囲を拡大できる
効果を与える。
転で信号の遅れ時間が異なる（ゲート段数の差による）
回路でも、スレーブ側ＦＦを２回路設け、互いに逆極性
動作する様にデータ入力に反転させたデータを入力する
ことにより、立−ヒがり遅れ時間と立下がり遅れ時間が
同じ逆極性のパルスを得ることができるため、デコーダ
で論理的に遅れ時間を調整することができるので、容易
にパルス巾一定のパルスを生成でき、特に高速パルスを
必要とするパルス発生器をＬＳＩ化する場合も論理的１
！整のみで可能となり、ＬＳＩ化対象範囲を拡大できる
効果を与える。
＠１図は従来のマスク・スレーブ型エツジ・トリガ・フ
リップ・フロップの論理構成図、第２図は嬉１図の７リ
ツプ・フロップを用いた従来の本相パルス発生器の構成
図、第３図は本発明が用いるマスク・スレーブ型エツジ
・トリガ・フリップ・７０ツブの論理構成図、第４図は
算３図の７リツプ・フロップを用いた反転回路の図とタ
イムチャート、第５図は本発明の実施例を示す手相パル
ス発生回路の構成図、第６図は第５図の動作タイミング
チャートである。 ３５．３６：従来のマスタ・スレーブ型エツジ・トリガ
・フリップ・フロップ、４４二本発明が用いるマスク・
スレーブ型エツジ・トリガ・フリップ７０ツブ、４１
ニスレープ側フリップ・フロップ・ノ反転動作フリップ
・フロップ回路。 第 １ 図 （ａ） 第 ２ 図 （ａ） ス７
リップ・フロップの論理構成図、第２図は嬉１図の７リ
ツプ・フロップを用いた従来の本相パルス発生器の構成
図、第３図は本発明が用いるマスク・スレーブ型エツジ
・トリガ・フリップ・７０ツブの論理構成図、第４図は
算３図の７リツプ・フロップを用いた反転回路の図とタ
イムチャート、第５図は本発明の実施例を示す手相パル
ス発生回路の構成図、第６図は第５図の動作タイミング
チャートである。 ３５．３６：従来のマスタ・スレーブ型エツジ・トリガ
・フリップ・フロップ、４４二本発明が用いるマスク・
スレーブ型エツジ・トリガ・フリップ７０ツブ、４１
ニスレープ側フリップ・フロップ・ノ反転動作フリップ
・フロップ回路。 第 １ 図 （ａ） 第 ２ 図 （ａ） ス７
Claims (1)
- 【特許請求の範囲】 ０）基本クロック信号を１．／２ 分周するマスタ・ス
レーブ型エツジ・トリガ・７リツププロツプと、上記基
本クロック信号の反転信号を１／２分周するマスク・ス
レーブ型エツジ・トリガ・７リツププロツプと、上記両
フリップ・７リツプの出力信号から多相クロックを生成
するデコード回路とを備えたパルス発生回路において、
上記両７リツブフロツブのスレ〜プ側７リツプ・７０ツ
ブ部を互いに相反する極性を出力する２組の７リツプ・
フロップ回路で構成し、発生゛した異なる位相のパルス
を組合わせて同一幅の多相パルスを出力することを特徴
とするパルス発生回路。 ｅ）前記デコード回路は、互いに相反する極性の複数の
出力パルスの立上がり遅延時間または立下がり遅延時間
のいずれか一方を用いて１／２分周することにより、同
一幅の多相パルスを発生することを特徴とする特許請求
の範囲第１項記鱗のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308883A JPS59158618A (ja) | 1983-02-28 | 1983-02-28 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3308883A JPS59158618A (ja) | 1983-02-28 | 1983-02-28 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158618A true JPS59158618A (ja) | 1984-09-08 |
Family
ID=12376926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308883A Pending JPS59158618A (ja) | 1983-02-28 | 1983-02-28 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158618A (ja) |
-
1983
- 1983-02-28 JP JP3308883A patent/JPS59158618A/ja active Pending
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