JPH04135325A - Pwm変換回路 - Google Patents
Pwm変換回路Info
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- JPH04135325A JPH04135325A JP25780490A JP25780490A JPH04135325A JP H04135325 A JPH04135325 A JP H04135325A JP 25780490 A JP25780490 A JP 25780490A JP 25780490 A JP25780490 A JP 25780490A JP H04135325 A JPH04135325 A JP H04135325A
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Abstract
め要約のデータは記録されません。
Description
めの変調方式を改善したPWM変換回路に関する。
レベルを直接的にパルス幅に変換する回路構成となって
いる。
説明するためのPWM変換回路の出力波形図および出力
ドライブ段の入出力特性図である。
ける出力波形は入力データが1のとき負荷による出力ひ
ずみがそのまま誤差Bl、B2として表われる出力aと
、平坦出力Bとを供給している。
路は入力レベルを直接パルス幅に変調する方式であるの
で、変換すべき入力データのレベルが小さいときには、
PWM変換後の出力レベルが面積でみたとき入力レベル
に比例しない非直線領域が生ずる。
波形図である。
出力出力波形対してドライブ段での波形Cは、負荷の重
さおよびドライブ段のドライブ能力により、立上り及び
立下り部分に波形″なまり”が生じ、これがあるために
PWM出力出力波形対ライブ段波形Cとでは線形比例の
関係が成立しなくなる。
なわち発生時間をt、PWM出力出力波形対さをTとす
ると、ドライバ段での出力パワー(面積)Dl+は D= (f(t)+ (T−t)) Aの関係となる。
の短い領域で非線形が発生することを表わしている。尚
、f (t)は時間tに対する立上り、立下りでの非線
形部を表わす関数であり、Aはドライバ段でのゲインで
ある。
にパルス幅に変調す′る方式となっているため、変換す
べき入力レベルが小さい場合はPWM出力段での駆動能
力により、PWM変換後の出力レベルが入力レベルに比
例しなくなるという欠点がある。
異による非線形性を生じないようにするPWM変換回路
を提供することにある。
定のオフセットデータを加える加算回路と、変換開始信
号によりリセットされクロックのカウント動作を開始す
るカウンタ回路と、前記カウンタ回路のカウント値およ
び前記加算回路の加算結果を比較する比較回路と、前記
変換開始信号によりセットされ且つ正側変換出力を供給
するとともに前記比較回路の一致出力でリセットされる
第一のフリップフロップと、前記カウンタ回路の出力に
基づき前記カウンタ回路を制御する第一のデコード信号
および第二のデコード信号を作成するデコーダと、前記
比較回路の一致出力でセットされ且つ前記デコーダの第
二のデコード信号によりリセットされる第二のフリップ
フロップと、前記第二のフリップフロップの出力により
前記加算器でのオフセットデータな作成するオフセット
発生レジスタと、前記クロックおよび前記比較器の一致
出力により前記ラッチした入力データのLSBの遅延制
御を行なう遅延用シフトレジスタと、前記遅延用シフト
レジスタの遅延出力および前記第二のフリップフロップ
の出力に基づきセットされ且つ負側変換出力を供給する
とともに前記デコーダの第二のデコード信号によりリセ
ットされ6一 る第三のフリップフロップとを有し、所望の出力レベル
をパルス幅の長さに変換して出力するように構成される
。
る。
る。
データ入力ラッチ9に8ビツトデータを入力すると共に
、PWM変換開始信号をPWM変換開始信号入力端子1
から入力する。この変換開始信号はオア・ゲート16を
介してカウンタ6でリセットし、クマック入力3のカウ
ント動作を開始させる。また、加算器8はデータ入力ラ
ッチ9からの7ビツトデータとオフセット発生レジスタ
17より供給される7ビツトのオフセットデータとを加
算する。この加算器8の加算結果である8ビツト出力と
カウンタ6との値は比較器7で比較され、その結果によ
りセット・リセットフリップフロップ(F/F) 14
をリセットする。このF/F14は入力端子1からのP
WM変換開始信号でセットされるため、PWM正側出力
端子4からは入力信号子オフセット分のパルス幅の出力
が得られる。
ためのものである。例えば、この時の周期の長さをNク
ロックとすると、このデコード信号は信号線aに出力さ
れる。また、デコーダ10の他方の出力は、入力データ
の最大値をM、オフセットの値をΔN1遅延用シフトレ
ジスター2及び立下り検出回路での遅れ時間をF (K
)、PWM正側出力端子4及びPWM負側出力端子5の
パルス出力間隔をΔにとすると、 (T+2ΔN+ΔK
)をデコードした値で信号線すに出力される。
コンブリメントの2進符号であるとすると、データ入力
ラッチ9で取り込んだデータ値を1倍するべく出力配線
上で1ビツトシフトする。
、オフセットバイナリ符号に変換する。この時、T倍操
作によって失なわれるLSBの1ビツト分を遅延用シフ
トレジスタ12への遅延制御信号13とし、クロック入
力端子3からのクロックに同期して1クロック分だけの
遅延制御を行う。すなわち、入力データの奇数/偶数に
より、PWM負側出力端子5のパルス幅を1クロック分
だけ減少させるように制御する。このことは前述した遅
延時間F (K)が“′1′′もしくは“0バクロツク
のいずれか一方の値のみを取りうろことを表わしている
。また、オフセット発生レジスタ17の出力はセット・
リセットフリップフロップ11の出力により2種類の値
を出力する。
は、減算回路22を構成するLPF19゜20を介して
減算アンプ21に接続されている。
値を定めて本実施例を詳細に説明する。
6.入力データをIf OOIIとすると、入一 カデータ+1001+はデータ入力ラッチ9によりオフ
セットバイナリされて、すなわち1倍されて、値40H
として加算器8に入力される。加算器8はオフセット発
生レジスタ17から出力される値10H(16)と加算
され、50I((80)となる。このΔN 長さ分のパルスがPWM正側出力端子4から出力される
。
オフセット発生レジスタ17の値が□に切り換えられ、
加算器8により入力2×ΔN+Δに データラッチ9から出力された7ビツトの前記データ“
’40H’“と加算される。これにより、比較器7はカ
ウンタ6が70Hになった時点で一致信号を出力するの
で、セット・リセッ)F/Fllをセットする。この時
、データ人力ラッチ9から圧力される1ビツトデータの
LSBがII O!+であるため、F (K)は“°0
”となる。
トする。従って、この結果PWM負側出力端子5からは
(BOH−70H)=50H分の長さのパルスが出力さ
れる。
5からの出力パルス幅は次の第1表のよとなる。
aは入力データが1でオフセットを4としたときの波形
であり、負側出力端子5における出力波形すは入力デー
タが0でオフセットを4としたときの波形である。これ
ら出力波形a、bは共に負荷による出力ひずみA1−A
4を有するが、面積で表わす出力波形(a−b)はひず
みA1−A4のない波形となる。これは前述した第4図
および第5図と比較すると、明らかに改良されている。
且つ前記出力パルスに時間的なオフセットを与え、それ
ぞれの差分により出力レベルを構成することで微小レベ
ル変換においての非線形性出力を排除することができる
。
ある。
換回路23にパワードライバ24..25を介してコイ
ルLl、L2を接続し、それらにコンデンサCI、C2
を組み合せてローパスフィルタを形成する。このローパ
スフィルタはPWM出力のキャリアを除去するためであ
る。この応用例では、PWM変換回路23の出力のキャ
リアをコイルやコンデンサで構成したフィルタで除去し
ており、その除去した出力で直接負荷26を駆動するた
め、前述した一実施例の減算回路22における減算アン
プ21も不要であり、しかも電力的な効率も高められる
という利点がある。
出力に時間的なオフセットを加え且つ入力データを2組
の極性の異ったデータの差に分解し、前記手法で得られ
る時間的オフセットの加わった2組のPWM出力の差で
求めることにより、微小レベル変換におけるPWM出力
段以後での負荷の差異による非線形性を生じないように
抑制できるという効果がある。
2図は第1図におけるPWM変換出力波形図、第3図は
本発明のPWM変換回路を用いた応用回路図、第4図(
a)、 (b)はそれぞれ従来の一例を説明するための
PWM変換回路の出力波形図および出力ドライブ段の入
出力特性図、第5図は第4図(a)、 (b)に示す変
換出力の詳細波形図である。 1・・・・・・PWM変換開始信号入力端子、2・・・
・・・データ入力端子、3・・・・・・クロック入力端
子、4・・・・・・PWM正側出力端子、5・・・・・
・PWM負側出力端子、6・・・・・・カウンタ、7・
・・・・・比較器、8・・・・・加算器、9・・・・・
・データ入力ラッチ、10・・・・・・デコーダ、11
,14.15・・・・・・セット・リセットフリップフ
ロップ(F/F)、12・・・・・・遅延用シフトレジ
スタ、13・・・・・・遅延用シフトレジスタ制御信号
、16・・・・・・オア・ゲート、17・・・・・・オ
フセット発生レジスタ、18・・・・・・アンド・ゲー
ト、19.20・・・・・・ローパスフィルタ(LPF
)、21・・・・・・減算アンプ。 代理人 弁理士 内 原 晋 =14− 七 モ 副已
Claims (1)
- 【特許請求の範囲】 1、ラッチした入力データに所定のオフセットデータを
加える加算回路と、変換開始信号によりリセットされク
ロックのカウント動作を開始するカウンタ回路と、前記
カウンタ回路のカウント値および前記加算回路の加算結
果を比較する比較回路と、前記変換開始信号によりセッ
トされ且つ正側変換出力を供給するとともに前記比較回
路の一致出力でリセットされる第一のフリップフロップ
と、前記カウンタ回路の出力に基づき前記カウンタ回路
を制御する第一のデコード信号および第二のデコード信
号を作成するデコーダと、前記比較回路の一致出力でセ
ットされ且つ前記デコーダの第二のデコード信号により
リセットされる第二のフリップフロップと、前記第二の
フリップフロップの出力により前記加算器でのオフセッ
トデータを作成するオフセット発生レジスタと、前記ク
ロックおよび前記比較器の一致出力により前記ラッチし
た入力データのLSBの遅延制御を行なう遅延用シフト
レジスタと、前記遅延用シフトレジスタの遅延出力およ
び前記第二のフリップフロップの出力に基づきセットさ
れ且つ負側変換出力を供給するとともに前記デコーダの
第二のデコード信号によりリセットされる第三のフリッ
プフロップとを有し、所望の出力レベルをパルス幅の長
さに変換して出力することを特徴とするPWM変換回路
。 2、パルス幅の長さに一定幅の長さのバイアスを与えた
第一の出力パルスと、前記第一の出力パルスと同様に長
さ方向にバイアスを与えた異なる極性の第二の出力パル
スとを作成し、その差分で一組のPWM出力を構成する
ことを特徴とする請求項1記載のPWM変換回路。 3、入力データを2つの極性の異った信号の差で表わさ
れる2組のデータに分解し、前記2組のデータに基づき
2組のPWM変換出を得ることを特徴とする請求項1記
載のPWM変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2257804A JP2689712B2 (ja) | 1990-09-27 | 1990-09-27 | Pwm変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2257804A JP2689712B2 (ja) | 1990-09-27 | 1990-09-27 | Pwm変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04135325A true JPH04135325A (ja) | 1992-05-08 |
JP2689712B2 JP2689712B2 (ja) | 1997-12-10 |
Family
ID=17311343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2257804A Expired - Fee Related JP2689712B2 (ja) | 1990-09-27 | 1990-09-27 | Pwm変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2689712B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | D/a変換方式 |
JPH02168728A (ja) * | 1988-09-29 | 1990-06-28 | Victor Co Of Japan Ltd | Pwm型d/a変換器 |
JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
-
1990
- 1990-09-27 JP JP2257804A patent/JP2689712B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | D/a変換方式 |
JPH02168728A (ja) * | 1988-09-29 | 1990-06-28 | Victor Co Of Japan Ltd | Pwm型d/a変換器 |
JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
Also Published As
Publication number | Publication date |
---|---|
JP2689712B2 (ja) | 1997-12-10 |
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