JPH04135325A - Ｐｗｍ変換回路 - Google Patents
Ｐｗｍ変換回路Info
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- JPH04135325A JPH04135325A JP25780490A JP25780490A JPH04135325A JP H04135325 A JPH04135325 A JP H04135325A JP 25780490 A JP25780490 A JP 25780490A JP 25780490 A JP25780490 A JP 25780490A JP H04135325 A JPH04135325 A JP H04135325A
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- Japan
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- flop
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 45
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 4
- 230000002123 temporal effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 241001124308 Cumacea Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＷＭ変換回路に関し、特にその出力を得るた
めの変調方式を改善したＰＷＭ変換回路に関する。
めの変調方式を改善したＰＷＭ変換回路に関する。
従来、この種のＰＷＭ（パルス幅変調）変換回路は入力
レベルを直接的にパルス幅に変換する回路構成となって
いる。
レベルを直接的にパルス幅に変換する回路構成となって
いる。
第４図（ａ）、 （ｂ）はそれぞれかかる従来の一例を
説明するためのＰＷＭ変換回路の出力波形図および出力
ドライブ段の入出力特性図である。
説明するためのＰＷＭ変換回路の出力波形図および出力
ドライブ段の入出力特性図である。
第４図（ａ）に示すように、従来のＰＷＭ変換回路にお
ける出力波形は入力データが１のとき負荷による出力ひ
ずみがそのまま誤差Ｂｌ、Ｂ２として表われる出力ａと
、平坦出力Ｂとを供給している。
ける出力波形は入力データが１のとき負荷による出力ひ
ずみがそのまま誤差Ｂｌ、Ｂ２として表われる出力ａと
、平坦出力Ｂとを供給している。
また、第４図（ｂ）に示すように、従来のＰＷＭ変換回
路は入力レベルを直接パルス幅に変調する方式であるの
で、変換すべき入力データのレベルが小さいときには、
ＰＷＭ変換後の出力レベルが面積でみたとき入力レベル
に比例しない非直線領域が生ずる。
路は入力レベルを直接パルス幅に変調する方式であるの
で、変換すべき入力データのレベルが小さいときには、
ＰＷＭ変換後の出力レベルが面積でみたとき入力レベル
に比例しない非直線領域が生ずる。
第５図は第４図（ａ）、 （ｂ）に示す変換出力の詳細
波形図である。
波形図である。
第５図に示すように、従来のＰＷＭ出力方式でのＰＷＭ
出力出力波形対してドライブ段での波形Ｃは、負荷の重
さおよびドライブ段のドライブ能力により、立上り及び
立下り部分に波形″なまり”が生じ、これがあるために
ＰＷＭ出力出力波形対ライブ段波形Ｃとでは線形比例の
関係が成立しなくなる。
出力出力波形対してドライブ段での波形Ｃは、負荷の重
さおよびドライブ段のドライブ能力により、立上り及び
立下り部分に波形″なまり”が生じ、これがあるために
ＰＷＭ出力出力波形対ライブ段波形Ｃとでは線形比例の
関係が成立しなくなる。
一般的に、この立上り及び立下り部での時間なまり、す
なわち発生時間をｔ、ＰＷＭ出力出力波形対さをＴとす
ると、ドライバ段での出力パワー（面積）Ｄｌ＋は Ｄ＝ （ｆ（ｔ）＋ （Ｔ−ｔ）） Ａの関係となる。
なわち発生時間をｔ、ＰＷＭ出力出力波形対さをＴとす
ると、ドライバ段での出力パワー（面積）Ｄｌ＋は Ｄ＝ （ｆ（ｔ）＋ （Ｔ−ｔ）） Ａの関係となる。
これは前述した第４図（ｂ）のように、ＰＷＭ出力波形
の短い領域で非線形が発生することを表わしている。尚
、ｆ （ｔ）は時間ｔに対する立上り、立下りでの非線
形部を表わす関数であり、Ａはドライバ段でのゲインで
ある。
の短い領域で非線形が発生することを表わしている。尚
、ｆ （ｔ）は時間ｔに対する立上り、立下りでの非線
形部を表わす関数であり、Ａはドライバ段でのゲインで
ある。
上述した従来のＰＷＭ変換回路は、入力レベルを直接的
にパルス幅に変調す′る方式となっているため、変換す
べき入力レベルが小さい場合はＰＷＭ出力段での駆動能
力により、ＰＷＭ変換後の出力レベルが入力レベルに比
例しなくなるという欠点がある。
にパルス幅に変調す′る方式となっているため、変換す
べき入力レベルが小さい場合はＰＷＭ出力段での駆動能
力により、ＰＷＭ変換後の出力レベルが入力レベルに比
例しなくなるという欠点がある。
本発明の目的は、かかるＰＷＭ出力段以後での負荷の差
異による非線形性を生じないようにするＰＷＭ変換回路
を提供することにある。
異による非線形性を生じないようにするＰＷＭ変換回路
を提供することにある。
本発明のＰＷＭ変換回路は、ラッチした入力データに所
定のオフセットデータを加える加算回路と、変換開始信
号によりリセットされクロックのカウント動作を開始す
るカウンタ回路と、前記カウンタ回路のカウント値およ
び前記加算回路の加算結果を比較する比較回路と、前記
変換開始信号によりセットされ且つ正側変換出力を供給
するとともに前記比較回路の一致出力でリセットされる
第一のフリップフロップと、前記カウンタ回路の出力に
基づき前記カウンタ回路を制御する第一のデコード信号
および第二のデコード信号を作成するデコーダと、前記
比較回路の一致出力でセットされ且つ前記デコーダの第
二のデコード信号によりリセットされる第二のフリップ
フロップと、前記第二のフリップフロップの出力により
前記加算器でのオフセットデータな作成するオフセット
発生レジスタと、前記クロックおよび前記比較器の一致
出力により前記ラッチした入力データのＬＳＢの遅延制
御を行なう遅延用シフトレジスタと、前記遅延用シフト
レジスタの遅延出力および前記第二のフリップフロップ
の出力に基づきセットされ且つ負側変換出力を供給する
とともに前記デコーダの第二のデコード信号によりリセ
ットされ６一 る第三のフリップフロップとを有し、所望の出力レベル
をパルス幅の長さに変換して出力するように構成される
。
定のオフセットデータを加える加算回路と、変換開始信
号によりリセットされクロックのカウント動作を開始す
るカウンタ回路と、前記カウンタ回路のカウント値およ
び前記加算回路の加算結果を比較する比較回路と、前記
変換開始信号によりセットされ且つ正側変換出力を供給
するとともに前記比較回路の一致出力でリセットされる
第一のフリップフロップと、前記カウンタ回路の出力に
基づき前記カウンタ回路を制御する第一のデコード信号
および第二のデコード信号を作成するデコーダと、前記
比較回路の一致出力でセットされ且つ前記デコーダの第
二のデコード信号によりリセットされる第二のフリップ
フロップと、前記第二のフリップフロップの出力により
前記加算器でのオフセットデータな作成するオフセット
発生レジスタと、前記クロックおよび前記比較器の一致
出力により前記ラッチした入力データのＬＳＢの遅延制
御を行なう遅延用シフトレジスタと、前記遅延用シフト
レジスタの遅延出力および前記第二のフリップフロップ
の出力に基づきセットされ且つ負側変換出力を供給する
とともに前記デコーダの第二のデコード信号によりリセ
ットされ６一 る第三のフリップフロップとを有し、所望の出力レベル
をパルス幅の長さに変換して出力するように構成される
。
次に、・本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すＰＷＭ変換回路図であ
る。
る。
第１図に示すように、本実施例はデータ入力端子１から
データ入力ラッチ９に８ビツトデータを入力すると共に
、ＰＷＭ変換開始信号をＰＷＭ変換開始信号入力端子１
から入力する。この変換開始信号はオア・ゲート１６を
介してカウンタ６でリセットし、クマック入力３のカウ
ント動作を開始させる。また、加算器８はデータ入力ラ
ッチ９からの７ビツトデータとオフセット発生レジスタ
１７より供給される７ビツトのオフセットデータとを加
算する。この加算器８の加算結果である８ビツト出力と
カウンタ６との値は比較器７で比較され、その結果によ
りセット・リセットフリップフロップ（Ｆ／Ｆ） １４
をリセットする。このＦ／Ｆ１４は入力端子１からのＰ
ＷＭ変換開始信号でセットされるため、ＰＷＭ正側出力
端子４からは入力信号子オフセット分のパルス幅の出力
が得られる。
データ入力ラッチ９に８ビツトデータを入力すると共に
、ＰＷＭ変換開始信号をＰＷＭ変換開始信号入力端子１
から入力する。この変換開始信号はオア・ゲート１６を
介してカウンタ６でリセットし、クマック入力３のカウ
ント動作を開始させる。また、加算器８はデータ入力ラ
ッチ９からの７ビツトデータとオフセット発生レジスタ
１７より供給される７ビツトのオフセットデータとを加
算する。この加算器８の加算結果である８ビツト出力と
カウンタ６との値は比較器７で比較され、その結果によ
りセット・リセットフリップフロップ（Ｆ／Ｆ） １４
をリセットする。このＦ／Ｆ１４は入力端子１からのＰ
ＷＭ変換開始信号でセットされるため、ＰＷＭ正側出力
端子４からは入力信号子オフセット分のパルス幅の出力
が得られる。
一方、デコーダ１０はＰＷＭ変換−周期の長さを決める
ためのものである。例えば、この時の周期の長さをＮク
ロックとすると、このデコード信号は信号線ａに出力さ
れる。また、デコーダ１０の他方の出力は、入力データ
の最大値をＭ、オフセットの値をΔＮ１遅延用シフトレ
ジスター２及び立下り検出回路での遅れ時間をＦ （Ｋ
）、ＰＷＭ正側出力端子４及びＰＷＭ負側出力端子５の
パルス出力間隔をΔにとすると、 （Ｔ＋２ΔＮ＋ΔＫ
）をデコードした値で信号線すに出力される。
ためのものである。例えば、この時の周期の長さをＮク
ロックとすると、このデコード信号は信号線ａに出力さ
れる。また、デコーダ１０の他方の出力は、入力データ
の最大値をＭ、オフセットの値をΔＮ１遅延用シフトレ
ジスター２及び立下り検出回路での遅れ時間をＦ （Ｋ
）、ＰＷＭ正側出力端子４及びＰＷＭ負側出力端子５の
パルス出力間隔をΔにとすると、 （Ｔ＋２ΔＮ＋ΔＫ
）をデコードした値で信号線すに出力される。
更に、データ入力端子２から入力されるデータが２’Ｓ
コンブリメントの２進符号であるとすると、データ入力
ラッチ９で取り込んだデータ値を１倍するべく出力配線
上で１ビツトシフトする。
コンブリメントの２進符号であるとすると、データ入力
ラッチ９で取り込んだデータ値を１倍するべく出力配線
上で１ビツトシフトする。
これと同時にデータ人力ラッチ９のＭＳＢ出力を反転し
、オフセットバイナリ符号に変換する。この時、Ｔ倍操
作によって失なわれるＬＳＢの１ビツト分を遅延用シフ
トレジスタ１２への遅延制御信号１３とし、クロック入
力端子３からのクロックに同期して１クロック分だけの
遅延制御を行う。すなわち、入力データの奇数／偶数に
より、ＰＷＭ負側出力端子５のパルス幅を１クロック分
だけ減少させるように制御する。このことは前述した遅
延時間Ｆ （Ｋ）が“′１′′もしくは“０バクロツク
のいずれか一方の値のみを取りうろことを表わしている
。また、オフセット発生レジスタ１７の出力はセット・
リセットフリップフロップ１１の出力により２種類の値
を出力する。
、オフセットバイナリ符号に変換する。この時、Ｔ倍操
作によって失なわれるＬＳＢの１ビツト分を遅延用シフ
トレジスタ１２への遅延制御信号１３とし、クロック入
力端子３からのクロックに同期して１クロック分だけの
遅延制御を行う。すなわち、入力データの奇数／偶数に
より、ＰＷＭ負側出力端子５のパルス幅を１クロック分
だけ減少させるように制御する。このことは前述した遅
延時間Ｆ （Ｋ）が“′１′′もしくは“０バクロツク
のいずれか一方の値のみを取りうろことを表わしている
。また、オフセット発生レジスタ１７の出力はセット・
リセットフリップフロップ１１の出力により２種類の値
を出力する。
尚、ＰＷＭ正側出力端子４およびＰＷＭ負側出力端子５
は、減算回路２２を構成するＬＰＦ１９゜２０を介して
減算アンプ２１に接続されている。
は、減算回路２２を構成するＬＰＦ１９゜２０を介して
減算アンプ２１に接続されている。
次に、前述した仮変数Ｍ、ΔＮ、Ｎ、ΔＫに具体的な数
値を定めて本実施例を詳細に説明する。
値を定めて本実施例を詳細に説明する。
まず、Ｍ＝２５６．ΔＮ＝１６．Ｎ＝１９２゜Δに＝１
６．入力データをＩｆ ＯＯＩＩとすると、入一 カデータ＋１００１＋はデータ入力ラッチ９によりオフ
セットバイナリされて、すなわち１倍されて、値４０Ｈ
として加算器８に入力される。加算器８はオフセット発
生レジスタ１７から出力される値１０Ｈ（１６）と加算
され、５０Ｉ（（８０）となる。このΔＮ 長さ分のパルスがＰＷＭ正側出力端子４から出力される
。
６．入力データをＩｆ ＯＯＩＩとすると、入一 カデータ＋１００１＋はデータ入力ラッチ９によりオフ
セットバイナリされて、すなわち１倍されて、値４０Ｈ
として加算器８に入力される。加算器８はオフセット発
生レジスタ１７から出力される値１０Ｈ（１６）と加算
され、５０Ｉ（（８０）となる。このΔＮ 長さ分のパルスがＰＷＭ正側出力端子４から出力される
。
次に、セット・リセッ）Ｆ／Ｆｉｌからの出力により、
オフセット発生レジスタ１７の値が□に切り換えられ、
加算器８により入力２×ΔＮ＋Δに データラッチ９から出力された７ビツトの前記データ“
’４０Ｈ’“と加算される。これにより、比較器７はカ
ウンタ６が７０Ｈになった時点で一致信号を出力するの
で、セット・リセッ）Ｆ／Ｆｌｌをセットする。この時
、データ人力ラッチ９から圧力される１ビツトデータの
ＬＳＢがＩＩ Ｏ！＋であるため、Ｆ （Ｋ）は“°０
”となる。
オフセット発生レジスタ１７の値が□に切り換えられ、
加算器８により入力２×ΔＮ＋Δに データラッチ９から出力された７ビツトの前記データ“
’４０Ｈ’“と加算される。これにより、比較器７はカ
ウンタ６が７０Ｈになった時点で一致信号を出力するの
で、セット・リセッ）Ｆ／Ｆｌｌをセットする。この時
、データ人力ラッチ９から圧力される１ビツトデータの
ＬＳＢがＩＩ Ｏ！＋であるため、Ｆ （Ｋ）は“°０
”となる。
次に、カウンタ６のカウント値
になった時、セット・リセッ） Ｆ／Ｆ １５をリセッ
トする。従って、この結果ＰＷＭ負側出力端子５からは
（ＢＯＨ−７０Ｈ）＝５０Ｈ分の長さのパルスが出力さ
れる。
トする。従って、この結果ＰＷＭ負側出力端子５からは
（ＢＯＨ−７０Ｈ）＝５０Ｈ分の長さのパルスが出力さ
れる。
以下、同様に入力データの値によるＰＷＭ出力端子４，
５からの出力パルス幅は次の第１表のよとなる。
５からの出力パルス幅は次の第１表のよとなる。
第２図は第１図におけるＰＷＭ変換出力波形図である。
第２図に示すように、正側出力端子４における出力波形
ａは入力データが１でオフセットを４としたときの波形
であり、負側出力端子５における出力波形すは入力デー
タが０でオフセットを４としたときの波形である。これ
ら出力波形ａ、ｂは共に負荷による出力ひずみＡ１−Ａ
４を有するが、面積で表わす出力波形（ａ−ｂ）はひず
みＡ１−Ａ４のない波形となる。これは前述した第４図
および第５図と比較すると、明らかに改良されている。
ａは入力データが１でオフセットを４としたときの波形
であり、負側出力端子５における出力波形すは入力デー
タが０でオフセットを４としたときの波形である。これ
ら出力波形ａ、ｂは共に負荷による出力ひずみＡ１−Ａ
４を有するが、面積で表わす出力波形（ａ−ｂ）はひず
みＡ１−Ａ４のない波形となる。これは前述した第４図
および第５図と比較すると、明らかに改良されている。
要するに、本実施例によれば、ＰＷＭ出力を２組出力し
且つ前記出力パルスに時間的なオフセットを与え、それ
ぞれの差分により出力レベルを構成することで微小レベ
ル変換においての非線形性出力を排除することができる
。
且つ前記出力パルスに時間的なオフセットを与え、それ
ぞれの差分により出力レベルを構成することで微小レベ
ル変換においての非線形性出力を排除することができる
。
第３図は本発明のＰＷＭ変換回路を用いた応用回路図で
ある。
ある。
第３図に示すようにかかる応用回路は本発明のＰＷＭ変
換回路２３にパワードライバ２４．．２５を介してコイ
ルＬｌ、Ｌ２を接続し、それらにコンデンサＣＩ、Ｃ２
を組み合せてローパスフィルタを形成する。このローパ
スフィルタはＰＷＭ出力のキャリアを除去するためであ
る。この応用例では、ＰＷＭ変換回路２３の出力のキャ
リアをコイルやコンデンサで構成したフィルタで除去し
ており、その除去した出力で直接負荷２６を駆動するた
め、前述した一実施例の減算回路２２における減算アン
プ２１も不要であり、しかも電力的な効率も高められる
という利点がある。
換回路２３にパワードライバ２４．．２５を介してコイ
ルＬｌ、Ｌ２を接続し、それらにコンデンサＣＩ、Ｃ２
を組み合せてローパスフィルタを形成する。このローパ
スフィルタはＰＷＭ出力のキャリアを除去するためであ
る。この応用例では、ＰＷＭ変換回路２３の出力のキャ
リアをコイルやコンデンサで構成したフィルタで除去し
ており、その除去した出力で直接負荷２６を駆動するた
め、前述した一実施例の減算回路２２における減算アン
プ２１も不要であり、しかも電力的な効率も高められる
という利点がある。
以上説明したように、本発明のＰＷＭ変換回路は、変換
出力に時間的なオフセットを加え且つ入力データを２組
の極性の異ったデータの差に分解し、前記手法で得られ
る時間的オフセットの加わった２組のＰＷＭ出力の差で
求めることにより、微小レベル変換におけるＰＷＭ出力
段以後での負荷の差異による非線形性を生じないように
抑制できるという効果がある。
出力に時間的なオフセットを加え且つ入力データを２組
の極性の異ったデータの差に分解し、前記手法で得られ
る時間的オフセットの加わった２組のＰＷＭ出力の差で
求めることにより、微小レベル変換におけるＰＷＭ出力
段以後での負荷の差異による非線形性を生じないように
抑制できるという効果がある。
第１図は本発明の一実施例を示すＰＷＭ変換回路図、第
２図は第１図におけるＰＷＭ変換出力波形図、第３図は
本発明のＰＷＭ変換回路を用いた応用回路図、第４図（
ａ）、 （ｂ）はそれぞれ従来の一例を説明するための
ＰＷＭ変換回路の出力波形図および出力ドライブ段の入
出力特性図、第５図は第４図（ａ）、 （ｂ）に示す変
換出力の詳細波形図である。 １・・・・・・ＰＷＭ変換開始信号入力端子、２・・・
・・・データ入力端子、３・・・・・・クロック入力端
子、４・・・・・・ＰＷＭ正側出力端子、５・・・・・
・ＰＷＭ負側出力端子、６・・・・・・カウンタ、７・
・・・・・比較器、８・・・・・加算器、９・・・・・
・データ入力ラッチ、１０・・・・・・デコーダ、１１
，１４．１５・・・・・・セット・リセットフリップフ
ロップ（Ｆ／Ｆ）、１２・・・・・・遅延用シフトレジ
スタ、１３・・・・・・遅延用シフトレジスタ制御信号
、１６・・・・・・オア・ゲート、１７・・・・・・オ
フセット発生レジスタ、１８・・・・・・アンド・ゲー
ト、１９．２０・・・・・・ローパスフィルタ（ＬＰＦ
）、２１・・・・・・減算アンプ。 代理人 弁理士 内 原 晋 ＝１４− 七 モ 副已
２図は第１図におけるＰＷＭ変換出力波形図、第３図は
本発明のＰＷＭ変換回路を用いた応用回路図、第４図（
ａ）、 （ｂ）はそれぞれ従来の一例を説明するための
ＰＷＭ変換回路の出力波形図および出力ドライブ段の入
出力特性図、第５図は第４図（ａ）、 （ｂ）に示す変
換出力の詳細波形図である。 １・・・・・・ＰＷＭ変換開始信号入力端子、２・・・
・・・データ入力端子、３・・・・・・クロック入力端
子、４・・・・・・ＰＷＭ正側出力端子、５・・・・・
・ＰＷＭ負側出力端子、６・・・・・・カウンタ、７・
・・・・・比較器、８・・・・・加算器、９・・・・・
・データ入力ラッチ、１０・・・・・・デコーダ、１１
，１４．１５・・・・・・セット・リセットフリップフ
ロップ（Ｆ／Ｆ）、１２・・・・・・遅延用シフトレジ
スタ、１３・・・・・・遅延用シフトレジスタ制御信号
、１６・・・・・・オア・ゲート、１７・・・・・・オ
フセット発生レジスタ、１８・・・・・・アンド・ゲー
ト、１９．２０・・・・・・ローパスフィルタ（ＬＰＦ
）、２１・・・・・・減算アンプ。 代理人 弁理士 内 原 晋 ＝１４− 七 モ 副已
Claims (1)
- 【特許請求の範囲】 １、ラッチした入力データに所定のオフセットデータを
加える加算回路と、変換開始信号によりリセットされク
ロックのカウント動作を開始するカウンタ回路と、前記
カウンタ回路のカウント値および前記加算回路の加算結
果を比較する比較回路と、前記変換開始信号によりセッ
トされ且つ正側変換出力を供給するとともに前記比較回
路の一致出力でリセットされる第一のフリップフロップ
と、前記カウンタ回路の出力に基づき前記カウンタ回路
を制御する第一のデコード信号および第二のデコード信
号を作成するデコーダと、前記比較回路の一致出力でセ
ットされ且つ前記デコーダの第二のデコード信号により
リセットされる第二のフリップフロップと、前記第二の
フリップフロップの出力により前記加算器でのオフセッ
トデータを作成するオフセット発生レジスタと、前記ク
ロックおよび前記比較器の一致出力により前記ラッチし
た入力データのＬＳＢの遅延制御を行なう遅延用シフト
レジスタと、前記遅延用シフトレジスタの遅延出力およ
び前記第二のフリップフロップの出力に基づきセットさ
れ且つ負側変換出力を供給するとともに前記デコーダの
第二のデコード信号によりリセットされる第三のフリッ
プフロップとを有し、所望の出力レベルをパルス幅の長
さに変換して出力することを特徴とするＰＷＭ変換回路
。 ２、パルス幅の長さに一定幅の長さのバイアスを与えた
第一の出力パルスと、前記第一の出力パルスと同様に長
さ方向にバイアスを与えた異なる極性の第二の出力パル
スとを作成し、その差分で一組のＰＷＭ出力を構成する
ことを特徴とする請求項１記載のＰＷＭ変換回路。 ３、入力データを２つの極性の異った信号の差で表わさ
れる２組のデータに分解し、前記２組のデータに基づき
２組のＰＷＭ変換出を得ることを特徴とする請求項１記
載のＰＷＭ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257804A JP2689712B2 (ja) | 1990-09-27 | 1990-09-27 | Ｐｗｍ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257804A JP2689712B2 (ja) | 1990-09-27 | 1990-09-27 | Ｐｗｍ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04135325A true JPH04135325A (ja) | 1992-05-08 |
| JP2689712B2 JP2689712B2 (ja) | 1997-12-10 |
Family
ID=17311343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257804A Expired - Fee Related JP2689712B2 (ja) | 1990-09-27 | 1990-09-27 | Ｐｗｍ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689712B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換方式 |
| JPH02168728A (ja) * | 1988-09-29 | 1990-06-28 | Victor Co Of Japan Ltd | Ｐｗｍ型ｄ／ａ変換器 |
| JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
-
1990
- 1990-09-27 JP JP2257804A patent/JP2689712B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換方式 |
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| JPH02214224A (ja) * | 1989-02-14 | 1990-08-27 | Sony Corp | ディジタル・アナログ変換器 |
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|---|---|
| JP2689712B2 (ja) | 1997-12-10 |
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