JP2015082833A - パルス信号生成装置 - Google Patents

Abstract

【課題】入力信号をＰＷＭ変調したパルス信号列を、十分に高い周波数で生成することのできるパルス信号生成装置を提供する。
【解決手段】「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列を量子化レベルの中央値とし、該中央値と入力信号の量子化レベルとの量子化レベル差ｍが負のときには前記パルス信号列を右１ビット巡回シフトした後、最下位側から見て最初に現れる「１」を「０」に変更して新たなパルス信号列を生成する処理をｍ回繰り返し、一方、前記レベル差ｍが正のときには前記パルス信号列を左１ビット巡回シフトした後、最上位側から見て最初に現れる「０」を「１」に変更して新たなパルス信号列を生成する処理をｍ回繰り返すことで前記入力信号の量子化レベルに相当するパルス信号列を求める。
【選択図】 図２

Description

本発明は、入力信号をＰＷＭ変調したパルス信号列を、十分に高い周波数で生成することのできるパルス信号生成装置に関する。

ＰＷＭ変調方式のＤ級増幅器は、基本的には図１１に示すようにＰＷＭ変調器１とパワー・スイッチング回路からなる増幅回路２とを主体として構成される。前記ＰＷＭ変調器１は、制御部３を介して入力される入力信号Ｖinと、変調波発生回路４にて生成される変調波（例えばのこぎり波）Ｖcarとを図１２(ａ)に示すように比較することで、例えば図１２(ｂ)に示すように前記入力信号Ｖinのレベルに相当するパルス幅のパルス信号（ＰＷＭ変調信号）を得る。前記Ｄ級増幅器は、上記パルス信号（ＰＷＭ変調信号）を前記増幅回路２を介して増幅した後、復調用のフィルタ（ＬＰＦ）５を介してフィルタリングすることで、図１２(ｃ)に示すように前記入力信号を増幅した出力信号Ｖoutを得るように構成される。

ところで前記ＰＷＭ変調器１と前記変調波発生回路４とからなるパルス信号生成装置をデジタル化して簡素化を図るべく、例えば特許文献１には正弦波の周期にパルス幅を対応させたパルス信号を予め作成してメモリに記憶しておき、入力信号として与えられる正弦波の周期に対応したパルス信号を前記メモリから求めることでＰＷＭ変調信号を生成することが提唱されている。また特許文献２には、低い周波数で動作するデジタル回路においてＰＷＭ変調信号の分解能を高くしてＳ／Ｎを確保するべく、入力信号に対して予め定めたパルス列を割り当てると共に、該パルス列にそのパルス分解能よりも小さい遅延を与えることも提唱されている。

更に特許文献３には、入力信号の周期に応じたパルス幅を設定すること、また前記入力信号の周期に相当するビット数の内、前記パルス幅に相当する数のビットを第１の論理値「１」に設定すると共に、残りのビットを第２の論理値「０」に設定し、且つ同一の論理値のビットが分散されるように変換することで、低周波ノイズの発生を回避することが提唱されている。

特開２０１０−１３６１１５号公報 特開２０１０−８１５７８号公報 特開２０１０−１５４２２２号公報

ところでＰＷＭ変調信号として求められるパルス信号列は、２値のデジタル値であり、高調波成分を含んでいる。このような高調波成分を前述したフィルタ（ＬＰＦ）５を用いて除去する場合、希望波（被変調信号波；Ｄ）と除去対象とする非希望波（変調信号波；Ｕ）との周波数差が大きいこと、つまりＰＷＭ変調したパルス信号列の周波数ができる限り高いことが望ましい。

しかしながら特許文献１に開示される技術においてＰＷＭ変調したパルス信号の周波数を高くする場合には、所望とするパルス幅を作る上での単位となる最小パルス（単位パルス）の周波数を高くする必要がある。また特許文献２に示される技術においては、前記単位パルスの周波数自体を高くする必要はない。しかし前記パルス信号自体が有するパルス分解能より小さい精度で該パルス信号に対してアナログ的に遅延を与える必要がある。この為、遅延制御自体が非常に煩雑であると言う不具合がある。

この点、特許文献３に示される手法によれば前記単位パルスの周波数を高くすることなく、ＰＷＭ変調したパルス信号列を実質的に高周波化することができる。しかしながらこの場合、同一の論理値が分散されるように、予めデューティレジスタの各ビットを波形レジスタにおける特定のビットに対応付けておくことが必要である。しかも前記デューティレジスタにセットされるデータのビット数が多い場合には、例えば該データを上位ビット群と下位ビット群とに分けて前記波形レジスタに対する各ビットの値の制御を行うことが必要であり、その処理が非常に煩わしいと言う問題がある。

本発明はこのような事情を考慮してなされたもので、その目的は、煩雑な処理制御を行うことなしに入力信号をＰＷＭ変調したパルス信号列を、十分に高い周波数で生成することのできるパルス信号生成装置を提供することにある。

上述した目的を達成するべく本発明に係るパルス信号生成装置は、入力信号を（２ｎ＋１）段階のレベルに量子化し、論理値としての「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列を量子化レベルの中央値として、前記入力信号の量子化レベルに応じた２（ｎ＋１）ビットのパルス信号列を該入力信号のＰＷＭ変調信号として生成するものであって、
前記中央値と前記入力信号の量子化レベルとの量子化レベル差ｍを求める量子化レベル差検出手段と、
前記レベル差ｍが負なるときには前記パルス信号列を右１ビット巡回シフトした後、最下位側から見て最初に現れる「１」を「０」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第１のパルス列生成手段と、
前記レベル差ｍが正なるときには前記パルス信号列を左１ビット巡回シフトした後、最上位側から見て最初に現れる「０」を「１」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第２のパルス列生成手段と
を具備したことを特徴としている。

また本発明に係るパルス信号生成装置は、上記パルス信号生成装置とは逆に
前記レベル差ｍが負なるときには前記パルス信号列を左１ビット巡回シフトした後、最上位側から見て最初に現れる「１」を「０」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第１のパルス列生成手段と、
前記レベル差ｍが正なるときには前記パルス信号列を右１ビット巡回シフトした後、最下位側から見て最初に現れる「０」を「１」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第２のパルス列生成手段と
を具備したことを特徴としている。

好ましくは本発明に係るパルス信号生成装置は、
前記第１および第２のパルス列生成手段によりそれぞれ求められるパルス信号列を、予め前記入力信号の量子化レベルに対応付けて記憶したメモリと、
前記入力信号の量子化レベルに応じて前記メモリに記憶されたパルス信号列を選択的に出力するマッピング手段と
を備えて構成される。

上記構成のパルス信号生成装置によれば、「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列を量子化レベルの中央値とし、該中央値と入力信号の量子化レベルとの量子化レベル差ｍに応じて前記中央値を示すパルス信号列を１ビットずつ巡回シフトして上記量子化レベル差ｍに相当するパルス信号列を生成する。従って入力信号の量子化レベルに相当し、その論理値である「０」と「１」とが分散したパルス信号列を簡易に、且つ効率的に得ることができる。しかも前記パルス信号列におけるビット配列の中央ビット位置を基準として前記量子化レベル差ｍに応じて「０」と「１」とを対称的に分散させることができる。

また上述した如く前記入力信号の量子化レベルに応じて求められるパルス信号列を、予めメモリに記憶しておき、前記入力信号の量子化レベルに応じて前記メモリに記憶されたパルス信号列を選択的に出力することで、簡易に「０」と「１」とを分散させたパルス信号列を得ることができる。従って入力信号に対するＰＷＭ変調自体を、簡易に行うことができ、その実用的利点が多大である。

また本パルス信号生成装置により生成されるパルス信号列によれば、例えば入力信号を正弦波としたときの希望波（被変調信号波；Ｄ）と除去対象とする非希望波（変調信号波；Ｕ）との周波数差を大きくし、出力信号におけるＤＵ比（ＳＮ比に相当）を大幅に改善することができる。従って、例えば特許文献３に開示される手法と比較しても低周波ノイズの発生要因を大きく回避することができ、ＬＰＦによるノイズ除去を確実に行うことが可能となる等の実用上多大なる効果が奏せられる。

本発明の一実施形態に係るパルス信号生成装置の概略構成図。 図１に示すパルス信号生成装置におけるパルス信号列の生成処理手順の一例を示す図。 量子化レベル差ｍが負［−］であるときの第１のパルス列生成手段によるパルス列生成の処理概念を模式的に示す図。 量子化レベル差ｍが正［＋］であるときの第２のパルス列生成手段によるパルス列生成の処理概念を模式的に示す図。 入力信号の量子化レベルに応じて第１および第２のパルス列生成手段により生成されるパルス信号列の例を示す図。 本発明に係るパルス信号生成装置の具体的な実施形態と該パルス信号生成装置を用いたＤ級増幅器の概略構成を示す図。 入力信号として正弦波を与えたときの、本発明によるパルス信号列と従来のＰＷＭ変調器で得られる信号とをそれぞれＤ級増幅した際の出力信号波形を対比して示す図。 図７に示す各出力信号のスペクトルを対比して示す図。 図８に示される出力信号における希望波と非希望波（高調波）の信号レベルを対比して示す図。 特許文献３に示されるパルス信号列と本発明によるパルス信号列とをそれぞれＤ級増幅した際の出力信号のスペクトルを対比して示す図。 従来のＰＷＭ変調装置の一例を示す要部概略構成図。 図１１に示すＰＷＭ変調装置の動作を示す信号波形図。

以下、図面を参照して本発明の実施形態に係るパルス信号生成装置について説明する。

図１は本発明の一実施形態に係るパルス信号生成装置１０の要部概略構成図で、１１は入力信号を（２ｎ＋１）段階のレベルに量子化する量子化部である。但し、ｎは自然数である。また１２は、論理値としての「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列［１０１０…１０］を量子化レベルの中央値として初期設定されるレジスタである。具体的には前記量子化部１１が入力信号を１５段階（ｎ＝７）のレベルに量子化する場合、前記レジスタ１２は１６ビットのものからなる。

前記パルス信号生成装置１０は、前記量子化部１１にて量子化した入力信号の量子化レベルと、前記レジスタ１２に初期設定される量子化レベルの中央値との量子化レベル差ｍを求める量子化レベル差検出部１３を備える。但し、ｍは自然数である。この場合、上記量子化レベル差ｍは、前記量子化レベルの中央値を［０］として［−７,−６,〜,−１］,［＋１,＋２,〜,＋７］として与えられる。

また前記パルス信号生成装置１０は、更に上記量子化レベル差検出部１３に応じて前記レジスタ１２を巡回シフト制御する巡回シフト部１４と、この巡回シフト部１４と連動して前記レジスタ１２における所定ビット位置の論理値を反転させるビット置換部１５とを備える。これらの量子化レベル差検出部１３、巡回シフト部１４、およびビット置換部１５は、例えばマイクロプロセッサにより実行されるソフトウェアによるパルス信号列の生成処理機能として実現される。具体的には前記レジスタ１２に対する処理機能は、例えば図２に示すような処理手順として実現される。

即ち、入力信号の量子化レベルに応じたパルス信号列の生成処理は、図２に示すように先ず入力信号の量子化レベルと、量子化レベルの中央値との量子化レベル差ｍを求めることから開始される＜ステップＳ１＞。そして前記量子化レベル差ｍが、負［−］であるか、正［＋］であるか、或いは零［０］であるかの判定が行われる＜ステップＳ２＞。ちなみに量子化レベル差ｍが零［０］である場合には、前記レジスタ１２に初期設定された量子化レベルの中央値である、前述した「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列［１０１０…１０］がそのまま出力される。従ってこの場合には、前記レジスタ１２に対する巡回シフト処理およびビット置換処理は行われない。

これに対して前記量子化レベル差ｍが負［−］である場合には、先ず前述した如く求められた量子化レベル差ｍの絶対値を制御パラメータＮとしてセットする＜ステップＳ３＞。即ち、前記量子化レベル差ｍに応じて前記レジスタ１２に対する制御パラメータＮをセットする。そしてこの制御パラメータＮの下で、前記レジスタ１２に格納されたパルス信号列を、右１ビット巡回シフトする＜ステップＳ４＞。換言すれは前記量子化レベル差ｍが負［−］であるので、この場合は前記レジスタ１２を右１ビットシフトする。次いで右１ビット巡回シフトされたパルス信号列に対して前記レジスタ１２の最下位側（最下位ビット位置）から見て最初に現れる論理値「１」を「０」に変更して新たなパルス信号列を生成する＜ステップＳ５＞。

これらの処理が終了する都度、前記制御パラメータＮをデクリメント（−１）する＜ステップＳ６＞。そして前記制御パラメータＮが［０］となるまで＜ステップＳ７＞、上述したステップＳ４,Ｓ５の処理をｍ回繰り返し、これによって前記入力信号の量子化レベルに相当するパルス信号列を求める。これらのステップＳ３〜Ｓ７に示す一連の処理は、前記量子化レベル差ｍが負［−］であるとき、前記入力信号の量子化レベルに相当するパルス信号列を求める第１のパルス列生成手段を構成する。

この第１のパルス列生成手段によれば、図３に前記レジスタ１２に格納されるデータ、つまり論理値「０」と論理値「１」との並びからなるパルス信号列の遷移状態を模式的に示すように、前記量子化レベル差ｍに応じて前記量子化レベルの中央値を基準として新たなパルス信号列が生成される。具体的には前記量子化レベル差ｍが［−１］の場合には、量子化レベルの中央値を示すパルス信号列［１０１０…１０］を右１ビット巡回シフトしたパルス信号列［０１０１…１０１］の、最下位側（最下位ビット位置）から見て最初に現れる論理値「１」、即ち、最下位ビットｂ０の論理値「１」が「０」に置換される。従って新たに生成されたパルス信号列の下位２ビットｂ１,ｂ０が共に論理値「０」となり、前記中央値を示すパルス信号列［１０１０…１０］に比較して「１」の総数が１つ減少し、「０」の総数が１つ増えたパルス信号列となる。

また前記量子化レベル差ｍが［−２］の場合には、上述した如く生成して前記パルス信号列［０１０１…１００］を再度右１ビット巡回シフトしたパルス信号列［００１０１…１０１０］の、最下位側（最下位ビット位置）から見て最初に現れる論理値「１」、即ち、２ビット目ｂ１の論理値「１」が「０」に置換される。従って新たに生成されたパルス信号列の下位３ビットｂ２,ｂ１,ｂ０が連続して論理値「０」となり、「１」の総数が更に１つ減少し、「０」の総数が更に１つ増えたパルス信号列となる。即ち、前記中央値を示すパルス信号列［１０１０…１０］に比較して「１」の総数が２つ減少し、「０」の総数が２つ増えたパルス信号列となる。

更に前記量子化レベル差ｍが［−３］の場合には、前記量子化レベル差ｍが［−２］のときに生成された前記パルス信号列［００１０１…１０００］を再度右１ビット巡回シフトされる。そして右１ビット巡回シフトしたパルス信号列［０００１０１…１００］の、最下位側（最下位ビット位置）から見て最初に現れる論理値「１」、即ち、３ビット目ｂ２の論理値「１」が「０」に置換される。従って新たに生成されたパルス信号列の下位４ビットｂ３,ｂ２,ｂ１,ｂ０が連続して論理値「０」となり、「１」の総数が更に１つ減少し、「０」の総数が更に１つ増えたパルス信号列となる。そしてこの場合には、前記中央値を示すパルス信号列［１０１０…１０］に比較して「１」の総数が３つ減少し、「０」の総数が３つ増えたパルス信号列となる。

同様にして前記量子化レベル差ｍが［−４］〜［−７］の場合には、新たに求められている前記パルス信号列を再度繰り返し右１ビット巡回シフトしたパルス信号列の、最下位側（最下位ビット位置）から見て最初に現れる論理値「１」が順次１つずつ「０」に置換される。即ち、前記量子化レベル差ｍが［−４］のときには４ビット目ｂ３が、前記量子化レベル差ｍが［−５］のときには５ビット目ｂ４が、前記量子化レベル差ｍが［−６］のときには６ビット目ｂ５が、そして前記量子化レベル差ｍが［−７］のときには７ビット目ｂ６の論理値「１」が順に「０」に置換される。

従って前記量子化レベル差ｍに応じて、前記中央値を示すパルス信号列［１０１０…１０］に比較して、「１」の総数が１つずつ減少し、「０」の総数が１つずつ増加したパルス信号列が生成される。しかも前記右１ビット巡回シフト処理と前述した論理値「１」の「０」への置換により、前記パルス信号列の最下位ビット側から並ぶ「０」の数は前記量子化レベル差ｍに応じて１ビットずつ増加する。更に前記パルス信号列の最下位ビットにおける論理値「０」のビットデータは、前記右１ビット巡回シフト処理によってパルス信号列の最上位ビットに巡回シフトされる。従って前記パルス信号列の最上位ビット側から並ぶ「０」の数もまた前記量子化レベル差ｍに応じて１ビットずつ増加する。

この結果、前記量子化レベル差ｍに応じて生成されるパルス信号列は、その最上位ビット側および最下位ビット側から交互に順に論理値「０」を１つずつ増加させたものとなる。換言すれば前記量子化レベル差ｍに応じて生成されるパルス信号列は、該量子化レベル差ｍの増加に伴って最終的には論理値「１」が前記パルス信号列の略中央位置（９ビット目ｂ８）にだけ残るように変化する、対称性を有するパルス信号列となる。

一方、図２に示す処理手順に戻って前記量子化レベル差ｍが正［＋］である場合には、先ず前述した如く求められた量子化レベル差ｍを制御パラメータＮとしてセットする＜ステップＳ８＞。そしてこの制御パラメータＮの下で、前記レジスタ１２に格納されたパルス信号列を左１ビット巡回シフトする＜ステップＳ９＞。次いで左１ビット巡回シフトされたパルス信号列に対して前記レジスタ１２の最上位側（最上位ビット位置）から見て最初に現れる論理値「０」を「１」に変更して新たなパルス信号列を生成する＜ステップＳ１０＞。

これらの処理が終了する都度、前記制御パラメータＮをデクリメント（−１）する＜ステップＳ１１＞。そして前記制御パラメータＮが［０］となるまで＜ステップＳ１２＞、上述したステップＳ９,Ｓ１０の処理をｍ回繰り返し、これによって前記入力信号の量子化レベルに相当するパルス信号列を求める。これらのステップＳ８〜Ｓ１２に示す一連の処理は、前記量子化レベル差ｍが正［＋］であるとき、前記入力信号の量子化レベルに相当するパルス信号列を求める第２のパルス列生成手段を構成する。

この第２のパルス列生成手段によれば、図４に前記レジスタ１２に格納されるデータ、つまり論理値「０」と論理値「１」との並びからなるパルス信号列の遷移状態を模式的に示すように、前記量子化レベル差ｍに応じて前記量子化レベルの中央値を基準として新たなパルス信号列が生成される。具体的には前記量子化レベル差ｍが［＋１］の場合には、量子化レベルの中央値を示すパルス信号列［１０１０…１０］を左１ビット巡回シフトしたパルス信号列［０１０１…１０１］の、最上位側（最上位ビット位置）から見て最初に現れる論理値「０」、即ち、最上位ビットｂ１５の論理値「０」が「１」に置換される。従って新たに生成されたパルス信号列の上位２ビットｂ１５,ｂ１４が共に論理値「１」となり、前記中央値を示すパルス信号列［１０１０…１０］に比較して「１」の総数が１つ増加し、「０」の総数が１つ減少したパルス信号列となる。

また前記量子化レベル差ｍが［＋２］の場合には、上述した如く生成して前記パルス信号列［１１０１０…０１０１］を再度左１ビット巡回シフトしたパルス信号列［１０１０１０１…１０１１］の、最上位側（最上位ビット位置）から見て最初に現れる論理値「０」、即ち、上位から２ビット目のビットｂ１４の論理値「０」が「１」に置換される。従って新たに生成されたパルス信号列の上位３ビットｂ１５,ｂ１４,ｂ１３が連続して論理値「１」となり、「０」の総数が更に１つ減少し、「１」の総数が更に１つ増えたパルス信号列となる。即ち、前記中央値を示すパルス信号列［１０１０…１０］に比較して「１」の総数が２つ増加し、「０」の総数が２つ減少したパルス信号列となる。

更に前記量子化レベル差ｍが［＋３］の場合には、前記量子化レベル差ｍが［＋２］のときに生成された前記パルス信号列［１１１０１０…１０１１］を再度左１ビット巡回シフトされる。そして左１ビット巡回シフトしたパルス信号列［１１０１０１０…１０１１１］の、最上位側（最上位ビット位置）から見て最初に現れる論理値「０」、即ち、上位から３ビット目のビットｂ１３の論理値「０」が「１」に置換される。従って新たに生成されたパルス信号列の上位４ビットｂ１５,ｂ１４,ｂ１３,ｂ１２が連続して論理値「１」となり、「１」の総数が更に１つ増加し、「０」の総数が更に１つ減少したパルス信号列となる。そしてこの場合には、前記中央値を示すパルス信号列［１０１０…１０］に比較して「１」の総数が３つ増加し、「０」の総数が３つ減少したパルス信号列となる。

同様にして前記量子化レベル差ｍが［＋４］〜［＋７］の場合には、新たに求められている前記パルス信号列を再度繰り返し左１ビット巡回シフトしたパルス信号列の、最上位側（最上位ビット位置）から見て最初に現れる論理値「０」が順次１つずつ「１」に置換される。即ち、前記量子化レベル差ｍが［＋４］のときには上位から４ビット目のビットｂ１２が、前記量子化レベル差ｍが０［＋５］のときには上位から５ビット目のビットｂ１１の論理値「０」が順に「１」に置換される。更に前記量子化レベル差ｍが［＋６］のときには上位から６ビット目のビットｂ１０が、そして前記量子化レベル差ｍが［＋７］のときには７ビット目ｂ９の論理値「０」が順に「１」に置換される。

従ってこの第２のパルス信号生成手段によれば前記量子化レベル差ｍに応じて、前記中央値を示すパルス信号列［１０１０…１０］に比較して、「１」の総数が１つずつ増加し、「０」の総数が１つずつ減少したパルス信号列が生成される。しかも前記左１ビット巡回シフト処理と前述した論理値「０」の「１」への置換により、前記パルス信号列の最上位ビット側から並ぶ「１」の数は前記量子化レベル差ｍに応じて１ビットずつ増加する。更に前記パルス信号列の最上位ビットにおける論理値「１」のビットデータは、前記左１ビット巡回シフト処理によってパルス信号列の最下位ビットに巡回シフトされる。従って前記パルス信号列の最下位ビット側から並ぶ「１」の数もまた前記量子化レベル差ｍに応じて１ビットずつ増加する。

即ち、前記量子化レベル差ｍに応じて生成されるパルス信号列は、「０」と「１」とが交互に並ぶ中央値を示すパルス信号列から、その最上位ビット側および最下位ビット側から交互に順に論理値「１」を１つずつ増加させたものとなる。換言すれば前記量子化レベル差ｍに応じて生成されるパルス信号列は、該量子化レベル差ｍの増加に伴って最終的には論理値「０」が前記パルス信号列の略中央位置（９ビット目ｂ７）にだけ残るように変化する、対称性を有するパルス信号列となる。

かくして上述した如く前記入力信号の量子化レベル（中央値との量子化レベル差ｍ）に応じて前記第１および第２のパルス列生成手段によりそれぞれ生成されるパルス信号列は、図５に示すように「０」と「１」とが交互に並び、量子化レベルの中央値を示すパルス信号列を基準として、前記量子化レベル差ｍ（−７〜＋７）に応じて「０」および「１」の数を順に１つずつ変化させたものとなる。しかもパルス信号列における「０」および「１」の数は、該パルス信号列の上位ビット側および下位ビット側から交互に順に１つずつ変化する。従って前記パルス信号列における「０」および「１」の出現位置は、該パルス信号列の略中央ビット位置を中心として略対称である。

即ち、本発明に係るパルス信号生成装置１０においては、入力信号の量子化レベルの中央値を「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列として与えている。そしてこの中央値を基準として該中央値と入力信号の量子化レベルとの量子化レベル差ｍに応じて前記パルス信号列を１ビットずつ巡回シフトし、該パルス信号列の上位ビット側または下位ビット側から１ビットだけその論理値を「０」から「１」に、或いは「１」から「０」に置換して前記入力信号の量子化レベルに相当する新たなパルス信号列を生成している。

従って入力信号の量子化レベルに応じて生成されるパルス信号列において、「０」または「１」が連続して連なる数の差を当該パルス信号列における上位ビット側と下位ビット側とにおいて１ビットに抑えることができる。しかも「０」と「１」とが交互に連なるパルスパターン、或いは「０」または「１」が１ビットだけ残されるパルスパターンを当該パルス信号列の中央部に集めることが可能となる。

故に入力信号の量子化レベルが最大、または最小であっても前述した如く生成されるパルス信号列の中央部に、最低１ビットの反転した論理値（最小パルス）を与えることができる。従って前記パルス信号列に基づいて得られるＰＷＭ変調信号の最低周波数を、図１１に示した従来一般的なＰＷＭ変調器１を介して得られる最低周波数の略２倍にすることができる。しかもＰＷＭ変調信号を得る上での最小パルス（単位パルス）の周波数を、前述した量子化レベルの中央値を示すパルス信号列に示されるように十分高くすることができるので、そのＤＵ比を十分に高くすることができる。

尚、上述した如くして入力信号の量子化レベルに応じてパルス信号列を生成して該入力信号を増幅する場合、例えば図６にＰＷＭ変調方式のＤ級増幅器の概略構成を示すように本発明に係るパルス信号生成装置２０をメモリ１６とマッピング手段（ＰＷＭマッパ）１７とにより構成することが好ましい。即ち、前記第１および第２のパルス列生成手段によりそれぞれ求められるパルス信号列を、予め前記入力信号の量子化レベルに対応付けて記憶したメモリ１６を準備する。そして前記量子化部１１を介して求められる入力信号の量子化レベルに従って、前記マッピング手段（ＰＷＭマッパ）１７により前記メモリ１６に記憶されたパルス信号列の中から前記量子化レベルに相当するパルス信号列を選択的に求め、これをＰＷＭ変調信号として出力するように構成する。

尚、前記メモリ１６に登録するパルス信号列については、予め求めて不揮発性のメモリからなるマッピング手段（ＰＷＭマッパ）１７にセットしておいても良い。しかし、例えば前記Ｄ級増幅器の起動時に設定される量子化条件の下で求め、ＲＡＭ等の揮発性メモリからなる前記マッピング手段（ＰＷＭマッパ）１７に、その都度セットして用いることも可能である。このように構成すれば、例えば量子化精度の変更に対しても十分に対処することが可能となる。

その上で、前記パルス信号生成装置２０における前記マッピング手段（ＰＷＭマッパ）１７により前記メモリ１６から選択的に求めたパルス信号列を、例えばパワー・スイッチング回路からなる増幅回路１８に与えて増幅する。そして該増幅回路１８の出力を低域通過フィルタ（ＬＰＦ）１９を介して出力すれば、これによって前記入力信号を効率的にＤ級増幅することが可能となる。しかも前記増幅回路１８が増幅するＰＷＭ変調信号が前述したパルス信号列として与えられるので、ＤＵ比（ＳＮ比）を十分に確保して前記入力信号をＤ級増幅することが可能となる。

図７は入力信号として正弦波を与えてＰＷＭ変調方式によるＤ級増幅器で増幅した際の出力信号波形のシミュレーション結果を示している。特に本発明に係るパルス信号列（ＰＷＭ変調信号）を増幅した後、ＬＰＦを介して得られる出力信号波形（図７(ａ)）と、従来ののこぎり波を用いたＰＷＭ変調器１を介して得られたＰＷＭ変調信号を増幅した後、ＬＰＦを介して得られる出力信号波形（図７(ｂ)）とを対比して示している。但し、この図７に示すシミュレーション結果は、ＰＷＭ分解能（単位パルス周波数）を２００ｋＨz、変調波周波数（電圧・パルス列変換周期）を１２.５ｋＨzとして入力信号をＰＷＭ変調し、ＰＷＭ変調信号を５次のバターワース特性を有するカットオフ周波数が５ｋＨzのアクティブ型ＬＰＦを用いてフィルタリングしたときの出力信号波形を示している。このシミュレーション結果に示されるように、本発明に係るパルス信号生成処理によれば、従来一般的なＰＷＭ変調処理に比較して変調波の残存による歪の発生を大きく抑え得ることが明らかである。

また図８は本発明に係るパルス信号列（ＰＷＭ変調信号）を増幅した後、前記ＬＰＦを介して得られた出力信号のスペクトル（図８(ａ)）と、従来のＰＷＭ変調器１を介して得られたＰＷＭ変調信号を増幅した後、前記ＬＰＦを介して得られた出力信号のスペクトル（図８(ｂ)）とを対比して示している。これらのスペクトルを対比すれば明らかなように、従来の一般的なＰＷＭ変調によれば２〜４次の高調波の残留が認められるが、本発明に係るパルス信号列によれば、高調波の発生を十分に抑制し得ることが示される。ちなみに図９に希望波と非希望波（高調波）の信号レベルを対比して示すように、本発明によればそのＤＵ比（Ｄ／Ｕ）を略１２ｄＢ程度、大きく改善し得る。

ここで前述した特許文献３に開示される手法により生成されるパルス信号列に着目してみると、デューティレジスタの各ビットを予め波形レジスタにおける特定のビットに対応付けしている。この為、前記デューティレジスタにセットされるパルス幅のデータ（量子化レベル）が１段階ずつ変化したとしても、このデータの変化に伴って前記波形レジスタにおけるデータ（パルス信号列）が、上述した本発明に係るパルス信号生成装置１０に見られるように対称性を有しながら変化することはない。

そこで特許文献３に開示される手法により生成されるパルス信号列を用いて正弦波をＰＷＭ変調してＤ級増幅したときの出力信号のスペクトルについて調べたところ、図１０(ａ)に示されるようなシミュレーション結果が得られた。また同様に本発明に係るパルス信号生成装置１０により生成されるパルス信号列を用いて正弦波をＰＷＭ変調してＤ級増幅したときの出力信号のスペクトルについては、図１０(ｂ)に示されるようなシミュレーション結果が得られた。尚、このシミュレーションは、前述した条件の下で行った。

具体的には特許文献３に示されるパルス信号列を用いた場合、図１０(ａ)に示すように希望波（Ｄ）のレベルが［−６.２５ｄＢ］、３.１２５ｋＨzの２次高調波として現れる非希望波（Ｕ）のレベルが［−２８.９６ｄＢ］であり、そのＤＵ比が［２２.７１ｄＢ］であることが求められた。これに対して本発明に係るパルス信号列を用いた場合には、図１０(ｂ)に示すように希望波（Ｄ）のレベルが［−８.３７ｄＢ］、４.６８７ｋＨzの３次高調波として現れる非希望波（Ｕ）のレベルが［−３９.２４ｄＢ］であり、そのＤＵ比が［３０.８７ｄＢ］であることが求められた。

従って図１０(ａ)(ｂ)に対比して示す出力信号のスペクトルからも明らかなように、本発明に係るパルス信号列を用いた場合、ＤＵ比で略［１１.９ｄＢ］の改善効果があることが確認できた。この改善効果を得る第１の要因として、「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列を量子化レベルの中央値として定め、この中央値を基準として入力信号の量子化レベルに応じたパルス信号を前述したように生成する点が挙げられる。

また改善効果を得る第２の要因として、特に入力信号の量子化レベルに応じて生成されるパルス信号列における上位ビット側および下位ビット側に出現する論理値「０」および「１」の数に対称性を持たせ、これによって前記パルス信号列の中央部に、最低１ビットの反転した論理値（最小パルス）を設定したことが挙げられる。これらの第１および第２の要因が相乗することにより本発明に係るパルス信号生成装置１０,２０によれば、特許文献３に開示される手法よりも簡易に、しかもＤＵ比を大幅に改善し得るパルス信号列を生成することができるという優れた効果を奏する。従ってその実用的利点が多大である。

尚、本発明は上述した実施形態に限定されるものではない。実施形態では入力信号を１５段階のレベルに量子化し、１６ビットのパルス信号列を生成するものとして説明した。しかしｎを自然数として入力信号を（２ｎ＋１）段階のレベルに量子化し、２（ｎ＋１）ビットのパルス信号列を生成する場合の全てに適用可能である。また実施形態においては、量子化レベル差ｍが負［−］のときにパルス信号列を右１ビット巡回シフトし、正［＋］のときに前記パルス信号列を左１ビット巡回シフトしたが、これを逆にすることも勿論可能である。

即ち、この場合には、前記第１のパルス列生成手段を、前記レベル差ｍが負なるときには前記パルス信号列を左１ビット巡回シフトした後、最上位側から見て最初に現れる「１」を「０」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求めるように構成する。また前記第２のパルス列生成手段については、前記レベル差ｍが正なるときには前記パルス信号列を右１ビット巡回シフトした後、最下位側から見て最初に現れる「０」を「１」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求めるように構成すれば良い。

このように第１および第２のパルス列生成手段を構成した場合、入力信号の量子化レベルに応じた論理値「０」および「１」の置換処理が、前記パルス信号列の上位ビット側から実行されるか、或いは下位ビット側から実行されるかが変わるだけである。従って前述した実施形態と同様な効果が奏せられることは説明するまでもなく明らかである。またＰＷＭ変調信号の論理を逆にする場合には、前述したパルス信号列の生成処理における論理を反転すれば良いことも言うまでもない。

また図６に示すＤ級増幅器において、例えば低域通過フィルタ（ＬＰＦ）１９の出力を前記量子化部１１へフィードバックして、その出力を制御するように構成した場合にも本発明を同様に適用可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１０,２０ パルス信号生成装置
１１ 量子化部
１２ レジスタ
１３ 量子化レベル差検出部
１４ 巡回シフト部
１５ ビット置換部
１６ メモリ
１７ マッピング手段（ＰＷＭマッパ）
１８ 増幅回路（パワー・スイッチング回路）
１９ 低域通過フィルタ（ＬＰＦ）
Ｓ３〜Ｓ７ 第１のパルス列生成手段
Ｓ８〜Ｓ１２ 第２のパルス列生成手段

Claims (5)

1. 入力信号を（２ｎ＋１）段階のレベルに量子化し、論理値としての「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列を量子化レベルの中央値として、前記入力信号の量子化レベルに応じた２（ｎ＋１）ビットのパルス信号列を該入力信号のＰＷＭ変調信号として生成するパルス信号生成装置であって、
   前記中央値と前記入力信号の量子化レベルとの量子化レベル差ｍを求める量子化レベル差検出手段と、
   前記レベル差ｍが負なるときには前記パルス信号列を右１ビット巡回シフトした後、最下位側から見て最初に現れる「１」を「０」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第１のパルス列生成手段と、
   前記レベル差ｍが正なるときには前記パルス信号列を左１ビット巡回シフトした後、最上位側から見て最初に現れる「０」を「１」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第２のパルス列生成手段と
   を具備したことを特徴とするパルス信号生成装置。
2. 入力信号を（２ｎ＋１）段階のレベルに量子化し、論理値としての「０」と「１」とが交互に並ぶ２（ｎ＋１）ビットのパルス信号列を量子化レベルの中央値として、前記入力信号の量子化レベルに応じた２（ｎ＋１）ビットのパルス信号列を該入力信号のＰＷＭ変調信号として生成するパルス信号生成装置であって、
   前記中央値と前記入力信号の量子化レベルとの量子化レベル差ｍを求める量子化レベル差検出手段と、
   前記レベル差ｍが負なるときには前記パルス信号列を左１ビット巡回シフトした後、最上位側から見て最初に現れる「１」を「０」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第１のパルス列生成手段と、
   前記レベル差ｍが正なるときには前記パルス信号列を右１ビット巡回シフトした後、最下位側から見て最初に現れる「０」を「１」に変更して新たなパルス信号列を生成する処理を、前記中央値を基準としてｍ回繰り返して前記入力信号の量子化レベルに相当するパルス信号列を求める第２のパルス列生成手段と
   を具備したことを特徴とするパルス信号生成装置。
3. 請求項１または２に記載のパルス信号生成装置における前記第１および第２のパルス列生成手段によりそれぞれ求められるパルス信号列を、予め前記入力信号の量子化レベルに対応付けて記憶したメモリと、
   前記入力信号の量子化レベルに応じて前記メモリに記憶されたパルス信号列を選択的に出力するマッピング手段と
   を具備したことを特徴とするパルス信号生成装置。
4. 前記パルス信号列は、予め設定された量子化条件に応じて固定的に求められて前記メモリに記憶されるものである請求項３に記載のパルス信号生成装置。
5. 前記メモリに記憶されるパルス信号列は、起動時に与えられた量子化条件に応じて求められてメモリに記憶されるものである請求項３に記載のパルス信号生成装置。