KR101918356B1 - 펄스폭 변조기의 통합 아날로그 지연 라인 - Google Patents

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Abstract

펄스폭 변조(PWM: pulse width modulation) 시스템은 아날로그 컴포넌트 및 디지털 컴포넌트를 포함한다. 아날로그 컴포넌트는 아날로그(연속 시간) 영역에서 아날로그 신호를 미세 튜닝하는 튜닝 동작으로 입력에서 수신되고 있는 아날로그 신호에 대해 오프셋(즉, 시간 지연)을 도입한다. 아날로그 컴포넌트는 송신 라인의 모델에 기초하여 아날로그 신호에 시간 지연을 도입하도록 구성된 복수의 아날로그 지연 컴포넌트를 포함하는 아날로그 지연 라인을 포함한다.

Description

펄스폭 변조기의 통합 아날로그 지연 라인{INTEGRATED ANALOG DELAY LINE OF A PULSE-WIDTH MODULATOR}
현대의 무선 통신 시스템에 대한 모든 디지털 솔루션은 유연성, 재구성성 및 전력 소모 감소의 측면에서 상당한 이점을 제시한다. 펄스폭 변조(PWM)는 이러한 시스템의 구현을 위해 중요할 수 있다. 위상 시프팅 블록은 PWM 하드웨어의 위상 또는 시간 오프셋 동작을 구현하기 위한 핵심 요소이다. 최근 nm-스케일 CMOS 기술은 수 ps의 게이트 지연을 나타낸다. 이러한 시간 지연 해상도는 아날로그-투(to)-디지털 A/D 컨버터 또는 디지털-투-아날로그 D/A 컨버터의 비트의 수와 유사하게 송신기 시스템의 동적 범위 성능에 직접 연관된다. 해상도 단계를 추가로 감소시키기 위해, 매우 비싼 현대의 미세-노드 CMOS 기술이 종종 사용되고, 단순하고 덜 비싼 컴포넌트에 대한 필요성이 존재한다.
도 1은 설명되는 다양한 양태에 따른 PWM 시스템을 나타내는 도면.
도 2는 설명되는 다양한 양태에 따른 PWM 시스템의 예를 나타내는 도면.
도 3은 설명되는 다양한 양태에 따른 디지털 컴포넌트의 예를 나타내는 도면.
도 4는 설명되는 다양한 양태에 따른 입력 아날로그 신호와 아날로그 구형파의 그래프.
도 5는 설명되는 다양한 양태에 따른 아날로그 영역에서 도입되는 시간 지연의 해상도의 그래프.
도 6은 설명되는 다양한 양태에 따른 아날로그 구형파 및 디지털 구형 펄스의 다른 그래프.
도 7은 설명되는 다양한 양태에 따른 PWM 디바이스에 대한 방법의 흐름도.
도 8은 설명되는 다양한 양태에 따른 아날로그 컴포넌트를 갖는 PWM 시스템의 예를 나타내는 도면.
도 9는 설명되는 다양한 양태에 따른 PWM 디바이스의 아날로그 컴포넌트의 아날로그 지연 라인의 예를 나타내는 도면.
도 10은 설명되는 다양한 양태에 따른 PWM 디바이스에 의해 이용되는 핀-헤어(pin-hair) 인덕터의 예시적인 구조를 나타내는 도면.
도 11은 설명되는 다양한 양태에 따른 PWM 디바이스에 대한 주파수에 대한 인덕턴스 및 품질의 예시적인 그래프.
도 12는 설명되는 다양한 양태에 따른 PWM 디바이스의 인덕터의 예시적인 데이지 체인(daisy chain) 구성을 나타내는 도면.
도 13은 설명되는 다양한 양태에 따른 PWM 디바이스에 대한 방법의 다른 흐름도.
이하, 본 발명을 첨부 도면을 참조하여 설명할 것이며, 여기에서 동일 참조 부호는 전체에서 동일 요소를 나타내는 데 사용되고, 예시되는 구조 및 디바이스는 반드시 스케일대로 도시되는 것은 아니다. 본 명세서에서 이용되는, "컴포넌트", "시스템", "인터페이스" 등은 컴퓨터 관련 엔티티, 하드웨어, (예를 들어, 실행 중인) 소프트웨어 및/또는 펌웨어를 나타내는 것으로 의도된다. 예를 들어, 컴포넌트는 프로세서, 프로세서 상에서 실행되는 프로세스, 컨트롤러, 객체, 실행자, 프로그램, 저장 디바이스 및/또는 프로세싱 디바이스를 갖는 컴퓨터일 수 있다. 예시의 방식으로, 서버 상에서 실행되는 어플리케이션 및 서버가 또한 컴포넌트일 수 있다. 하나 이상의 컴포넌트가 프로세스 내에 상주할 수 있으며, 컴포넌트는 하나의 컴퓨터 상에 로컬화될 수 있고/있거나 2개 이상의 컴퓨터 사이에 분산될 수 있다. 요소의 세트 또는 다른 컴포넌트의 세트가 본 명세서에서 설명될 수 있으며, "세트"라는 용어는 "하나 이상"으로 해석될 수 있다.
예시적인 단어의 사용은 구체적인 방식으로 개념을 제시하도록 의도된 것이다. 본 출원에서 사용되는 "또는"이라는 용어는 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하는 것으로 의도된 것이다. 즉, 달리 특정하지 않거나, 문맥으로부터 명료하지 않는 경우, "X가 A 또는 B를 채용한다"는 것은 자연스러운 포괄적인 순열 중 임의의 것을 의미하는 것으로 의도된 것이다. 즉, X는 A를 채용하고; X는 B를 채용하고; 또는 X는 A 및 B 양쪽을 채용한다면, 임의의 상술한 예 아래에서 "X는 A 또는 B를 채용한다"는 것이 충족된다. 또한, 본 출원 및 첨부된 청구항에서 사용되는 "어느(a)" 및 "어떤(an)"이라는 관사는 단수형에 대한 것으로 달리 특정되거나 문맥으로부터 명료하지 않다면 "하나 이상"을 의미하는 것으로 일반적으로 해석되어야 한다. 또한, "포함하는", "포함하다", "갖는", "갖다", "가지고 있는" 또는 그 변형이 상세한 설명이나 청구항에서 사용되는 범위에 대해, 이러한 용어는 "포괄하는"이라는 용어와 유사한 방식으로 포괄적인 것으로 의도된 것이다.
상술한 결점 및 계속되는 목적을 고려하여, 시간 지연 해상도를 추가로 향상시키기 위한 혼합 아날로그-디지털 PWM에 대한 다양한 양태가 개시된다. 예를 들어, 아날로그-중심 접근법은 시간 시프팅의 대략 튜닝(coarse tuning) 및 미세 튜닝 동작을 미세 튜닝 해상도(예를 들어, 2 피코초 미만 또는 1 피코초 미만)를 갖는 단지 하나의 튜닝(미세) 동작으로 통합하기 위해 통상적인 송신 라인의 모델에 기초하여 구현된다. 따라서 PWM 디바이스의 성능은 전체-디지털 PWM에서와 같이 더 이상 기술 노드 성능(게이트 지연)에 의해 제한되지 않는다. 지연 컴포넌트는 수동 요소들을 포함하므로, 전력을 소비할 뿐만 아니라 이러한 전력이 원격 통신 어플리케이션의 캐리어(스위치) 주파수에 상당히 의존하는 전체-디지털 구현과는 반대로 어떠한 전력도 소비하지 않는다.
일례에서, 본 명세서에서 개시되는 PWM 변조기(예를 들어, 혼합 아날로그-디지털 PWM 디바이스/송신기)는 PWM 송신기의 디지털 속성을 준수하지 않는 연속 파형(CW)(사인(sinusoidal) 신호)을 프로세싱할 수 있다. PWM 디바이스는 단일 시간 해상도 동작으로 프로세싱의 아날로그 영역에서 시간 지연을 제공할 수 있으므로, 대략 튜닝 및 미세 튜닝을 단지 하나의 프로세서 또는 단일 레벨 프로세싱 체인으로 결합하며, 이는 하나 이상의 아날로그 지연 라인을 통해 아날로그 컴포넌트에 의해 전체로 채용될 수 있다. 하나 이상의 아날로그 지연 라인은 아날로그(연속 시간) 영역 내에서 미리 정해지거나 원하는 해상도의 시간 지연의 도입을 편리하게 함으로써 PWM 디바이스의 출력에서 스펙트럼 순도 성능을 향상시킬 수 있다. PWM 디바이스는 드라이버에 의해 추가로 전력을 공급받거나 증폭되어 안테나를 통해 송신될 수 있는 PWM 신호를 생성하기 위한 아날로그 컴포넌트 및 디지털 컴포넌트를 포함할 수 있다.
다른 예에서, 아날로그 지연 라인은 데이지 체인 구성에서 또는 U자형 종점에서 직렬로 함께 커플링되는 인덕터의 체인을 포함하는 아날로그 지연 컴포넌트의 체인을 포함한다. 예를 들어, 인덕터의 체인은 인터(inter)-노드 또는 전류 합산 노드에서 헤어-핀 접속을 통해 서로 미러링하는 행들을 포함할 수 있다. 데이지 체인 구성의 인덕터는 하나의 축을 따라 굽은 U자형을 포함하고 그 각각의 U자형 단부에서 다른 축을 따라 직렬로 접속되는 헤어-핀 인덕터로서 각각 구성될 수 있다.
제어 및 라우팅 신호는 아날로그 입력 신호로 구현되는 원하는 시간 지연에 기초하여 아날로그 지연 체인의 일부의 아날로그 지연 컴포넌트를 선택적으로 활성화시키기 위해 아날로그 지연 라인/체인의 인덕터들 사이에 각 인터-노드에 추가로 제공될 수 있다. 시간 지연은 각 아날로그 컴포넌트의 시간 지연에 따라 아날로그 지연 라인에 걸쳐 선택될 수 있다. 아날로그 지연 라인을 따른 한 지점은 아날로그 지연 라인에 대한 선택된 시간 지연에 대응하는 아날로그 지연 라인을 따라 선택적으로 그리고 독립적으로 활성화될 수 있다. 따라서, 오프셋은 선택적으로 제어될 수 있고, 다른 PWM 디바이스의 대략 튜닝 및 미세 튜닝의 2 스테이지 튜닝 프로세스를 대체하는 PWM 디바이스의 아날로그 영역 중에 아날로그 신호로 도입될 수 있다. 따라서, 아날로그 지연 라인은 예를 들어, PWM 디바이스의 아날로그 컴포넌트에서 아날로그 영역에 도입되는 튜닝 해상도로 시간 지연을 유지하면서 디지털 영역에서 추가로 프로세싱될 수 있는 오프셋 또는 시간 지연에 기초하여 아날로그 출력 신호를 제공할 수 있다. 본 발명의 추가적인 양태 및 상세 사항이 도면을 참조하여 추가로 후술된다.
도 1은 단일 동작 단계에서 PWM 디바이스의 해상도를 또한 제어하면서 아날로그 신호에 오프셋(예를 들어, 시간 지연 또는 위상 오프셋)을 제공하도록 동작하는 혼합 아날로그-디지털 PWM 디바이스(102)를 포함하는 PWM 변조 시스템(100)의 예를 나타낸다. 아날로그-디지털 PWM 디바이스(102)는 입력(101)에서 아날로그 신호를 프로세싱하도록 동작할 수 있고, 로컬 발진기(108)로부터 기준 주파수 신호 또는 캐리어 신호에 따라 오프셋을 추가로 제공할 수 있다. 아날로그-디지털 PWM 디바이스(102)는 PWM 디바이스(102)의 상이한 통신 채널(130, 132)을 형성하는 제 1 및 제 2 디지털 컴포넌트(122, 124)에 각각 대응하는 제 1 및 제 2 아날로그 컴포넌트(104, 106)를 포함한다. PWM 변조기 디바이스(102)는 프로세서(105), 데이터 저장소(103) 및 발진기(108)를 추가로 포함할 수 있다.
프로세서(105)는 무선 또는 유선 디바이스 또는 시스템과 같이 송신을 위한 신호를 통신 또는 프로세싱하는 모바일 폰, 개인 디지털 기기, 트랜시버 디바이스 또는 임의의 디바이스일 수 있는 PWM 변조기 디바이스(102)와 같은 하나 이상의 디바이스를 통한 통신을 위해 신호를 용이하게 하도록 동작하는 베이스밴드 프로세서, 컨트롤러, 디지털 신호 프로세서 등일 수 있다. 데이터 저장소(103)는 프로세서(105)를 통해 실행될 수 있는 하나 이상의 실행 가능 명령어를 저장할 수 있고, PWM 프로세싱을 용이하게 하기 위해 오프셋 정보, 타이밍 데이터 또는 다른 정보를 저장하는 데 사용될 수 있다.
제 1 및 제 2 아날로그 컴포넌트(104, 106)는 연속파 또는 연속 시간 영역에서 아날로그 신호를 프로세싱하기 위한 기준 또는 캐리어 신호로서 로컬 발진기(108)로부터 발진기 신호를 수신할 수 있다. 제 1 및 제 2 아날로그 컴포넌트(104, 106)는 또한 삼백육십(360)도 범위를 따라 로컬 발진기로부터 상이한 위상 시프트로 신호를 분리하고, 송신기 디바이스의 동적 범위 또는 로컬 발진기 주파수와 연관된 시간 지연을 갖는 아날로그 신호를 제공하도록 동작할 수 있다. 전체-디지털 시스템의 시간 지연은 통상적으로 양쪽의 대략 튜닝 동작으로 설정되고 그 후 미세 튜닝 동작으로 추가로 교정된다.
일 실시예에서, 제 1 및 제 2 아날로그 컴포넌트(104, 106)는 오직 아날로그 영역 단독에서 미리 정해진 (위 또는 아래) 임계치를 충족시키고, 하나의 단계, 하나의 프로세싱 계층 또는 아날로그 파이프라인/체인에서 튜닝 동작을 제공하는 해상도에서 이러한 지연을 제공하도록 동작할 수 있다. 예를 들어, 시간 지연의 해상도는 2 피코초 또는 그 미만보다 작을 수 있거나 (예를 들어, 대략 1 피코초와 대략 2 피코초 사이) 또는 1 피코초(10-12) 미만일 수 있다.
제 1 및 제 2 아날로그 컴포넌트(104, 106)는 임의로 작은 지연을 생성할 수 있는 하나 이상의 아날로그 지연 라인 컴포넌트(114-120)를 통해 아날로그 신호의 상이한 부분 또는 위상을 프로세싱하도록 동작할 수 있다. 예를 들어, 제 1 및 제 2 아날로그 컴포넌트(104, 106)는 전체 위상 스펙트럼(360도)을 따라 신호를 프로세싱할 수 있으며, 하나의 지연 라인이 2개의 사분면에서 신호를 프로세싱하고, 다른 지연 라인이 다른 2개의 사분면에서 신호를 프로세싱하는 한 쌍의 지연 라인을 각각 포함할 수 있다. 이러한 지연 라인 쌍(114-120)은 PWM 신호 생성의 디지털 영역의 일부인 디지털 컴포넌트(122, 124)를 통해 50퍼센트까지 또는 그 미만(예를 들어, 0 내지 50%)의 다운스트림 듀티 사이클을 갖는 PWM 사이클로의 변환을 위해 아날로그 신호의 제 1 부분을 형성하도록 결합될 수 있다.
추가적으로 또는 대안적으로, 제 1 및 제 2 아날로그 컴포넌트(104)는 하나의 아날로그 지연을 통해, 또는 입력 아날로그 신호(101)의 상이한 구획 또는 부분에 대응하는 상이한 아날로그 지연 라인으로 분리되어, 위상 시프팅의 360도 범위 전체를 제어할 수 있다. 지연 라인의 다른 상이한 쌍은 예를 들어, 제로와 백팔십(180)도를 또한 포함하는 신호를 프로세싱할 수 있으며, 이에 커플링된 지연 라인 다운스트림의 다른 쌍은 90도와 270도 사이에서 신호를 프로세싱할 수 있다. 각 지연 라인 컴포넌트(114-120)의 아날로그 지연 라인의 쌍의 각 아날로그 라인은 예를 들어, 도 2를 참조하여 추가적인 상세 사항 및 양태가 후술되는 별개의 사분면 또는 다른 구획을 그 후에 추가로 프로세싱할 수 있다.
대안적으로 또는 추가적으로, 하나 이상의 아날로그 지연 라인(114-120)은 발진기(108)에 기초하여 아날로그 신호를 기본 지연으로 변조하기 위해 다양한 점에서 시간 지연 또는 오프셋을 제공하도록 구성된 지연 컴포넌트 또는 게이트를 포함한다. 지연 컴포넌트 또는 게이트는, 아날로그 지연 라인(114-120)의 상이한 위치에 커플링된 하나 이상의 멀티플렉서를 통해 구현될 수 있는 지연 라인에 대한 제어 신호에 따라 프로그램될 수 있다. 아날로그 지연 라인(114-120)은 상술한 바와 같이 하나의 긴 라인에 전체 360도 위상 시프트 범위를 포함할 수 있거나, 발진기(108)로부터의 캐리어 신호의 상이한 위상 시프트에 따라 복수의 지연 라인으로 프로세싱될 수 있다.
PWM 디바이스(102)는 인가를 위한 동작 주파수에 기초하여 신호에 오프셋을 생성하기 위해 발진기(108)를 통해 발진기 신호를 포함하는 하나 이상의 아날로그 입력 신호(101)를 수신한다. 제 1 채널(130)은 제 2 채널(132)의 출력과 함께 PWM 신호의 생성을 용이하게 하는 신호 프로세싱 경로를 형성한다. 예를 들어, PWM 생성 컴포넌트(126)는 디지털 구형 펄스(134, 136)를 수신한 후, 하나 이상의 컴포넌트(예를 들어, 드라이버, 필터, 안테나 등)에 의해 추가로 프로세싱되는 PWM 신호를 PWM 프로세싱 경로(128)에 제공한다.
다른 실시예에서, PWM 생성 컴포넌트(126)는 송신을 위한 PWM 신호를 생성하기 위해 디지털 구형 펄스(134, 136)를 결합하는 로직 어레이 또는 게이트(예를 들어, AND 게이트)를 포함할 수 있다. 구형 펄스(134, 136)는 아날로그 영역에서 이전에 도입되었던 오프셋 또는 시간 지연을 포함할 수 있다. 디지털 컴포넌트(122, 124)는 2 피코초 미만 또는 피코초 미만과 같이, 채널(130 또는 132)의 아날로그 영역 또는 연속(사인) 영역에서 확립되거나 도입되는 미리 정해진 임계치를 충족시키는 해상도에서 지연된 신호를 유지한다. 디지털 펄스 신호(134, 136)는 50퍼센트까지 또는 그 미만의 듀티 사이클을 각각 가질 수 있으며(예를 들어, 50%), 동작 주파수에 기초하여 어플리케이션(예를 들어, 전력 제어, 데이터의 통신 등)에 대해 송신되는 PWM 신호의 생성을 위해 PWM 생성 컴포넌트(126)에 의해 상이한 위상을 제공한다.
통신 프로세싱 채널(130, 132)은 각각 제 1 및 제 2 아날로그 지연 라인(114, 116)과 제 3 및 제 4 아날로그 지연 라인(118, 120)을 포함한다. 대응하는 채널(130, 132)의 제 1 및 제 2 위상 분할 컴포넌트(110, 112)는 각각 발진기(108)로부터 아날로그 신호로서 로컬 발진기 신호를 수신하고, 아날로그 신호를 디지털 컴포넌트(122, 124)에 제공하도록 구성된다. 그 후에, 디지털 컴포넌트(122)는 1 피코초 지연 미만일 수 있는 아날로그 영역 또는 연속 시간 영역에서 도입되는 동일한 미세 튜닝 해상도를 갖는 디지털 구형 펄스를 제공한다.
위상 분할 컴포넌트(110, 112)는 PWM 디바이스(102) 및 대응 컴포넌트를 포함하는 단일 다이(die)/기판 또는 하나 이상의 다이/기판 상에 공간을 보유하도록 동작할 수 있다. 예를 들어, 위상 분할 컴포넌트(110, 112)는 병렬로 상이한 위상 시프트를 갖는 상이한 아날로그 신호를 각 채널이(130, 132) 프로세싱할 수 있게 한다. 예를 들어, 위상 분할 컴포넌트(110, 112)는 로컬 발진기(108)의 캐리어 신호를 수신하고, 추가로 아날로그 컴포넌트(104, 106)를 통해 제 1 및 제 2 채널 라인에 위상 시프트된 캐리어 신호를 제공하도록 구성된다.
제 1 및 제 2 아날로그 컴포넌트(104, 106)는 각각 상이한 위상 시프트된 아날로그 신호를 프로세싱하도록 구성되는 아날로그 컴포넌트인 제 1(아날로그) 지연 라인 컴포넌트(114, 118) 및 제 2(아날로그) 지연 라인 컴포넌트(116, 120)를 각각 포함한다. 예를 들어, 제 1 위상 분할 컴포넌트(110)는 1개 위상의 신호를 프로세싱하기 위해 제로로부터 360도까지 신호를 프로세싱할 수 있으며, 제 2 위상 분할 컴포넌트(112)는 50%까지 또는 그 미만인 듀티 사이클에서의(예를 들어, 각각의 프로세싱된 아날로그 또는 디지털 프로세싱 라인에 대해 50%의 듀티 사이클 또는 그 미만) 상이한 시프트에서 전체 360도 범위를 프로세싱하기 위해 2개의 채널(130, 132) 중에서 차동 프로세싱 경로를 형성하기 위해 다른 위상에서 제로로부터 360도까지 신호를 프로세싱할 수 있다.
지연 라인 컴포넌트(114-120)는 각각 PWM 디바이스(102)에 구현되는 추가적인 튜닝 동작 없이 디지털 영역으로 반송되는 아날로그 신호에 제공되는 미세 튜닝 해상도에서 입력 신호 내의 선택된 위상 지연을 생성할 수 있다. 각각의 지연 라인(114-120)은 대응하는 위상 분할 컴포넌트(110, 112)를 통해 생성된 상이한 직각 위상 아날로그 신호를 수신할 수 있다. 제 1 지연 라인 컴포넌트(114)는 전체 위상 범위의 하나의 사분면을 따른 위상 시프트를 갖는 제 1 아날로그 신호를 수신할 수 있다. 제 2 지연 라인 컴포넌트(116)는 전체 위상 범위의 다른 상이한 사분면을 따르는 위상 시프트를 갖는 제 2 아날로그 신호를 수신할 수 있다. 마찬가지로, 듀티 사이클의 상이한 위상에서, 제 3 지연 라인 컴포넌트(118)는 전체 위상 범위의 하나의 사분면을 따르는 상이한 위상 시프트를 갖는 제 3 아날로그 신호를 수신할 수 있으며, 제 4 지연 라인 컴포넌트(120)는 전체 위상 범위의 다른 사분면을 따르는 상이한 위상 시프트를 갖는 제 4 아날로그 신호를 수신할 수 있다. 2개의 상이한 채널(130, 132)이 상이한 직교 위상에 대해 상이한 지연 라인 컴포넌트를 갖는 것으로 나타내어졌지만, 지연 라인 컴포넌트는 전체 360도 범위를 따라, 또는 옥탄트(제8) 또는 위상 섹터의 다른 위상 분할에 의해서와 같이 사분면 외의 전체 위상 범위의 다른 분할로 신호를 프로세싱할 수 있다.
아날로그 컴포넌트(104, 106)의 각각의 아날로그 지연 라인(114, 116, 118, 120)은 각각 디지털 컴포넌트(122, 124)에 아날로그 출력 신호를 제공한다. 디지털 컴포넌트는 1 피코초 미만의 미세 튜닝 해상도에서 생성된 시간 지연을 갖는 아날로그 신호를 변환한다. 그 후, 디지털 컴포넌트(122, 124)는 아날로그 지연 라인(114-120)에서 설정된 것과 동일 해상도에서 시간 지연을 유지하면서 PWM 생성 컴포넌트에 디지털 신호 또는 구형 펄스의 상이한 위상을 제공한다.
PWM 시스템(100)의 이점은 양쪽 세계의 이점을 결합한다는 것이다: PWM 변조기 디바이스(102)의 설계에 대한 아날로그 및 디지털은 이를 혼합 아날로그-디지털 PWM 변조기로 만든다. 아날로그 세계/영역은 미세-해상도 시간 스텝 지연 라인의 유연한 구현을 위해 이용될 수 있으며, 디지털 세계/영역은 단순하고 비용 효과적인 방식으로 PWM 신호의 실제 구현을 위해 이용될 수 있다.
PWM 디바이스(102)의 시간 지연 해상도를 추가로 향상시키기 위해, 아날로그-중심 접근법이 제시된다. 구체적으로, PWM 디바이스(102)는 통상적인 송신 라인의 속성에 기초하여 동작 및 프로세스의 이점을 갖는다. 따라서, PWM 디바이스(102)의 성능은 더 이상 기술 노드 성능(게이트 지연)에 의해 제한되지 않는다. 이는 추가 비용 없이 낮은 해상도 스텝이 이제 달성 가능하다는(예를 들어, 2 피코초 스텝 또는 그 미만) 것을 의미한다. 제시된 해결책의 추가적인 이점은, 아날로그 지연 라인(112) 내의 기본 지연 컴포넌트가 수동 요소만을 포함하므로, 하나 이상의 지연 라인(114-120)은 단지 전력을 소비할 뿐만 아니라, 전력이 원격통신 어플리케이션의 캐리어 (스위치) 주파수에 상당히 의존하는 디지털 구현과 반대로 어떠한 전력도 소비하지 않는다는 것이다. 따라서, 이러한 컴포넌트는 그 동작에서 임의의 또는 미리 정해진 작은 해상도 스케일을 포함할 수 있다. 필연적으로, 송신 라인 기반 PWM 디바이스(102)는 이를 PWM(송신기)의 디지털 속성을 준수하지 않는 연속파(사인) 신호를 프로세싱하고 있는 혼합 아날로그-디지털 PWM으로 만든다. 이러한 문제를 해결하기 위해서, 혼합 아날로그-디지털 PWM 디바이스(102)는 변조기의 출력(116)에서의 향상된 스펙트럼 순도 성능으로 이어지는 연속파 영역에서 아날로그 컴포넌트(110)의 아날로그 지연 라인(114-120)에 의해 채용되는 하나의 프로세스 스텝에서 미세 및 대략 시간 해상도를 제공한다.
도 2를 참조하면, 개시되는 다양한 양태에 따라 PWM 변조기 디바이스(200)의 다른 예가 나타내어진다. 디바이스(200)는 도 1의 PWM 디바이스(102)에 대해 상술 것과 유사한 컴포넌트를 포함한다. 디바이스(200)는 제 1 통신 채널(230)과 제 2 통신 채널(232)을 포함한다. 로컬 발진기(201)는 채널(230, 232)에 아날로그 발진기 신호를 제공하며, 여기에서 위상 분할 컴포넌트(210, 212)는 캐리어 신호에 상이한 위상 시프트를 생성하도록 동작하고, 상이한 위상 시프트된 캐리어 신호를 갖는 아날로그 신호를 상이한 아날로그 컴포넌트(206, 208)에 제공한다. 예를 들어, 상이한 아날로그 신호가 4개의 상이한 아날로그 지연 라인(268-274)에 따라 직교 위상 시프트될 수 있다. 대응 아날로그 지연 라인(268-274)을 따른 프로세싱을 위한 직교 위상 시프트가 예시되어 있지만, 다른 위상 시프트 및 상이한 개수의 대응 지연 라인도 구현될 수 있다.
예를 들어, 제 1 위상 분할 컴포넌트(210)는 제 1 사분면 내의 제 1 위상 시프트(예를 들어, 0도)를 갖는 제 1 위상 직교 신호와 제 3 사분면 내의 제 2 위상 시프트(예를 들어, 180도)를 포함하는 제 2 위상 직교 신호를 제공하도록 구성될 수 있다. 제 1 위상 분할 컴포넌트(210)는 또한 제 1 아날로그 지연 라인(268)에서 수신되는 아날로그 신호와는 위상이 상이한 직교 위상 신호(예를 들어, 제 3 및 제 4 직교 위상 신호)를 또한 제 2 아날로그 지연 라인(270)에 제공할 수 있다. 제 2 아날로그 지연 라인(270)은 제 2 사분면(예를 들어, 90도 시프트) 및 제 4 사분면(예를 들어, 270도) 내의 아날로그 신호를 수신한다. 이와 같이, 예를 들어, 전체 위상 스펙트럼 각도는, 제 2 채널(204)의 제 2 위상 분할 컴포넌트(212)와 같이, LO 캐리어를 포함하여 아날로그 신호의 시프트된 부분을 컴플리멘팅(compliment)하고 유사하게 프로세싱하기 위해 듀티 사이클(예를 들어, 50%)에서 아날로그 지연 라인(268, 270)의 쌍을 따라 프로세싱될 수 있다.
제 2 위상 분할 컴포넌트(212)는 제 1 위상 분할 컴포넌트(210)와 마찬가지로 동작하지만, 로컬 발진기(206)와는 다른 부분 또는 반대의 LO 신호를 갖는다. 제 2 위상 분할 컴포넌트(212)는 제 2 채널(208)의 제 3 및 제 4 아날로그 지연 라인(272, 274)에 상이한 위상 시프트를 갖는 직교 위상 신호를 제공하도록 구성될 수 있다. 제 2 위상 분할 컴포넌트(212)는 제 1 채널(206)에 대하여 50퍼센트까지 또는 그 미만(예를 들어, 50%)의 듀티 사이클에서 반전 신호일 수 있는 아날로그 신호를 추가로 프로세싱하기 위해 제 3 및 제 4 아날로그 지연 라인(272, 274)에 상이한 위상 시프트를 갖는 상이한 직교 위상 신호를 제공하도록 구성될 수 있다.
다른 실시예에서, 제 1 위상 분할 컴포넌트(210) 및 제 2 위상 분할 컴포넌트(212)는 각각 제 1 직교 위상 컴포넌트(244, 248)와 제 2 직교 위상 컴포넌트(246, 250)를 각각 포함한다. 제 1 및 제 2 직교 위상 컴포넌트(244, 246, 248, 250)의 각 쌍은 하나 이상의 발룬(balun)을 포함할 수 있으며, 예를 들어, LC 랑게(Lange) 커플러를 포함할 수 있는 하이브리드 컴포넌트(240, 242)에 각각 커플링된다. 원래 사인 캐리어(LO 신호)는 예를 들어, 실리콘 통합 밸런스드-투-언밸런스드(balanced-to-unbalanced)(발룬) 변환기를 포함할 수 있는, 예를 들어, 제 1 및 제 2 직교 위상 컴포넌트(244-250)에 의해 사분면으로 분할된다. LC 랑게 커플러를 포함할 수 있는 발룬(244-250) 및 하이브리드 컴포넌트(240, 242)는 90°위상 시프팅을 제공하도록 구성된다. 이처럼 각 아날로그 지연 라인(268-272)이 전체 360°시프팅 대신 단지 하나의 사분면을 프로세싱하여 아날로그 컴포넌트(206, 208)를 현저하게 더 작게 만들어 배선 기생과 불일치에 영향을 받지 않게 한다.
다른 실시예에서, 아날로그 컴포넌트(206, 208)는 각각 아날로그 컴포넌트(206, 208)에 대해 대략 2 피코초 또는 그 미만과 같이 이미 정해진 임계치 아래로 설정된 해상도에서 시간 지연을 각각의 위상 시프트된 아날로그 신호에 도입한다. 예를 들어, 아날로그 지연 라인(268-274)에 의해 도입되는 오프셋(위상 시프트 또는 시간 지연)은 피코초의 부분에서의 스텝에서 동작하는 TL 또는 직렬로 커플링된 지연 컴포넌트에 의존하는 다양한 위치에서 하나 이상의 작은 지연 스텝일 수 있다. 각 지연 체인(268-274)의 지연 컴포넌트는 피코초 미만의 각 스텝을 갖는, 2 피코초 미만일 수 있는 디바이스(200) 전체의 각 지연 라인의 전체 해상도를 제공하도록 결합할 수 있다. 따라서, 지연 체인(268-274)의 각 지연 컴포넌트는 피코초 미만인 작은 임의의 지연을 가질 수 있다. 조합 또는 개별로 시간 지연의 해상도는 예를 들어, 특정 인가 주파수에 기초하여 사인 아날로그 신호를 설정하기 위하여 상이한 위상 시프트된 신호가 아날로그 캐리어(LO) 신호에 대응하도록 선택되는 레벨을 제공한다.
아날로그 지연 라인/체인은, 예를 들어 각도(degree) 또는 라디안에서의 전체 위상 스펙트럼의 사분면 또는 다른 부분으로 프로세스를 분할함으로써 감소될 수 있는 디지털 인버터를 포함할 수 있는 그 때 캐스케이드로 접속된 다수의 디지털 인버터 또는 리미터 블록(222, 224)에 선행하는 다수의 아날로그 리미터 블록 TL을 포함할 수 있다. 그럼에도 불구하고, 아날로그 지연 라인(268-274)은 또한 프로세스 절반 또는 전체, 완전한 스펙트럼에 대해서도 더 긴 체인을 형성하도록 결합될 수 있다.
각 아날로그 지연 라인(268-274)은 각각 제 1(톱) 멀티플렉서(252, 256, 260, 264) 각각과 제 2(바닥) 멀티플렉서(254, 258, 262, 266) 각각을 포함할 수 있다. 멀티플렉서(252-266)는 직렬로 커플링된 지연 컴포넌트 TL을 통해 지연을 도입하기 위하여 아날로그 신호의 위상을 선택하도록 각각 동작한다. 제 1(톱) 멀티플렉서(252)는 예를 들어, 차동 지연 라인이 될 수 있는 아날로그 지연 라인(268)의 제 1 지연 프로세싱 라인(214)에 커플링될 수 있으며, 제 2(바닥) 멀티플렉서(254)는 아날로그 지연 라인(268)의 제 2 프로세싱 지연 라인(216)에 커플링될 수 있다. 제 1 및 제 2 프로세싱 지연 라인과 동일한 구성이 제 2, 제 3 및 제 4 아날로그 지연 라인(270, 272, 274)에 대해서도 반복될 수 있다. 차동 아날로그 지연 라인이 나타내어졌지만, 단일 단부의 버전도 다른 구성에 대한 대안으로 또는 이에 추가하여 구현될 수 있다.
아날로그 지연 라인(268, 270, 272, 274)의 각 쌍은 서로 커플링될 수 있다. 예를 들어, 아날로그 지연 라인(268)의 제 1(톱) 멀티플렉서(252)는 제 2 아날로그 지연 라인(270)의 제 2(바닥) 멀티플렉서에 접속될 수 있다. 추가적으로, 제 2 아날로그 지연 라인(270)의 제 1(톱) 멀티플렉서(256)는 제 1 아날로그 지연 라인(268)의 제 2(바닥) 멀티플렉서(254)에 접속될 수 있다. 또한, 제 3 아날로그 지연 라인(272)의 제 1(톱) 멀티플렉서(260)는 제 4 아날로그 지연 라인(274)의 제 2(바닥) 멀티플렉서(266)에 접속될 수 있으며, 제 1(톱) 멀티플렉서(264)는 제 2(바닥) 멀티플렉서(262)에 접속될 수 있다. 마찬가지로, 이러한 접속의 각각은 아날로그 지연 라인(268, 270, 272, 274)의 각 쌍 내에 함께 각각 커플링될 수 있으며, 디지털 컴포넌트(222, 224)에서 프로세싱의 디지털 위상에 대해 2 피코초 미만의 해상도에서 원하는 시간 지연을 갖는 아날로그 신호를 제공할 수 있다.
그 후, 특정 해상도를 갖는 시간 지연을 갖는 아날로그(사인) 신호는 도 3에 더욱 상세하게 후술하는 대응하는 디지털 컴포넌트(222, 224)로 출력된다. 디지털 컴포넌트(222, 224)는 (도 3에 나타낸 바와 같이) 디지털 리미터에 커플링된 아날로그 대 디지털 인터페이스 체인을 포함할 수 있다. 디지털 컴포넌트(222, 224)는 그 때 디지털 리미터 컴포넌트에 대응하기 위하여 아날로그 신호를 바이어싱하고 진폭을 증가시킨다. 이러한 신호는 예를 들어, 아날로그 대 전압 레벨 구형파일 수 있다. 디지털 컴포넌트(222, 224)는 이러한 신호에 아날로그 컴포넌트(206, 208)의 단일 튜닝 스텝 또는 스테이지의 해상도를 유지하면서 PWM 생성 컴포넌트(226)에 디지털 구형파 또는 디지털 구형 펄스를 제공한다. PWM 생성 컴포넌트(226)는 유지되고 있는 아날로그 컴포넌트(206, 208)의 미세 튜닝 동작에 의해 제공되는 해상도에서의 시간 지연을 갖는 50퍼센트까지 또는 그 미만(예를 들어, 50%)의 듀티 사이클에 기초하여 구형파 또는 펄스로부터 PWM 신호를 추가로 생성한다.
다른 실시예에서, 연속 시간 또는 연속파 신호의 변환은 로직 게이트(226)(예를 들어, AND 게이트 또는 다른 로직 연산 게이트)를 통해 PWM 신호를 생성하는 데 필요한 로직 연산에 용이하게 이용 가능한 디지털 펄스로 아날로그 지연 라인(268, 270, 272, 274)에 의해 프로세싱된다. 이러한 연속파 대 펄스파 변환에 있어서, 디지털 리미터 셀의 체인은, 각 아날로그 지연 라인(268-274)의 직렬 접속에서 아날로그 지연 컴포넌트 또는 아날로그 지연 리미터 TL의 체인에 또한 접속될 수 있는 디지털 컴포넌트(222, 224)로서 채용될 수 있다. 아날로그 지연 라인(268-274)을 형성하기 위해 직렬로 커플링되는 아날로그 지연 컴포넌트 TL의 출력은 예를 들어 그 후에 디지털(0에서 VDD) 펄스로 변환될 수 있는 소신호 사인파이다.
디지털 리미터 체인(222, 224)의 출력은, 최종 PW 변조된 신호가 50옴 부하를 구동하도록 구성될 수 있으므로 높은 구동 성능을 나타낸다. 디지털 리미터 체인(222, 224)은 각 채널(204, 206)의 아날로그 지연 라인(268, 270, 272, 274)으로부터 2개의 아웃-페이징(out-phasing) 신호 또는 아날로그 출력 신호를 수용하기 위해 쌍으로 구현될 수 있다. 디지털 컴포넌트(222, 224)의 디지털 리미터 체인에 후속하여, 빠르고 높은 구동 성능의 AND 게이트(226)가 명목상 50% 듀티 사이클 구형 펄스로부터 PW 신호를 생성하는 데 사용될 수 있다.
도 3을 참조하면, 개시되는 다양한 양태에 따른 PWM 디바이스 또는 PWM 시스템에서 아날로그 신호를 프로세싱하는 디지털 컴포넌트(예를 들어, 도 2의 디지털 컴포넌트(222, 224))의 구성된 예가 나타내어진다. 혼합 아날로그 디지털 PWM 디바이스(300)는, 연속파 영역에서 달성되는 미세 시간 해상도 스텝이 구형 펄스(312)의 생성 전체에서 유지되는 방식으로의 PWM 컴포넌트(예를 들어, AND 게이트(226))의 동작과 아날로그 컴포넌트(예를 들어, 도 2의 아날로그(206, 208))에 의해 출력되는 아날로그 시간-시프트된 신호들(310) 사이의 인터페이스를 제공하는 상술한 PWM 디바이스와 유사하다.
아날로그 컴포넌트(206, 208)의 출력은 여전히 사인파이고, 로직 게이트, 로직 게이트의 어레이 등(예를 들어, AND 게이트)으로서의 PWM 컴포넌트(226) 내에 PWM 신호가 생성되도록 구형 펄스(312)로 추가로 변환된다. 이를 위해, 디지털 컴포넌트(222 또는 224)를 나타내는 디지털 컴포넌트(302)는 각각 리미팅 증폭기의 체인을 포함할 수 있다. 디지털 컴포넌트(302)는 3개의 주요 부품을 포함한다: 아날로그 리미터(304), 아날로그-대-디지털 리미터 인터페이스(306) 및 순수한 디지털 리미터(308).
아날로그 리미터(304)는 작은 진폭의 사인파를 수신하는 직렬로 커플링된 아날로그 리미터의 체인 또는 다른 구성일 수 있다. 아날로그 리미터는 레일-투-레일(rail-to-rail) 전압을 향해 신호 진폭을 증가시키는 데 사용되는 캐스케이딩된 차동쌍을 포함하는 아날로그 증폭 유닛으로서 동작할 수 있다. 아날로그 체인은 아날로그 컴포넌트(206, 208)로부터 2개의 아웃-페이징 신호를 수용하기 위해 쌍으로 구현된다. 그 후, 아날로그-대-디지털 인터페이스(306)는 아날로그 리미터 컴포넌트(304)로부터 차동 신호를 수신하고 신호의 아날로그와 디지털 부분 사이의 바이어싱을 제어하도록 동작한다.
후속적으로, 디지털 리미터 컴포넌트(308)는 PWM 생성기 컴포넌트(예를 들어, 디지털 AND 게이트(226))의 입력에 주입하는 최종 레일-투-레일 구형 펄스로서 출력(312)을 제공하도록 구성되는 CMOS 인버터(308)의 체인일 수 있다. 디지털 인버터(들) 또는 디지털 리미터 컴포넌트(308)의 체인은, 최종 AND 게이트(226)가 50옴 구동 부하 성능과 같이 부하 구동 성능을 또한 제공하고 최소의 가능한 상승 및 하강 시간을 갖는 극도로 빠르게 동작하도록 수신할 때 증가된 구동 성능을 나타낸다.
도 4를 참조하면, 연속 시간 영역에서의 아날로그 시간 파형의 예가 나타내어진다. 여기에서, 소신호 사인파(small-signal sinusoid)(402)는 아날로그 논-제로(non-zero) 바이어싱된 구형 펄스(404)로 변환된다. 상술한 바와 같이, 아날로그 컴포넌트(206, 208)로부터의 신호는 각 지연 컴포넌트에서 전체 또는 부분으로 약 2 피코초 미만인 해상도로 원하는 시간 지연을 갖도록 도입된 연속 아날로그 신호이다. 아날로그 리미터(304)는 아날로그 리미터에 의해 아날로그-대-디지털 인터페이스(306)로 출력되는 신호에 비해 진폭이 더 작은 소형 진폭의 사인파를 수신한다. 그 후, 아날로그-대-디지털 인터페이스(306)는 아날로그 리미터 컴포넌트(304)로부터 차동 신호를 수신하고, 신호의 아날로그와 디지털 부분 사이의 바이어싱을 제어하도록 동작한다. 아날로그-대-디지털 인터페이스(306)의 출력은 일정한 듀티 사이클이 없이 아날로그 논-제로 바이어싱된 구형 펄스(404)를 포함하지만, 더 높은 값과 더 낮은 값을 갖는다.
도 5는 본 명세서에서 개시되는 PWM 디바이스의 시간 유닛 스텝 성능의 예를 나타낸다. 알 수 있는 바와 같이, 2 피코초 미만(10-12) 또는 1 피코초 미만의 스텝이 달성될 수 있으며, 여기에서 아날로그 컴포넌트(206, 208)를 통해 도입되는 2개의 신호 부분(502, 504) 사이의 지연에서 차이가 나타내어진다. 캐리어 주파수는 2.65GHz이다.
도 6은 하나 이상의 디지털 리미터(308)의 최종 동작을 나타낸다. 아날로그 구형 펄스(602)는 예를 들어, 디지털 리미터(308)에 의해 수신되고, PWM 생성기(226)(예를 들어, AND 게이트)의 입력에 주입되는 CMOS-호환 가능 구형파로 변환된다. 구형파(604)는 로직 제로 또는 로직 1에 대응할 수 있는 낮은 값에 대한 높은 값을 나타낸다. 2개의 디지털 구형파(604)는 완전한 PWM 신호를 제공하기 위해 상이한 디지털 리미터(222, 224)로부터 AND 게이트(226)에서 결합된다.
소정의 기술에 대해 가능한 한 광대역으로 혼합-신호 PWM 변조기의 능동 부분을 설계함으로써, 전기적 성능이 주파수에 따라 급격히 열화되는 그 전체-디지털 구현의 상대와는 반대로 PWM 변조기의 성능은 동작 주파수 범위 전체에서 일정하다. 이것은 기본적으로 아날로그 지연 라인의 시간 해상도가 기술 불가지론적이라는 사실에 기인한다. 본 명세서에서 설명되는 제시된 혼합 아날로그-디지털 PWM 디바이스의 출력 스펙트럼은 예를 들어, 에러 벡터 진폭(EVM) 및 약 2.65GHz의 캐리어 주파수에서 -47dBc 미만인 인접 채널 누설 비율(ACLR) 양쪽을 포함할 수 있다. 반대로, 전체-디지털 PWM 구현은 1GHz의 캐리어 주파수에 대해 약 -30dBc을 가지지만, (ACLR에 대해 유사한 작용을 갖는) 2.5GHz에서 -25dBc 아래로 떨어진다.
본 발명에서 설명되는 방법이 일련의 동작 또는 이벤트로서 여기에 예시되고 설명되지만, 이러한 동작 또는 이벤트의 예시된 순서는 한정적인 의미로 해석되어서는 안된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 여기에 예시되고/되거나 설명되는 것과 떨어진 다른 동작 또는 이벤트와 다른 순서로 및/또는 동시에 발생할 수 있다. 또한, 예시된 전체의 동작이 여기의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 필요한 것은 아니다. 또한, 본 명세서에 묘사되는 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 국면에서 수행될 수 있다.
도 7을 참조하면, 다양한 양태에 따른 PWM 디바이스에서의 송신을 위한 PWM 신호를 생성하기 위한 예시적인 프로세스 흐름을 나타낸다. 본 방법(700)은 702에서 프로세싱을 위한 아날로그 신호를 복수의 아날로그 지연 라인(예를 들어, 아날로그 지연 라인(268-274))을 통해 수신하는 것으로 개시한다.
704에서, 복수의 아날로그 지연 라인은 연속 시간 또는 아날로그 영역에서 아날로그 신호에 오프셋(예를 들어, 시간 또는 위상 지연)을 생성한다. 아날로그 지연 라인은 캐리어 주파수를 갖는 아날로그 신호의 단일 미세 튜닝 동작으로 아날로그 신호에 오프셋을 도입하며, 미리 정해진 임계치(예를 들어, 2 피코초 미만 또는 피코초 미만)를 충족시키는 미세 튜닝 해상도에서 아날로그 신호에 시간 지연을 제공한다.
706에서, 아날로그 지연 라인은 오프셋 또는 해상도에 있어서의 지연을 갖는 아날로그 신호를 복수의 디지털 인버터(예를 들어, 222, 224 또는 308)에 제공한다.
708에서, PWM 생성 컴포넌트(226)는 하나 이상의 디지털 인버터로부터의 디지털 구형 펄스에 응답하여 PWM 송신에 대한 시간 지연 및 해상도에 기초하여 PWM 신호를 생성한다.
본 방법은 시간 지연을 갖는 아날로그 신호를 진폭에 바이어싱되는 아날로그 구형 펄스로 변환하는 것과, 복수의 디지털 리미터(예를 들어, 리미터 컴포넌트(308))를 통해 디지털 구형파를 출력하는 것을 추가로 포함할 수 있다.
추가적인 실시예에서, 본 방법(700)은 복수의 아날로그 지연 라인 중 상이한 아날로그 지연 라인을 따라 프로세싱되는 캐리어 신호의 제 1 복수의 직교 위상 신호를 생성하는 것과, 복수의 아날로그 지연 라인 중 상이한 추가적인 아날로그 지연 라인을 따라 프로세싱되는 캐리어 신호의 제 1 복수의 직교 위상 신호와 위상 시프트에서 상이한 제 2 복수의 직교 위상 신호를 생성하는 것을 포함할 수 있다.
도 8은 단일 계층 프로세싱 스텝에서 또는 복수의 튜닝 없이 PWM 디바이스(802)의 해상도를 또한 제어하면서 아날로그 입력 신호에 오프셋(예를 들어, 시간 지연 또는 위상 오프셋)을 제공하도록 동작하는 추상 레벨에서의 예시적인 PWM 시스템(800)을 나타낸다. 디지털 PWM 디바이스와 달리, PWM 디바이스(802)(예를 들어, 혼합 아날로그-디지털 PWM 디바이스)는 입력(801)에서 아날로그 신호를 프로세싱하고 로컬 발진기(806)로부터의 기준 주파수 신호 또는 캐리어 신호에 따라 미리 정해지거나 원하는 시간 지연을 제공한다. 예를 들어, PWM 변조기 디바이스(802)는 예컨대 아날로그 시간 영역 내에서 단일 튜닝 동작으로 시간 지연을 도입하기 위해서, 프로세서(804), 데이터 저장소(806), 발진기(808), 아날로그 컴포넌트(810) 및 디지털 컴포넌트(814)를 포함한다.
프로세서(804)는 PWM 변조기 디바이스(802)를 통해 통신을 위한 신호의 프로세싱을 편리하게 하는 베이스밴드 프로세서, 컨트롤러, 디지털 신호 프로세서, 컨트롤러, 마이크로프로세서 등일 수 있다. 데이터 저장소(806)는 프로세서(804)를 통해 실행될 수 있고, 아날로그 컴포넌트에서 아날로그 신호를 프로세싱하기 위한 송신 라인 모델 또는 송신 라인의 모델링 프로파일을 저장하는 데 사용될 수 있는 하나 이상의 실행 가능한 명령어를 저장할 수 있다. 예를 들어, 송신 라인 모델은 예를 들어, 캐리어 신호 정보, 시간 지연 스텝 또는 전체 디바이스 시간 지연과 같은 PWM 프로세싱을 용이하게 하기 위해 오프셋 정보, 타이밍 데이터 또는 다른 정보를 포함할 수 있는 표준의 세트를 확립하기 위해 송신 라인을 따르는 연속파 송신의 모델링일 수 있다. 모델은 아날로그 지연 라인(812)의 구성에 기초하여 파라미터 세트를 포함할 수 있으며, 인덕턴스, 저항, 커패시턴스 또는 다른 신호 송신 속성과 같은 하나 이상의 파라미터를 추가로 포함할 수 있다.
예를 들어, 아날로그 컴포넌트(810)는 연속파 또는 연속 시간 영역에서 아날로그 신호를 프로세싱하기 위해 로컬 발진기(808)로부터 발진기 신호를 수신할 수 있다. 아날로그 컴포넌트(810)는 하나 이상의 아날로그 지연 라인(체인)(812)으로 삼백육십(360)도를 범위를 따른 상이한 오프셋 또는 시간 지연으로 로컬 발진기로부터의 신호를 프로세싱할 수 있다. 예를 들어, 아날로그 지연 라인(812)은 송신기 디바이스의 동적 범위 또는 특정 어플리케이션(예를 들어, 센서 통신, 모바일 통신, 서브-시스템 통신 등)에 따라 변하는 로컬 발진기 주파수에 기초하여 아날로그 신호에 시간 지연을 선택적으로 도입시킬 수 있다.
일 실시예에서, 아날로그 지연 라인(812)은 미리 정해진 임계치(예를 들어, 피코초의 부분과 같이 2 피코초 또는 그 미만)를 충족시키는(그 위 또는 그 아래에 속함) 튜닝 해상도에서 시간 지연을 제공하도록 동작하는 복수의 아날로그 지연 컴포넌트(830a-830n)를 포함한다. 아날로그 신호의 시간 지연은 요구되는 추가적인 튜닝 동작 없이, 또는 달리 말하면 대략 튜닝과 디지털 PWM 디바이스에서 종종 발생하는 신호에서의 대략 튜닝의 해상도를 더욱 증가시키는 그 이후의 미세 튜닝 프로세스의 듀얼 스텝 동작 없이 하나의 동작에서 아날로그 지연 라인(812)에 의해 제공될 수 있다. 즉, 아날로그 지연 라인(812)은 아날로그 지연 라인 컴포넌트(810)를 통해 하나의 스텝, 하나의 프로세싱 계층 또는 아날로지 파이프라인/체인에서의 튜닝 동작을 제공한다. 또한, 오프셋 생성은 디지털 컴포넌트(814)에서 PWM 디바이스(802)의 디지털 영역에 아날로그 신호가 제공되기 전에 발생한다. 예를 들어, 시간 지연의 해상도는 2 피코초 또는 그 미만보다 작을 수 있거나(예를 들어, 약 1 피코초와 약 2 피코초 사이) 1 피코초(10-12) 미만일 수 있다.
다른 실시예에서, 해상도는 송신 라인 모델에 기초하여 임의로 설정될 수 있다. 예를 들어, 아날로그 지연 라인(812)은 (도 9에서 더욱 상세하게 나타내어지는 바와 같이) 각각의 인덕터 및 커패시터가 아날로그 지연 컴포넌트 또는 LC 지연 블록을 형성할 수 있는, 서로 병렬 구성으로 접속되는 접지와 각 인덕터 쌍 사이에 커플링되는 커패시터 또는 용량성 브랜치와 서로 직렬로 커플링되는 다수의 인덕터(818a-818n)를 포함할 수 있다.
각 인덕터(818a-818n) 및 커패시터(820a-820n)의 인덕턴스값 및 커패시턴스값은 아날로그 지연 라인(812)으로서 구성되는 송신 라인의 모델링과 송신 라인을 통하는 신호의 송신을 지시하는 속성에 기초하여 결정될 수 있다. 모델링은 송신 라인(예를 들어, 전류, 자계, 전계, 전압, 주파수, 커패시턴스, 인덕터, 임피던스 등)과 유사하게 아날로그 지연 라인(812)을 통하는 송신을 용이하게 하는 인덕턴스 및 커패시턴스로 아날로그 입력 신호에 아날로그 지연 라인을 따른 하나 이상의 시간 지연을 제공하기 위해 설정된 수의 수동 요소(예를 들어, 인덕터, 커패시터, 저항 등)로 동적으로 구현될 수 있거나 미리 구성될 수 있다.
또한, 아날로그 컴포넌트(810)는 인덕터(818a-818n) 및 커패시터(820a-820n)의 LC 블록으로서 각 아날로그 지연 컴포넌트(830)에서 미리 정해지거나 원하는 작은 지연을 생성할 수 있는 하나 이상의 아날로그 지연 라인 컴포넌트(812)를 포함할 수 있으며, n은 임의의 원하는 수를 나타낼 수 있다. 각 아날로그 디지털 컴포넌트(830a-830n)의 시간 지연은 서로 상이하거나 일치할 수 있는 특정의 아날로그 디지털 컴포넌트(830a-830n)의 활성화를 위해 시간 상수 또는 스위칭 상수에 대응한다. 아날로그 입력 신호(801)에 대한 결정된 시간 지연에 기초하여, 프로세서 또는 컨트롤러(804)는 특정 해상도로(예를 들어, 피코초 미만, 또는 2 피코초 미만) 단일 튜닝 동작에서 아날로그 신호에 제공되는 지연의 양을 제어하기 위해 임의의 수의 아날로그 디지털 컴포넌트(830a-830n)를 선택적으로 활성화시킬 수 있다. 시간 지연은 예를 들어, 어플리케이션, 입력 신호의 속성, 또는 특정 LO 주파수 또는 특정 어플리케이션(예를 들어, 원격 통신, 센서 데이터, 캐리어 주파수 등)에 대응하는 로컬 발진기(808)의 속성에 기초하여 PWM 디바이스(802)에 의해 결정될 수 있다.
예를 들어, 아날로그 지연 라인 컴포넌트(812)는 하나의 라인에서 또는 상이한 위상 시프트에 대해 병렬로 아날로그 신호를 프로세싱하기 위해 로컬 발진기(808)로부터 로컬 발진기 신호의 하나 이상의 위상 시프트에 대응하는 하나 이상의 아날로그 지연 라인을 포함할 수 있다. 도 1 또는 2에 대해 상술한 바와 같이, 아날로그 지연 라인은 디바이스(802)의 PWM 신호 생성의 디지털 영역의 일부로서 디지털 컴포넌트(814)를 통해 상이한 신호 출력 다운스트림을 형성하도록 결합될 수 있다. 상이한 프로세싱 라인의 세트는 예를 들어 PWM 프로세싱 경로(328)에서 나타낸 바와 같이 안테나뿐만 아니라 하나 이상의 드라이버, 로우 패스 또는 다른 필터를 포함할 수 있는 PWM 프로세싱 체인(820)을 통해 송신되는 PWM 신호를 형성하도록 결합될 수 있다. 각 결합된 프로세싱 신호의 듀티 사이클은 예를 들어 50퍼센트까지 또는 그 미만의(예를 들어, 50%) 듀티 사이클을 가질 수 있으며, 송신을 위한 단일 PWM 신호의 생성을 위해 서로 보상하도록 결합될 수 있다.
다른 실시예에서, 디지털 컴포넌트(814)는 아날로그 컴포넌트(810)로부터 아날로그 출력 신호를 수신하고, 하나 이상의 디지털 구형 펄스를 생성하도록 구성될 수 있다. 디지털 컴포넌트(814)는 아날로그 컴포넌트(810)의 아날로그 지연 라인(812)을 통해 아날로그 영역에서 설정되는 미리 정해진 범위 또는 임계치(예를 들어, 약 2 피코초 또는 그 미만)에서의 튜닝 해상도를 유지하면서 아날로그 컴포넌트(810)에 도입되는 오프셋(예를 들어, 시간 지연)을 갖는 하나 이상의 디지털 구형 펄스를 생성한다.
예를 들어, 디지털 컴포넌트(814)는 하나 이상의 상이한 아날로그 지연 라인으로부터 아날로그 출력 신호를 수신하고 그 후에 하나 이상의 위상 시프트에 따라 아날로그 출력 신호를 아날로그 구형 펄스로 변환하도록 구성되는 하나 이상의 디지털 지연 라인 또는 인버터를 포함할 수 있다. 그 후, 디지털 컴포넌트(814)는 PWM 신호의 후속 생성을 위해 각 디지털 지연 라인으로부터 디지털 구형파를 출력한다.
따라서, PWM 변조기 디바이스(802)는 예를 들어, 마이크로프로세서 또는 다른 전자 디바이스(예를 들어, 모바일 디바이스)와 같은 하나 이상의 회로에서의 신호에 대한 시간 펄스를 합성, 복구, 복조, 안정화 또는 분배하기 위해 주파수를 생성하도록 동작한다. PWM 변조기 디바이스(802)는 아날로그 영역에서 설정되고 디지털 프로세싱 전체에서 보유되었던 2 피코초 미만 또는 피코초 미만의 해상도 내에서의 단일 미세 튜닝 동작에 기초하여 위상 또는 시간 지연에 대해 주파수를 수정, 조정 또는 설정하도록 구성될 수 있다.
도 9는 본 명세서에서 설명되는 실시예의 양태에 따른 아날로그 컴포넌트(810)의 아날로그 지연 라인(812)의 예를 나타낸다. 아날로그 지연 라인(812)은 단일 튜닝 프로세스에서 실리콘 집적 회로에서의 효과적인 펄스-폭 변조기를 구축하는 데 사용될 수 있는 1-스텝 시간 지연 튜닝을 용이하게 한다. 아날로그 지연 라인(812)은 아날로그 입력 신호에 대한 시간 지연을 생성 및 제어하도록 선택적으로 태핑(tapping)될 수 있는 동일 기판 내의 아날로그 프로세싱 체인으로서 태핑된 아날로그 지연 컴포넌트(902a-902n)(LC 유닛 지연 블록)를 채용한다.
예를 들어, 아날로그 입력 신호의 태핑은 아날로그 지연 라인(812)을 따라 직렬로 함께 커플링된 아날로그 지연 컴포넌트 또는 아날로그 지연 라인(812)을 선택적으로 활성화시키기 위해 스위치로서 동작하는 하나 이상의 트랜지스터(예를 들어, MOSFET 트랜지스터, p-MOS 트랜지스터, n-MOS 트랜지스터 등), 폴 스위치 또는 다른 스위칭 컴포넌트를 포함할 수 있는 단순한 스위치(904a-904n)를 이용함으로써 제공될 수 있다. 스위치(904a-904n)의 선택은 아날로그 지연 라인(812)을 따라 활성화되는 아날로그 지연 컴포넌트(902a-902n)의 수와 그에 따라 프로세싱되는 아날로그 신호에 제공되는 시간 지연의 양을 결정할 수 있다.
예를 들어, 시간 지연은 인터-노드 또는 전류 합산 노드(906a)에서 스위치(904a)를 선택적으로 활성화시킴으로써 생성될 수 있다. 904a가 제 1 아날로그 지연 컴포넌트(902a)이므로, 시간 지연은 시간 상수, RC 상수 또는 노드(906a)에서 스위치(904a)에 의한 아날로그 지연 컴포넌트(902a)의 활성화의 주파수 응답과 대략 동등한 개별 아날로그 지연 컴포넌트만의 시간 지연과 대략 동등할 수 있다. 예를 들어, 상이한 시간 지연이, 도입된 시간 지연이 아날로그 신호를 프로세싱하기 위해 아날로그 지연 라인(812)을 따라 활성화된 아날로그 지연 컴포넌트(902a-902n)의 각각의 시간 상수와 동등할 수 있는 상이한 아날로그 지연 컴포넌트(예를 들어, 902n)를 선택적으로 활성화시킴으로써 아날로그 지연 신호에 추가로 제공될 수 있다. 따라서, 아날로그 지연 체인을 따른 점은, 902a로부터 활성화된 아날로그 지연 컴포넌트까지의 아날로그 지연 컴포넌트가 활성화되고 시간 지연(예를 들어, 선택의 점 또는 노드에 대한 아날로그 지연을 따른 활성화된 컴포넌트의 시간 상수)을 제공할 수 있는 노드(906a-906n)에서 선택적으로 활성화될 수 있다. 전류 합산 노드의 선택은 아날로그 입력 신호, 하나 이상의 신호 속성의 입력 신호와 로컬 발진기 신호와의 비교에 기초할 수 있거나, 예를 들어, PWM 디바이스(802)의 특정 어플리케이션에 기초하여 미리 정해질 수 있다. 따라서, 단순한 1 레벨 스킴이 아날로그 신호에 대한 시간 지연과 같은 오프셋을 도입하기 위해 제공되어, 계층 구조(즉, 대략-미세 튜닝) 스킴이 회피되고 시스템은 메모리 효과로부터 손상을 받지 않는다.
일 양태에서, 신호 멀티플렉싱이 MOS 스위치의 출력에서의 인터-노드 또는 전류 합산 노드(906a-906n) 중 임의의 하나를 통해 제공될 수 있으며, , n은 1보다 큰 정수일 수 있다. 각 전류 합산 노드(906a-906n)는 아날로그 지연 체인(812)을 따라 각 아날로그 지연 컴포넌트(902a-902n)를 대응되게 활성화시키는 하나 이상의 스위치(904a-904n)를 선택적으로 활성화시키기 위해 (예를 들어, 도 8의 프로세서(804)를 통해) 제어 또는 라우팅 신호를 수신하도록 동작할 수 있다. 각 스위치(904a-904n)는 예를 들어, 대응하는 전류 합산 노드(906a-906n)에서의 임계치 또는 제어 또는 전류 신호에 기초하여 스위치를 추가로 구동하도록 게이트 단자에서 제어될 수 있다.
상술한 바와 같이, 각 아날로그 지연 컴포넌트(902a-902n)는 시간 스텝을 규정하는 대응하는 커패시턴스 및 인덕턴스 값에 의해 규정될 수 있는 아날로그 지연 컴포넌트(902a-902n)의 과도 또는 시간 상수에 대응하는 지연을 포함할 수 있다. 시간 상수는 예를 들어, 특정 아날로그 지연 컴포넌트(902a)의 주파수 응답(예를 들어, 1차 시불변 시스템), 또는 달리 말하면 제로로부터 특정 시간에서의 그 최종 안정 상태의 부분으로 상승하는 물리적 양 또는 신호 변화에 필요한 시간일 수 있다. 임의의 하나의 아날로그 지연 컴포넌트(902a-902n)의 시간 지연은 특정 어플리케이션 또는 입력 신호에 기초하여 고정되거나 미리 정해질 수 있다.
대안적으로, 원하는 시간 지연은 예를 들어, 발진기(108)의 LO 신호와 수신되는 입력 신호의 신호 속성에 기초하여 프로세서 또는 다른 컴포넌트에 의해 결정될 수 있다. 그 후, 원하는 시간 지연은 아날로그 지연 라인(812)을 따라 선택된 전류 합산 노드(906n)에서 스위치(904a-904n)의 시그널링에 의해 제어될 수 있다. 그 후, 아날로그 신호에 제공되는 시간 지연은 활성화된 아날로그 지연 라인(812)의 아날로그 지연 컴포넌트(902a-902n)의 누적적인 시간 상수에 기초할 수 있다.
일 실시예에서, 아날로그 지연 라인(812) 구성은 (수동 전기 컴포넌트만을 갖는) 완전하게 수동일 수 있어, 아날로그 지연 라인(812)은 전력을 소비하지 않는다. 예를 들어, 송신 라인 모델에 기초하여 디지털 지연 요소의 인버터 체인을 태핑된 LC 블록(예를 들어, 아날로그 지연 컴포넌트(902a-902n))으로 교체함으로써, 게이트 지연 상수(피코초 또는 그 미만의 차수)는 본질적으로 시간 스텝으로서 시간 상수를 규정하는 인덕턴스 L과 커패시턴스 C값에 의해 교체되어, 지연 해상도를 크게 향상시킨다.
다른 실시예에서, 아날로그 지연 라인(LC 시간 지연 체인)(812)은 서로 직렬로 되어 있는 데이지 체인 구성에서 접속되는 집적 인덕터(818a-818n)로 구성되어, 각 인덕터는 헤어-핀 또는 핀 헤어 인덕터로서 구성된다. 이것은 다양한 이점을 제공할 수 있으며, 이는 수평 x축 및 수직 y축을 따른 레이아웃을 갖는 예시적인 핀-헤어 인덕터로 도 10에서 더욱 상세하게 설명된다. 이러한 헤어-핀 인덕터는 축(x축)을 따라 U자형으로 굽거나 말굽형으로 굽은 곡선을 포함하고, 각 인덕터(818a-818n)의 (이를 가리키는 각 삼각형을 갖는) 입력(1002) 및 출력(1004)에서 직렬로 구성된 데이지-체인 또는 직렬로 함께 커플링될 수 있다. U자형으로 굽은 부분은 y축에 대하여 각 인덕터(818a-818n)의 일 단부에 놓일 수 있으며, 각 인덕터(818a-818n)의 입력(1002) 및 출력(1004)은 y축에 대해 대향 단부에 있을 수 있다. 인덕터(1000)(예를 들어, 인덕터(902a))의 단부는 입력(1002) 및 출력(1004)을 포함할 수 있어, 아날로그 지연 라인(810)의 입력, 노드(906a-906n)을 통한 다른 인덕터 또는 아날로그 지연 체인(812)의 출력에 접속할 수 있는 말굽형으로 굽거나 L자형의 레그(leg)를 형성한다.
도 8 및 9의 완전한 아날로그 지연 체인(812)은 예를 들어, (a) 선택된 통신 시스템의 캐리어 주파수(입력 아날로그(무선 주파수) 신호의 신호 주기 T) 또는 (b) 특정 아날로그 지연 컴포넌트(902a)의 바람직한 시간 지연 또는 시간 스텝 ts에 의해 결정될 수 있는 체인에서의 전체 개수의 아날로그 지연 컴포넌트(902a-902n)를 채용하는 실리콘으로 구현될 수 있다. 이러한 2개의 파라미터는 구현되거나 능동인 아날로그 지연 라인 세그먼트 또는 아날로그 지연 컴포넌트(902a-902n)의 전체 수를 규정하는 데 이용될 수 있으며, 여기에서 수 N=T/ts이다.
아날로그 지연 컴포넌트 또는 아날로그 지연 라인(812)의 세그먼트의 수 N과, 기술 기본 파라미터 Ron×Coff에 기초하여, 아날로그 지연 라인의 로우-패스 동작의 주요 폴은 다음과 같이 규정될 수 있다: Ron×Coff×(N-1), 여기에서, N은 아날로그 지연 라인(812)을 따라 구현되고 활성화된 컴포넌트의 수이고, R은 저항이고, C는 아날로그 지연 컴포넌트의 주파수 응답 중의 커패시턴스이다. 이러한 폴은 PWM 디바이스(812)의 스펙트럼 순도에 영향을 줄 수 있어, 최소의 시간 스텝 및 그에 따른 소정의 캐리어 주파수에 대한 아날로그 지연 컴포넌트 또는 세그먼트의 전체 수의 신중한 선택이 유리하다. 여전히 Ron×Coff 곱은 소정의 디지털 기술에 대한 게이트 지연보다 현저히 더 작고, 또한 현대의 nm-스케일의 CMOS 프로세스의 스위치 성능은 고가의 Ⅲ-Ⅴ 기술에서 얻어진 것에 필적한다.
일례에서, 아래의 표 1은 상이한 기술에 대해 요약된 몇몇을 나타내는 Ron×Coff 곱을 나타낸다. 표 1에서, 플레인 nm-스케일 CMOS 프로세스가 스위칭 속도의 측면에서 우수한 성능을 나타내므로, 다른 고가의 선택 사항에 의지할 필요가 없다는 것이 자명하다. 표 1: 상이한 기술에 대한 Ron×Coff 은 이하와 같다:
Figure 112016117733182-pat00001
도 11은 본 명세서에 설명되는 다양한 실시예 또는 양태에 따른 다양한 아날로그 지연 컴포넌트를 형성하은 집적 인덕터의 전기적 성능의 그래프(1100)의 예를 나타낸다. 예를 들어, 도 8 및 9의 PWM 디바이스(802)의 성능은 곡선(1102, 1104)에서 알 수 있다. 예를 들어, 곡선(1102)은 수직 y축을 따라 인덕턴스(예를 들어, 헨리)를 나타내고, 수평 x축은 GHz의 주파수를 나타낸다. 예를 들어, 곡선(1104)은 수직 y축을 따라 품질 팩터를 나타내고, 또한 수평 x축은 GHz의 주파수를 나타낸다.
핀 헤어 인덕터의 성능은 실리콘 측정에 의해 검증될 수 있다. 특정 어플리케이션에 대하여, 인덕터의 품질 팩터는 예를 들어 중심 주파수에 대한 대역폭을 특징화할 뿐 아니라 PWM 디바이스(802)의 신호 응답이 얼마나 언더-댐핑(under-damped)될 수 있는지를 설명할 수 있는 파라미터인 것만큼은 중요하지 않다.
일 실시예에서, 임의의 하나 이상의 집적 인덕터(818a-818n)의 형상은 아날로그 지연 라인(812)의 전체 성능에 대해 최적화되도록 튜닝될 수 있다. 특히, 아날로그 지연 라인(812)은, 인덕터(818a-818n)의 크기, 및 그에 따라 Y축을 따른 전체 아날로그 지연 라인의 크기를 감소시키거나 증가시키기 위해 수정 또는 제어될 수 있는 (Y/X)의 종횡비를 포함할 수 있다.
일례에서, 인덕터(818a-818n)의 시간 상수는 예를 들어, 동시에 X축을 따른 구조를 유지하면서 Y축을 따르는 것과 같이 하나의 방향에서 각 인덕터의 구조를 단지 변경함으로써(예를 들어, 신장 또는 압축에 의해) 수정될 수 있다. 따라서, 대응하는 시간 지연뿐만 아니라 시간 상수가 어플리케이션 또는 수신되는 아날로그 (입력) 신호의 변화에 기초하여 수정되어야 한다면, 집적 인덕터(818a-818n)는 Y축을 따라서만 수정될 수 있으며, 프로세싱 라인에 대해 주요 신호 및 제어 버스를 유지하고, 스위칭 활성화 또는 노드 선택을 변하지 않게 제어한다.
도 12는 개시되는 다양한 실시예에 따른 아날로그 지연 라인의 토폴로지(1200)를 나타낸다. 핀-헤어 인덕터(예를 들어, 인덕터(818a-818n))는 예를 들어, 직렬로 직접 접속된 각각 말굽형, U자형으로 굽은 구조의 입력 및 출력을 갖는 '데이지 체인' 구성으로 접속될 수 있다. 명백하게, 배선 기생은 통상의 정방형 또는 나선형 인덕터를 채용하는 LC 토폴로지에 대해 현저하게 감소된다. 헤어-핀 또는 핀-헤어 구조는 작은 시간 해상도 스텝(각 아날로그 지연 컴포넌트에 대해 2 피코초 미만 또는 피코초 미만)을 유지할 수 있다. 아날로그 지연 라인(812)의 토폴로지(1200)의 레이아웃은 구조를 매우 유연하고 적응성 있게 만들 수 있다: 라우팅 및 제어 신호(1206)는 핀 헤어 인덕터의 미러링된 행들 사이의 중간 버스에서만 유지될 수 있어, 시간 상수가 수정되어야 한다면, 집적 인덕터는 Y축만을 따라 구조가 수정되고, 상술한 바와 같이 주요 신호 및 제어 버스는 유지한다.
일 실시예에서, 인덕터(818a-818n)는 서로 커플링되는 미러링된 행(1202, 1204)을 따라 구조화될 수 있다. 인덕터의 각 행(1202, 1204)은 접지와 인터-노드(906a-906n)에 접속되는 커패시터(820a-820n)를 갖는 용량성 션트(shunt)의 수뿐만 아니라 예를 들어 아날로그 지연 컴포넌트(902a-902n)의 전체 수에 대한 개수에 대응하는 대략 동등한 수의 인덕터를 포함할 수 있다.
인덕터 행(1202, 1204)은 단일 기판(예를 들어, 실리콘, 다이 인쇄 회로 보드 등) 상에서 서로 미러링할 수 있다. 각 헤어-핀 인덕터는 데이지 체인 구성에서 접속되는 U자형 헤어 핀 구조(예를 들어, 말굽형 또는 U자로 굽은 곡선)의 단부에서 입력 및 출력 라인에서 직렬로 또는 데이지 체인으로 접속될 수 있다. 이러한 구조적인 성형은 배선 기생을 증가시킬 수 있고 성능을 저하시킬 수 있는 통상적인 (정방형 또는 8각형의) 인덕터 구조와 반대이다. 이러한 문제를 극복하기 위해, "핀 헤어" 또는 "헤어 핀" 인덕터 구조는 동일 기판의 동일 층(예를 들어, 톱(top) 또는 금속층)에서 채용된다. 핀-헤어 인덕터는 필요한 인덕턴스 값을 제공하면서 X 또는 수평축을 따른 PWM 디바이스(802)의 풋프린트를 최소값으로 제한하며, 이에 따라 하나의 이점으로서 최소-길이 배선을 허용한다. 아날로그 지연 컴포넌트의 그룹 지연 특성(예를 들어, N=64)은 또한 예를 들어, 2.5GHz의 근방에서 동작할 수 있으며, 여기에서 아날로그 지연 라인(812)은 스텝 균일성과 주파수에 대한 트루-타임(true-time) 지연 동작을 나타낼 수 있다.
도 13은 본 명세서에서 설명되는 양태에 따른 단일 튜닝 해상도 동작으로 아날로그 영역에 시간 지연을 생성하기 위한 혼합 아날로그-디지털 PWM 디바이스에 대한 방법(1300)을 나타낸다. 1302에서, 본 방법은 혼합 아날로그-디지털 PWM 디바이스(802)의 아날로그 지연 라인(812)을 통해 하나 이상의 아날로그 신호(801)를 수신하는 것을 포함한다.
1304에서, 본 방법은 송신 라인 모델에 기초하여 연속 시간 영역에서의 하나 이상의 아날로그 신호에 대한 시간 지연을 아날로그 지연 라인(812)의 복수의 아날로그 지연 컴포넌트(902a-902n)를 통해 생성하는 것을 추가로 포함한다.
1306에서, 시간 지연의 생성은 복수의 아날로그 지연 컴포넌트의 아날로그 지연 컴포넌트들 사이에 커플링되는 복수의 스위치를 통해 복수의 아날로그 지연 컴포넌트를 선택적으로 활성화시키는 것을 포함한다. 복수의 아날로그 지연 컴포넌트의 시간 상수는 아날로그 지연 라인의 구조의 하나의 축을 따른 복수의 헤어-핀 인덕터의 구조를 수정함으로써 수정될 수 있으며, 구조의 다른 축을 따른 구조는 일정하게 유지한다.
본 방법은 송신 라인 모델(예를 들어, 데이터 저장소(806)에 저장된 신호 및 회로 값에 대한 수동 전자 구조와 유사한 송신 라인의 속성)에 기초하는 인덕터(예를 들어, 818a)의 인덕턴스 및 커패시터(예를 들어, 820a)의 커패시턴스에 기초하여 아날로그 지연 라인(812)을 따른 위치에서의 시간 지연 스텝(예를 들어, ts)을 복수의 아날로그 지연 컴포넌트(902a-902n)의 아날로그 지연 컴포넌트(902a)를 통해 규정하는 것을 추가로 포함할 수 있다.
다른 실시예에서, 본 방법(1300)은 복수의 아날로그 지연 컴포넌트의 아날로그 지연 컴포넌트의 미리 정해진 시간 스텝과 PWM 디바이스의 캐리어 주파수에 기초하여 아날로그 지연 라인을 따라 직렬로 커플링된 복수의 아날로그 지연 컴포넌트 중 일부를 활성화시키는 것을 포함할 수 있다. 이것은 기판의 금속층 상에 집적된 U-턴으로 굽은 헤어-핀 인덕터를 활성화시키는 것과, 송신 라인 모델에 의해 규정되는 인덕턴스 값, 캐리어 주파수 또는 시간 지연 스텝에 기초하여 아날로그 지연 라인 내의 복수의 아날로그 지연 컴포넌트들 중의 아날로그 지연 컴포넌트를 형성하는 것을 포함할 수 있다.
어플리케이션(예를 들어, 프로그램 모듈)은 특정 작업을 수행하거나 특정 추상 데이터 유형을 구현하는 루틴, 프로그램, 컴포넌트, 데이터 구조 등을 포함할 수 있다. 또한, 본 기술 분야의 통상의 기술자는, 그 각각이 하나 이상의 연관 모바일 또는 퍼스널 컴퓨팅 디바이스에 동작 가능하게 커플링될 수 있는 퍼스널 컴퓨터, 핸드-헬드 컴퓨팅 디바이스, 마이크로프로세서-기반 또는 프로그램가능 소비자 전자 제품 등뿐만 아니라 단일-프로세서 또는 멀티프로세서 시스템, 미니컴퓨터, 메인프레임 컴퓨터를 포함하는 다른 시스템 구성에서도 개시된 동작들이 실시될 수 있다는 것을 이해할 것이다.
컴퓨팅 디바이스는 통상적으로 다양한 컴퓨터-판독가능 매체를 포함할 수 있다. 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있으며, 휘발성 및 비휘발성 매체, 제거가능 및 제거불능 매체 모두를 포함한다. 한정적인 것이 아니라 예시적인 방식으로, 컴퓨터-판독가능 매체는 컴퓨터 저장 매체 및 통신 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터-판독가능 명령, 데이터 구조, 프로그램 모듈 또는 다른 데이터와 같은 정보의 저장을 위해 임의의 방법 또는 기술로 구현되는 휘발성 및 비휘발성, 제거가능 및 제거불능 매체 모두를 포함한다. 컴퓨터 저장 매체(예를 들어, 하나 이상의 데이터 저장소)는 RAM, ROM, EEPROM, 플래시 메모리 또는 다른 메모리 기술, CDROM, 디지털 버서타일 디스크(DVD) 또는 다른 광 디스크 스토리지, 자기 카세트, 자기 테이프, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스 또는 원하는 정보를 저장하는 데 사용될 수 있고 컴퓨터에 의해 액세스 가능한 임의의 다른 매체를 포함할 수 있지만, 이에 한정되는 것은 아니다.
통신 매체는 통상적으로 캐리어파 또는 다른 전송 메커니즘과 같은 변조된 데이터 신호에 컴퓨터-판독가능 명령, 데이터 구조, 프로그램 모듈 또는 다른 데이터를 구현하며, 임의의 정보 전달 매체를 포함한다. "변조된 데이터 신호"라는 용어는 신호에 정보를 인코딩하는 방식에서와 같이 설정되거나 변화된 그 특징 중 하나 이상을 갖는 신호를 의미한다. 한정이 아니라 예로써, 통신 매체는 유선 네트워크 또는 직접-유선 접속과 같은 유선 매체와, 음향, RF, 적외선 및 다른 무선 매체와 같은 무선 매체를 포함한다. 상술 것들의 임의의 조합이 또한 컴퓨터-판독가능 매체의 범주 내에 포함되어야 한다.
본 명세서에서 설명되는 양태는 하드웨어, 소프트웨어, 펌웨어 또는 그 임의의 조합에 의해 구현될 수 있다는 것이 이해되어야 한다. 소프트웨어에서 구현되는 경우, 함수는 컴퓨터-판독가능 매체 상의 하나 이상의 명령 또는 코드로서 저장 또는 송신될 수 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체 및 하나의 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체 양쪽을 포함한다. 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스 가능한 임의의 이용가능한 매체일 수 있다. 한정이 아니라 예시로써, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스, 또는 범용 또는 특수목적 컴퓨터 또는 범용 또는 특수목적 프로세서에 의해 액세스 가능하고 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 반송 또는 저장하는 데 사용 가능한 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 적절히 컴퓨터-판독가능 매체로 칭해진다. 예를 들어, 소프트웨어가 웹사이트, 서버 또는 다른 원격 소스로부터 동축 케이블, 섬유 광 케이블, 트위스트 페어(twisted pair), 디지털 가입자 라인(DSL) 또는 적외선, 무선 또는 마이크로파와 같은 무선 기술을 사용하여 송신되는 경우, 동축 케이블, 섬유 광 케이블, 트위스트 페어, DSL 또는 적외선, 무선 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 여기에서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD), 레이저 디스크, 광 디스크, 디지털 버서타일 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 디스크(disk)는 보통 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저로 광학적으로 데이터를 재생한다. 상술한 것의 조합이 또한 컴퓨터-판독가능 매체의 범주 내에 포함되어야 한다.
본 명세서에서 개시되는 양태와 연계하여 설명되는 다양한 예시적인 로직, 로직 블록, 모듈 및 회로는 범용 프로세서, 디지털 신호 프로세서(DSP), 어플리케이션 특정 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트, 또는 본 명세서에서 설명되는 기능을 수행하도록 설계된 그 임의의 조합으로 구현될 수 있거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상의 프로세서, 컨트롤러, 마이크로컨트롤러 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스의 조합, 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서, DSP 코어와 연계된 하나 이상의 마이크로프로세서 또는 임의의 다른 이러한 구성의 조합으로서 구현될 수도 있다. 추가적으로, 적어도 하나의 프로세서는 본 명세서에서 설명되는 하나 이상의 동작 및/또는 액션을 수행하도록 동작 가능한 하나 이상의 모듈을 포함할 수 있다.
소프트웨어 구현에 있어서, 본 명세서에서 설명되는 기술은 본 명세서에서 설명되는 기능을 수행하는 모듈(예를 들어, 절차, 함수 등)로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장될 수 있으며 프로세서에 의해 실행될 수 있다. 메모리 유닛은 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수 있으며, 이 경우에 메모리 유닛은 본 기술 분야에 알려진 다양한 수단을 통해 프로세서에 통신 가능하게 커플링될 수 있다. 또한, 적어도 하나의 프로세서는 본 명세서에서 설명되는 기능을 수행하도록 동작 가능한 하나 이상의 모듈을 포함할 수 있다.
본 명세서에서 설명되는 기술은 CDMA, TDMA, FDMA, OFDMA,SC-FDMA 및 다른 시스템과 같은 다양한 무선 통신 시스템에 대해 사용될 수 있다. "시스템" 및 "네트워크"라는 용어는 종종 교환되어 사용된다. CDMA 시스템은 UTRA(Universal Terrestrial Radio Access), CDMA2000 등과 같은 무선 기술을 구현할 수 있다. UTRA는 W-CDMA(Wideband-CDMA) 및 CDMA의 다른 변형을 포함한다. 또한, CDMA2000은 IS-2000, IS-95 및 IS-856 표준을 커버한다. TDMA 시스템은 GSM(Global System for Mobile Communications)과 같은 무선 기술을 구현할 수 있다. OFDMA 시스템은 E-UTRA(Evolved UTRA), UMB(Ultra Mobile Broadband), IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802.20, 플래시-OFDM 등과 같은 무선 기술을 구현할 수 있다. UTRA 및 E-UTRA는 UMTS(Universal Mobile Telecommunication System)의 일부이다. 3GPP LTE(Long Term Evolution)는 E-URTA를 사용하는 UMTS의 릴리스이며, 이는 다운링크 상의 OFDMA 및 업링크 상의 SC-FDMA를 채용한다. UTRA, E-UTRA, UMTS, LTE 및 GSM은 "3세대 파트너십 프로젝트(3GPP: 3rd Generation Partnership Project)"라 칭해지는 협회로부터의 문헌에 설명되어 있다. 또한, CDMA2000 및 UMB는 "3세대 파트너쉽 프로젝트2"(3GPP2)라 칭하는 협회로부터의 문헌에 설명되어 있다. 또한, 이러한 무선 통신 시스템은 종종 페어링되지 않고 허가되지 않은 스펙트럼, 802.xx 무선 LAN, 블루투스 및 임의의 다른 짧은 범위 또는 긴 범위, 무선 통신 기술을 사용하는 피어-투-피어(peer-to-peer)(예를 들어, 모바일-투-모바일) 애드 혹(ad hoc) 네트워크 시스템을 추가로 포함할 수 있다.
단일 캐리어 변조 및 주파수 영역 등화를 이용하는 단일 캐리어 주파수 분할 다중 액세스(SC-FDMA)는 개시된 양태로 이용될 수 있는 기술이다. SC-FDMA는 OFDMA 시스템과 유사한 성능과 본질적으로 이와 유사한 전체 복잡도를 갖는다. SC-FDMA 신호는 그 내재적 단일 캐리어 구조로 인해 더 낮은 피크-투-평균 전력 비율(PAPR: peak-to-average power ratio)을 갖는다. SC-FDMA는 업링크 통신에서 이용될 수 있으며, 여기에서 더 낮은 PAPR은 송신 전력 효율의 측면에서 모바일 단말에 유리할 수 있다.
또한, 본 명세서에서 설명되는 다양한 양태 또는 특징은 표준 프로그래밍 및/또는 공학 기술을 사용하는 방법, 장치 또는 제조품으로서 구현될 수 있다. 본 명세서에서 사용되는 "제조품"이라는 용어는 임의의 컴퓨터-판독가능 디바이스, 캐리어 또는 매체로부터 액세스 가능한 컴퓨터 프로그램을 포함하는 것으로 의도된다. 예를 들어, 컴퓨터-판독가능 매체는 자기 스토리지 디바이스(예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립 등), 광 디스크(예를 들어, 컴팩트 디스크(CD), 디지털 버서타일 디스크(DVD) 등), 스마트 카드 및 플래시 메모리 디바이스(예를 들어, EPROM, 카드, 스틱, 키 드라이브 등)를 포함할 수 있지만 이에 한정되는 것은 아니다. 또한, 본 명세서에서 설명되는 다양한 저장 매체는 정보를 저장하기 위한 하나 이상의 디바이스 및/또는 다른 머신-판독가능 매체를 나타낼 수 있다. "머신-판독가능 매체"라는 용어는 명령(들) 및/또는 데이터를 저장, 보유 및/또는 반송할 수 있는 무선 채널 및 다양한 다른 매체를 포함할 수 있지만 이에 한정되는 것은 아니다. 또한, 컴퓨터 프로그램 제품은 컴퓨터로 하여금 본 명세서에서 설명되는 기능을 수행하게 하도록 동작 가능한 하나 이상의 명령 또는 코드를 갖는 컴퓨터 판독가능 매체를 포함할 수 있다.
또한, 본 명세서에서 개시되는 양태와 연계하여 설명되는 방법 또는 알고리즘의 동작 및/또는 액션은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 그 조합에 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 제거 가능 디스크, CD-ROM 또는 본 기술 분야에 알려진 저장 매체의 임의의 다른 형태에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 커플링될 수 있어, 프로세서는 저장 매체로부터 정보를 판독하고 이에 정보를 기입할 수 있다. 대안적으로, 저장 매체는 프로세서에 일체화될 수 있다. 또한, 일부 양태에서, 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. 또한, ASIC는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말의 이산 컴포넌트로서 상주할 수 있다. 또한, 일부 양태에서, 방법 또는 알고리즘의 동작 및/또는 액션은 머신-판독가능 매체 및/또는 컴퓨터 판독가능 매체 상의 코드 및/또는 명령의 하나 또는 임의의 조합 또는 세트로서 상주할 수 있으며, 이는 컴퓨터 프로그램 제품에 통합될 수 있다.
요약서에 설명된 것을 포함하여 주제의 개시의 예시된 실시예의 상술한 설명은 완전한 것이거나 개시된 실시예를 개시된 상세한 형태로 한정하려고 의도된 것은 아니다. 특정의 실시예 및 예가 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술 분야의 통상의 기술자가 이해할 수 있는 바와 같이, 이러한 실시예 및 예의 범주 내에 있는 것으로 고려되는 다양한 수정이 가능하다.
이에 대해, 개시된 청구물이 적용 가능한 다양한 실시예 및 대응 도면과 연계하여 설명되었지만, 다른 유사한 실시예가 사용될 수 있거나, 수정 및 추가가 이로부터 벗어나지 않고 개시된 청구물의 동일하거나, 유사하거나, 대안적이거나 치환적인 기능을 수행하기 위해 설명된 실시예에 이루어질 수 있다는 것이 이해되어야 한다. 따라서, 개시된 청구물은 본 명세서에 설명되는 임의의 단일 실시예로 한정되어서는 안되며, 오히려 이하의 첨부된 청구항에 따른 폭과 범주에서 해석되어야 한다.
본 명세서에서 설명된 본 발명의 예시적인 구현에서의 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 특히 상술한 컴포넌트 또는 구조(조립체, 디바이스, 회로, 시스템 등)에 의해 수행되는 다양한 기능에 관하여, 이러한 컴포넌트를 설명하는 데 사용되는 ("수단"이라 칭해지는 것을 포함하는) 용어는 달리 나타내지 않는다면, (예를 들어, 기능적으로 동등한) 설명된 컴포넌트의 특정된 기능을 수행하는 임의의 컴포넌트 또는 구조에 대응하는 것으로 의도된 것이다. 또한, 특정한 특징이 몇몇 구현 중 단지 하나에 대해 개시되었을 수 있지만, 이러한 특징은 임의의 소정의 또는 특정의 어플리케이션에 대하여 바람직하거나 유리할 수 있는 다른 구현의 하나 이상의 다른 특징과 결합될 수 있다.

Claims (25)

  1. 혼합 아날로그 디지털 펄스폭 변조(PWM: pulse width modulation) 시스템으로서,
    PWM 디바이스를 포함하고,
    상기 PWM 디바이스는,
    로컬 발진기의 캐리어 신호에 기초하여 하나 이상의 아날로그 신호의 시간 지연을 제공하도록 구성된 아날로그 지연 라인을 포함하는 아날로그 컴포넌트- 상기 아날로그 지연 라인은, 직렬로 커플링되고 송신 라인 모델에 기초하여 튜닝 해상도에서 상기 하나 이상의 아날로그 신호에 상기 시간 지연을 제공하도록 구성되는 복수의 아날로그 지연 컴포넌트를 포함함 -; 및
    상기 시간 지연을 갖는 상기 하나 이상의 아날로그 신호에 기초하여 송신을 위한 PWM 신호를 제공하도록 구성되는 디지털 컴포넌트를 포함하되,
    상기 송신 라인 모델은, 상기 하나 이상의 아날로그 신호에 시간 스텝을 선택적으로 제공하고 상기 아날로그 지연 라인을 따라 상기 시간 지연을 생성하도록 상기 복수의 아날로그 지연 컴포넌트의 커패시턴스 및 인덕턴스 값들을 규정하는
    혼합 아날로그 디지털 PWM 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트는, 함께 연결되고 상기 아날로그 지연 라인을 따른 위치에서 시간 지연 스텝을 규정하도록 구성되는 인덕터 및 커패시터를 포함하는 복수의 LC 지연 블록을 포함하는
    혼합 아날로그 디지털 PWM 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 LC 지연 블록의 상기 인덕터는 기판의 금속층 상에 집적된 U-턴(turn)으로 굽은 구조의 헤어-핀(hair-pin) 인덕터를 포함하는
    혼합 아날로그 디지털 PWM 시스템.
  4. 제 1 항에 있어서,
    상기 아날로그 지연 라인을 따라 활성화되는 상기 복수의 아날로그 지연 컴포넌트의 수는 상기 PWM 디바이스의 캐리어 주파수 또는 상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트의 원하는 시간 스텝 중 적어도 하나에 기초하는
    혼합 아날로그 디지털 PWM 시스템.
  5. 제 1 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트는 각각 직렬로 커플링된 복수의 인덕터 중의 인덕터와, 상기 복수의 인덕터 사이의 노드에 커플링된 복수의 커패시터 중의 커패시터를 포함하고, 상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트의 인덕턴스 값 및 커패시턴스 값은 시간 스텝을 규정하는
    혼합 아날로그 디지털 PWM 시스템.
  6. 제 1 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트는 수동 컴포넌트만을 포함하고, PWM 생성을 위한 상기 PWM 디바이스의 동작 중에 전력을 소비하지 않는
    혼합 아날로그 디지털 PWM 시스템.
  7. 제 1 항에 있어서,
    상기 아날로그 지연 라인은, 전류 합산 노드에서 상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트들의 쌍 사이에 커플링되고, 상기 복수의 아날로그 지연 컴포넌트의 신호 멀티플렉싱을 생성하도록 구성되는 아날로그 지연 컴포넌트 스위치를 포함하는
    혼합 아날로그 디지털 PWM 시스템.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트 각각은
    상기 아날로그 지연 라인을 따라 직렬로 커플링된 복수의 인덕터 중의 인덕터;
    상기 복수의 인덕터 사이의 노드에 커플링된 복수의 커패시터 중의 커패시터; 및
    상기 인덕터와 상기 커패시터 사이에 위치된 전류 합산 노드 및 멀티플렉서에 커플링된 복수의 트랜지스터 스위치 중의 트랜지스터 스위치를 포함하는
    혼합 아날로그 디지털 PWM 시스템.
  10. 제 9 항에 있어서,
    상기 트랜지스터 스위치는, 원하는 미리 정해진 임계치를 충족시키는 시간 지연 해상도에서 상기 시간 지연의 적어도 일부를 제공하기 위해 상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트를 선택적으로 활성화시키도록 구성되는
    혼합 아날로그 디지털 PWM 시스템.
  11. 제 9 항에 있어서,
    상기 복수의 인덕터는, 데이지 체인(daisy chain)으로 또한 서로에 대해 미러링된(mirrored) 행들로 연결된 헤어 핀 인덕터들을 포함하는
    혼합 아날로그 디지털 PWM 시스템.
  12. 혼합 아날로그-디지털 PWM 디바이스에 대한 방법으로서,
    상기 혼합 아날로그-디지털 PWM 디바이스의 아날로그 지연 라인을 통해, 하나 이상의 아날로그 신호를 수신하는 단계; 및
    상기 아날로그 지연 라인의 복수의 아날로그 지연 컴포넌트를 통해, 송신 라인 모델에 기초하여 연속 시간 영역에서 상기 하나 이상의 아날로그 신호에 대해 시간 지연을 생성하는 단계를 포함하는
    방법.

  13. 제 12 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트를 통해, 상기 송신 라인 모델에 기초하는 커패시터의 커패시턴스 및 인덕터의 인덕턴스에 기초하여 상기 아날로그 지연 라인을 따른 위치에서 시간 지연 스텝을 규정하는 단계를 더 포함하는
    방법.
  14. 제 12 항에 있어서,
    상기 시간 지연을 생성하는 단계는, 상기 복수의 아날로그 지연 컴포넌트 중 의 아날로그 지연 컴포넌트들 사이에 커플링되는 복수의 스위치를 통해 상기 복수의 아날로그 지연 컴포넌트를 선택적으로 활성화시키는 단계를 포함하는
    방법.
  15. 제 12 항에 있어서,
    상기 시간 지연을 생성하는 단계는, 로컬 발진기로부터의 캐리어 신호에 기초하여 미리 정해진 임계치를 충족시키는 튜닝 해상도를 생성하는 연속 시간 영역에서의 단일 튜닝 동작을 포함하는
    방법.
  16. 제 12 항에 있어서,
    상기 PWM 디바이스의 캐리어 주파수와 상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트의 미리 정해진 시간 스텝에 기초하여 상기 아날로그 지연 라인을 따라 직렬로 커플링된 상기 복수의 아날로그 지연 컴포넌트 중의 소정 개수의 아날로그 지연 컴포넌트를 활성화시키는 단계를 더 포함하는
    방법.
  17. 제 12 항에 있어서,
    기판의 금속층 상에 집적된 U-턴으로 굽은 헤어-핀 인덕터를 활성화시키고, 상기 송신 라인 모델에 의해 규정되는 인덕턴스 값, 캐리어 주파수 및 시간 지연 스텝에 기초하여 상기 아날로그 지연 라인 내에 상기 복수의 아날로그 지연 컴포넌트 중의 아날로그 지연 컴포넌트를 형성하는 단계를 더 포함하는
    방법.
  18. 제 12 항에 있어서,
    복수의 헤어-핀 인덕터의 구조의 하나의 축을 따라 상기 구조를 수정하면서 상기 구조의 다른 축을 따른 상기 구조는 일정하게 유지함으로써, 데이지 체인 구성으로 커플링된 상기 복수의 헤어-핀 인덕터를 포함하는 상기 복수의 아날로그 지연 컴포넌트의 시간 상수를 수정하는 단계를 더 포함하는
    방법.
  19. 혼합 아날로그-디지털 PWM 디바이스로서,
    하나 이상의 아날로그 신호의 송신을 위한 송신 라인의 모델에 기초하여 튜닝 해상도에서 상기 하나 이상의 아날로그 신호에 대하여 시간 지연을 제공하도록 구성된, 복수의 인덕터를 통해 직렬로 함께 커플링된 복수의 아날로그 지연 컴포넌트를 포함하는 아날로그 지연 라인을 포함하는
    혼합 아날로그-디지털 PWM 디바이스.
  20. 제 19 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트는 상기 복수의 인덕터 사이의 인터(inter)-노드들에 각각 커플링된 복수의 커패시터 션트(shunt)를 더 포함하는
    혼합 아날로그-디지털 PWM 디바이스.
  21. 제 20 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트는, 데이지 체인 구성에서 서로 미러링하는 복수의 행을 포함하는 상기 데이지 체인 구성으로 연결되는
    혼합 아날로그-디지털 PWM 디바이스.
  22. 제 20 항에 있어서,
    상기 아날로그 지연 라인은, 상기 복수의 커패시터 션트에 병렬로 커플링되고, 로컬 발진기 신호의 캐리어 주파수에 기초하여 상기 시간 지연을 제공하기 위해 상기 복수의 아날로그 지연 컴포넌트 중 하나 이상의 아날로그 지연 컴포넌트를 선택적으로 활성화하도록 구성되는 복수의 스위치를 더 포함하는
    혼합 아날로그-디지털 PWM 디바이스.
  23. 제 19 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트의 상기 복수의 인덕터는 제 1 축 및 제 2 축을 따라 U-턴으로 굽은 구조를 포함하는 헤어-핀 인덕터들을 포함하고, 상기 복수의 인덕터는 상기 제 2 축을 따라 상기 구조를 수정하면서 상기 제 1 축을 따라 상기 구조를 일정하게 유지함으로써 상기 아날로그 지연 라인의 시간 지연을 수정하도록 추가로 구성되는
    혼합 아날로그-디지털 PWM 디바이스.
  24. 제 19 항에 있어서,
    상기 복수의 아날로그 지연 컴포넌트는 각각 상기 복수의 인덕터 중의 인덕터들 사이의 전류 합산 노드에 커플링된 대응 트랜지스터 스위치에 의해 생성된 과도 응답(transient response)의 시간 상수의 함수인 시간 지연 스텝을 포함하는,
    혼합 아날로그-디지털 PWM 디바이스.
  25. 제 19 항에 있어서,
    상기 시간 지연을 갖는 상기 하나 이상의 아날로그 신호에 기초하여 송신을 위한 PWM 신호를 제공하도록 구성되는 디지털 컴포넌트를 더 포함하는
    혼합 아날로그-디지털 PWM 디바이스.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020130338A1 (ko) * 2018-12-18 2020-06-25 전자부품연구원 다단 지연기를 이용한 고 해상도 지연기

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG10201607275YA (en) * 2016-09-01 2018-04-27 Huawei Int Pte Ltd Method and device for radio frequency voltage limiting
KR102112855B1 (ko) * 2018-01-08 2020-05-19 성균관대학교산학협력단 무선 통신 시스템에서 온-오프 키잉 방식을 이용하여 신호를 전송하기 위한 방법 및 장치
US10868576B2 (en) * 2018-04-27 2020-12-15 Board Of Trustees Of The University Of Illinois Frequency independence for synthesis within programmable non-reciprocal network circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004528780A (ja) * 2001-05-14 2004-09-16 ザイロン コーポレイション デジタルアナログ変換器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55125712A (en) 1979-03-23 1980-09-27 Hull Corp Suerlow electric delay line utilizing thin film inductor array by magnetic lift and coupling
US6556415B1 (en) 2002-06-28 2003-04-29 Industrial Technologies Research Institute Tunable/variable passive microelectronic components
FR2858463B1 (fr) 2003-07-28 2007-08-24 Centre Nat Rech Scient Procede et systeme de realisation de composants inductifs supraconducteurs en couches minces, et dispositifs incluant de tels composants
JP4368352B2 (ja) 2003-11-04 2009-11-18 エルメック株式会社 電磁遅延線のインダクタンス素子
FR2866979A1 (fr) 2004-02-27 2005-09-02 Centre Nat Rech Scient Composants supraconducteurs en couches minces a inductance accordable, procede de realisation et dispositifs incluant de tels composants
FR2880991B1 (fr) 2005-01-17 2007-04-06 Centre Nat Rech Scient Utilisation de composants supraconducteurs en couches minces comme inductance variable, dispositifs incluant de tels composants, et procede de commande associe
DE102005052637A1 (de) 2005-11-04 2007-05-24 Atmel Duisburg Gmbh Monolithisch integrierte Schaltung
US7667557B2 (en) 2005-12-06 2010-02-23 Tdk Corporation Thin-film bandpass filter using inductor-capacitor resonators
US7812655B2 (en) * 2007-10-09 2010-10-12 Nokia Corporation Delay-locked loop control
JP6085523B2 (ja) * 2013-05-30 2017-02-22 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の動作方法
US9590616B2 (en) * 2013-07-10 2017-03-07 Denso Corporation Drive control device
US9054940B2 (en) * 2013-10-25 2015-06-09 Mitsubishi Electric Research Laboratories, Inc. System and method for linearizing power amplifiers
US9270504B2 (en) * 2014-07-28 2016-02-23 Mitsubishi Electric Research Laboratories, Inc. System and method for linearizing power amplifiers
CN104753507B (zh) * 2015-03-13 2018-04-10 河北盛平电子科技有限公司 延时线电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004528780A (ja) * 2001-05-14 2004-09-16 ザイロン コーポレイション デジタルアナログ変換器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020130338A1 (ko) * 2018-12-18 2020-06-25 전자부품연구원 다단 지연기를 이용한 고 해상도 지연기

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