KR101927830B1 - 혼합된 아날로그-디지털 펄스-폭 변조기 - Google Patents

혼합된 아날로그-디지털 펄스-폭 변조기 Download PDF

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Abstract

펄스 폭 변조 시스템은 아날로그 소자 및 디지털 소자를 포함한다. 아날로그 소자는 국부 발진기 신호를 상이한 위상 시프트들로 분리하고 아날로그(연속 시간) 영역 내의 아날로그 신호들에서 미세 튜닝하는 튜닝 동작으로 입력에서 수신된 아날로그 신호들에 오프셋(즉, 시간 지연)을 도입하도록 동작한다. 아날로그 소자는 상이한 위상 시프트들을 갖는 반송파 신호들을 각각 처리하는 복수의 아날로그 지연 라인을 포함한다. 디지털 지연 라인들은 아날로그 출력 신호와 동일한 시간 지연 및 동일한 분해능으로 아날로그 신호들을 디지털 구형 파들로 변환한다.

Description

혼합된 아날로그-디지털 펄스-폭 변조기{MIXED ANALOG-DIGITAL PULSE-WIDTH MODULATOR}
최신의 무선 통신 시스템들을 위한 올-디지털(all-digital) 해결책들은 융통성, 재구성가능성 및 전력 소비 감소의 면에서 상당한 이점들을 취한다. 펄스-폭 변조(PWM)는 이러한 시스템들의 구현을 위한 키일 수 있다. 위상 시프팅 블록은 PWM 하드웨어 내에서 위상 또는 시간 오프셋 동작을 구현하기 위한 핵심 요소이다. 최첨단의 ㎚-스케일 CMOS 기술들은 수 ㎰의 게이트 지연을 나타낸다. 이 시간 지연 분해능(resolution)은 아날로그-디지털 A/D 변환기들 또는 디지털-아날로그 D/A 변환기들 내의 비트들의 수와 유사한, 송신기 시스템의 동적 범위 성능과 직접 관련된다. 분해능 단계를 더욱 감소시키기 위해, 매우 고가의 최신 미세-노드 CMOS 기술들이 자주 사용되고 더 간단하고 덜 비싼 소자들이 필요하다.
도 1은 설명된 다양한 양태들에 따른 PWM 시스템을 도시하고;
도 2는 설명된 다양한 양태들에 따른 PWM 시스템의 예를 도시하고;
도 3은 설명된 다양한 양태들에 따른 디지털 소자의 예를 도시하고;
도 4는 설명된 다양한 양태들에 따른 입력 아날로그 신호들 및 아날로그 구형 파(square wave)의 그래프를 도시하고;
도 5는 설명된 다양한 양태들에 따른 아날로그 영역 내에 도입된 시간 지연의 분해능의 그래프를 도시하고;
도 6은 설명된 다양한 양태들에 따른 아날로그 구형 파 및 디지털 구형 펄스의 또 하나의 그래프를 도시하고;
도 7은 설명된 다양한 양태들에 따른 PWM 디바이스를 위한 방법의 흐름도를 도시하고;
도 8은 설명된 다양한 양태들에 따른 아날로그 소자를 갖는 PWM 시스템의 예를 도시하고;
도 9는 설명된 다양한 양태들에 따른 PWM 디바이스의 아날로그 소자의 아날로그 지연 라인의 예를 도시하고;
도 10은 설명된 다양한 양태들에 따른 PWM 디바이스에 의해 사용된 핀-헤어 인덕터의 예시적인 구조를 도시하고;
도 11은 설명된 다양한 양태들에 따른 PWM 디바이스의 주파수에 대한 인덕턴스 및 품질의 예시적인 그래프들을 도시하고;
도 12는 설명된 다양한 양태들에 따른 PWM 디바이스 내의 인덕터들의 예시적인 데이지 체인 구성을 도시하고;
도 13은 설명된 다양한 양태들에 따른 PWM 디바이스를 위한 방법의 또 하나의 흐름도를 도시한다.
본 개시 내용이 이제 첨부된 도면을 참조하여 설명될 것이고, 도면에서 유사한 참조 번호들은 전체에 걸쳐 유사한 요소들을 참조하기 위해 사용되고, 도시된 구조들 및 디바이스들은 반드시 축척에 맞게 그려지지는 않는다. 여기에 사용된 바와 같이, 용어들 "소자", "시스템", "인터페이스" 등은 컴퓨터 관련 엔티티, 하드웨어, 소프트웨어(예를 들어, 실행 시), 및/또는 펌웨어를 참조하는 것으로 의도된다. 예를 들어, 소자는 프로세서, 프로세서 상에서 실행하는 프로세스, 제어기, 객체, 실행가능한 프로그램, 저장 디바이스, 및/또는 처리 디바이스를 갖는 컴퓨터일 수 있다. 예시에 의해, 서버 상에서 실행하는 애플리케이션 및 서버는 또한 소자일 수 있다. 하나 이상의 소자는 프로세스 내에 상주할 수 있고, 소자는 하나의 컴퓨터 상에 로컬라이즈되고/되거나 2개 이상의 컴퓨터들 간에 분산될 수 있다. 요소들의 세트 또는 다른 소자들의 세트가 여기에 설명될 수 있고, 여기서 용어 "세트"는 "하나 이상"으로서 해석될 수 있다.
단어 '예시적인'의 사용은 구체적인 방식으로 개념들을 제시하려는 것이다. 본원에서 사용된 바와 같이, 용어 "또는"은 배타적인 "또는"이라기 보다는 포괄적 "또는"을 의미하는 것으로 의도된다. 즉, 달리 특정되지 않거나, 문맥으로부터 분명하지 않다면, "X는 A 또는 B를 사용하는 것"은 자연 포함 순열들 중 어느 것을 의미하는 것으로 의도된다. 즉, X가 A를 사용하고; X가 B를 사용하고; 또는 X가 A와 B 둘 다를 사용하면, "X가 A 또는 B를 사용하는 것"은 상기 예들의 어느 하나의 조건 하에서 만족된다. 또한, 본원 및 첨부된 청구범위에서 사용된 단수 표현은 일반적으로 달리 특정되지 않거나 단일 형태로 되는 것으로 문맥으로부터 분명하지 않으면 "하나 이상"을 의미하는 것으로 해석되어야 한다. 게다가, 용어들 "포함하는", "포함한다", "갖는", 갖다", "갖고" 또는 이들의 변형들이 상세한 설명 또는 청구범위에서 사용되는 한에는, 이러한 용어들은 용어 "포함하는"과 유사한 방식으로 포괄되는 것으로 의도된다.
위에 설명된 결점들 및 계속되는 목적들을 고려하여, 시간 지연 분해능을 더욱 개선하기 위한 혼합된 아날로그-디지털 PWM들에 대한 다양한 양태들이 개시된다. 예를 들어, 아날로그-중심 방식은 시간 시프팅의 대략 튜닝 및 미세 튜닝 동작들을 예를 들어, 2피코초 미만이거나 1피코초의 일부 미만일 수 있는 단지 하나의 튜닝(미세) 동작으로 삭감하기 위해 전통적인 전송 라인들의 특성들에 기초하여 구현된다. 그러므로, 펄스 폭 변조기의 성능은 그것이 올-디지털 PWM에서 처럼, 기술 노드 성능(게이트 지연)에 의해 더 이상 제한되지 않는다. 지연 소자는 수동 요소들을 포함하기 때문에, 그것은 전력을 소비할 뿐만 아니라, 이 전력이 전기 통신 응용의 반송파(스위치) 주파수에 심하게 의존하는, 올-디지털 구현들과 대조적으로 어떤 전력도 소비하지 않는다.
한 예에서, 여기에 개시된 혼합된 아날로그-디지털 PWM 변조기는 PWM 송신기의 디지털 특성에 따르지 않는 연속 파형들(CW)(정현파 신호들)을 처리할 수 있고, 대략 튜닝과 미세 튜닝 둘 다를 조합한 시간 분해능 동작은 PWM 변조기의 출력에서의 스펙트럼 순도 성능을 개선시키는, 미세 시간 분해능 동작만으로 연속 시간 영역 내의 하나 이상의 아날로그 지연 라인을 통해 아날로그 소자에 의해 전체적으로 이용될 수 있다. 혼합된 아날로그-디지털 PWM 변조기는 안테나를 통해 송신될 구동기에 의해 더욱 전력이 공급되거나 증폭될 수 있는, PWM 신호들을 발생하는 아날로그 소자 및 디지털 소자를 포함할 수 있다.
아날로그 소자는 아날로그 신호들을 수신하고, 다른 PWM 디바이스들의 대략 튜닝 및 미세 튜닝의 2개 스테이지 튜닝 프로세스를 대체하는, 미세 튜닝 동작에 기초하여 연속 시간 영역 내의 아날로그 신호들의 시간 지연과 같은, 오프셋을 발생하도록 구성된 복수의 아날로그 지연 라인을 포함할 수 있다. 아날로그 지연 라인들은 다음에 예를 들어, 오프셋 또는 시간 지연에 기초하여 아날로그 출력 신호를 제공할 수 있다. 디지털 소자는 PWM 신호를 위한 디지털 구형 파를 발생하면서 미세 튜닝 분해능을 유지하도록 동작하는, 아날로그 제한기, 아날로그-디지털 인터페이스, 및 디지털 제한기를 포함할 수 있는 복수의 디지털 지연 라인을 포함할 수 있다. 예를 들어, 디지털 지연 라인들은 아날로그 지연 라인들로부터 아날로그 출력 신호들을 수신하고, 아날로그 출력 신호들을 진폭 바이어스된 아날로그 구형 펄스들로 변환하고, PWM 신호를 발생하기 위해 디지털 구형 파를 PWM 발생기에 출력하도록 구성된다. 본 개시 내용의 부가적인 양태들 및 상세들이 도면을 참조하여 아래에 더 설명된다.
도 1은 단일 동작 단계에서 PWM 디바이스의 분해능을 또한 제어하면서 아날로그 신호에 오프셋(예를 들어, 시간 지연 또는 위상 오프셋)을 제공하도록 동작하는 혼합된 아날로그-디지털 PWM 디바이스(102)를 포함하는 PWM 변조 시스템(100)의 예를 도시한다. 아날로그-디지털 PWM 디바이스(102)는 입력(101)에서의 아날로그 신호를 처리하고 국부 발진기(108)로부터의 기준 주파수 신호 또는 반송파 신호에 따라 오프셋을 더 제공하도록 동작할 수 있다. 아날로그-디지털 PWM 디바이스(102)는 각각, PWM 디바이스(102)의 상이한 통신 채널들(130, 132)을 형성하는, 제1 및 제2 디지털 소자들(122, 124)에 대응하는 제1 및 제2 아날로그 소자들(104 및 106)을 포함한다. PWM 변조기 디바이스(102)는 프로세서(105), 데이터 스토어(103), 및 발진기(108)를 더 포함할 수 있다.
프로세서(105)는 이동 전화, 개인 휴대 단말기, 송수신기 디바이스 또는 무선 또는 유선 디바이스 또는 시스템으로서, 송신을 위한 신호들을 통신 또는 처리하는 임의의 디바이스일 수 있는, PWM 변조기 디바이스(102)와 같은 하나 이상의 디바이스를 통해 신호들을 통신하는 것을 용이하게 하도록 동작하는 베이스밴드 프로세서, 제어기, 디지털 신호 프로세서 등일 수 있다. 데이터 스토어(103)는 프로세서(105)를 통해 실행될 수 있고, PWM 처리를 용이하게 하기 위해 오프셋 정보, 타이밍 데이터 또는 다른 정보를 저장하기 위해 사용될 수 있는, 하나 이상의 실행가능한 명령어를 저장할 수 있다.
제1 및 제2 아날로그 소자들(104 및 106)은 연속 파 또는 연속 시간 영역에서 아날로그 신호들을 처리하기 위해 기준 또는 반송파 신호로서 국부 발진기(108)로부터 발진기 신호를 수신할 수 있다. 제1 및 제2 아날로그 소자들(104 및 106)은 국부 발진기로부터의 신호들을 삼백육십(360)도 범위를 따라 상이한 위상 시프트들로 분리하고 송신기 디바이스의 동적 범위 및 국부 발진기 주파수와 관련된 시간 지연을 갖는 아날로그 신호들을 제공하도록 또한 동작할 수 있다. 올-디지털 시스템들의 시간 지연은 대략 튜닝 동작으로 전형적으로 설정되기도 하고 다음에 미세 튜닝 동작으로 더 검정된다.
한 실시예에서, 제1 및 제2 아날로그 소자들(104 및 106)은 단지 아날로그 영역 내에서만 미리 결정된 임계값을 (위 아래로) 만족시키는 분해능에서 이러한 지연을 제공하고 하나의 단계, 하나의 처리 계층, 또는 아날로그 파이프라인/체인에서 튜닝 동작을 제공하도록 동작할 수 있다. 시간 지연의 분해능은 예를 들어 2피코초 이하(예를 들어, 약 1피코초 내지 약 2피코초), 또는 1피코초(10-12) 미만일 수 있다.
제1 및 제2 아날로그 소자들(104 및 106)은 임의로 작은 지연들을 발생할 수 있는, 하나 이상의 아날로그 지연 라인 소자(114-120)를 통해 아날로그 신호들의 상이한 부분들 또는 위상들을 처리하도록 동작할 수 있다. 예를 들어, 제1 및 제2 아날로그 소자들(104 및 106)은 전체 스펙트럼의 위상들(360도)을 따르는 신호들을 처리하고 각각 하나의 지연 라인이 2개의 사분면 내의 신호들을 처리하고, 다른 지연 라인이 다른 2개의 사분면 내의 신호들을 처리하는 한 쌍의 지연 라인을 포함할 수 있다. 이들 지연 라인 쌍(114-120)은 PWM 신호 발생의 디지털 영역의 부분인, 디지털 소자들(122 및 124)을 통해 50퍼센트까지 또는 그 아래의(예를 들어, 0 내지 50%) 듀티 사이클로 PWM 사이클 내로의 변환을 위해 아날로그 신호의 제1 부분을 형성하도록 조합될 수 있다.
또한 또는 대안적으로, 제1 및 제2 아날로그 소자들(104 및 106)은 하나의 아날로그 지연을 통해 또는 입력 아날로그 신호들(101)의 상이한 분할 또는 부분에 대응하는 상이한 아날로그 지연 라인들 내로 분리되는 전체 360도 범위의 위상 시프팅을 제어할 수 있다. 지연 라인들의 또 하나의 상이한 쌍은 예를 들어, 0 및 백팔십(180)도를 또한 포함하는 신호들을 처리할 수 있고, 그에 결합된 지연 라인들 다운스트림의 또 하나의 쌍은 90과 270도 사이의 신호들을 처리할 수 있다. 각각의 지연 라인 소자(114-120)의 아날로그 지연 라인들의 쌍의 각각의 아날로그 라인은 다음에 예를 들어, 개개의 사분면 또는 다른 분할을 더 처리할 수 있고, 그에 대한 부가적인 상세들 및 양태들이 도 2를 참조하여 아래에 설명된다.
대안적으로 또는 부가적으로, 하나 이상의 아날로그 지연 라인(114-120)은 아날로그 신호들을 발진기(108)에 기초한 기본적인 지연으로 변조하기 위해 다양한 점들에서 시간 지연 또는 오프셋을 제공하도록 구성된 지연 소자들 또는 게이트들을 포함한다. 지연 소자들 또는 게이트들은 아날로그 지연 라인들(114-120)의 상이한 위치들에 결합된 하나 이상의 멀티플렉서를 통해 구현될 수 있는 지연 라인으로의 제어 신호에 따라 프로그램될 수 있다. 아날로그 지연 라인들(114-120)은 하나의 긴 라인 내에 전체 360도 위상 시프트 범위를 포함할 수 있거나, 또는 위에 논의된 바와 같이, 발진기(108)로부터의 반송파 신호의 상이한 위상 시프트들에 따라 복수의 지연 라인으로 처리될 수 있다.
PWM 디바이스(102)는 응용을 위한 동작 주파수에 기초하여 신호들 내에 오프셋을 발생하기 위해 발진기(108)를 통해 발진기 신호를 포함하는, 하나 이상의 아날로그 입력 신호(101)를 수신한다. 제1 채널(130)은 제2 채널(132)의 출력과 함께 PWM 신호의 발생을 가능하게 하는 신호 처리 경로를 형성한다. 예를 들어, PWM 발생 소자(126)는 디지털 구형 펄스들(134 및 136)을 수신하고 다음에 하나 이상의 소자(예를 들어, 구동기, 필터, 안테나 등)에 의해 더 처리될 PWM 신호를 PWM 처리 경로(128)에 제공한다.
또 하나의 실시예에서, PWM 발생 소자(126)는 송신하기 위한 PWM 신호를 발생하기 위해 디지털 구형 펄스들(134 및 136)을 조합하는 논리 어레이 또는 게이트(예를 들어, AND 게이트)를 포함할 수 있다. 구형 펄스들(134 및 136)은 아날로그 영역 내에 이전에 도입된 오프셋 또는 시간 지연을 포함할 수 있다. 디지털 소자들(122 및 124)은 2피코초 아래, 또는 1피코초 미만과 같은, 채널(130 또는 132)의 아날로그 영역 또는 연속(정현파) 영역 내에 확립되거나 도입된 미리 결정된 임계값을 만족시키는 분해능으로 지연된 신호들을 유지한다. 디지털 펄스 신호들(134 및 136)은 각각 오십 퍼센트(예를 들어, 50%)까지 또는 그 아래의 듀티 사이클을 가질 수 있고, 동작 주파수에 기초하여 응용(예를 들어, 전력 제어, 데이터의 통신 등)을 위해 송신되도록 PWM 발생 소자(126)에 의해 PWM 신호의 발생을 위한 상이한 위상들을 제공할 수 있다.
통신 처리 채널들(130 및 132)은 각각 제1 및 제2 아날로그 지연 라인들(114 및 116), 및 제3 및 제4 아날로그 지연 라인들(118 및 120)을 포함한다. 대응하는 채널들(130 및 132)의 제1 및 제2 위상 분할 소자들(110 및 112)은 각각 발진기(108)로부터 아날로그 신호로서 국부 발진기 신호를 수신하고, 디지털 소자들(122 및 124)에 각각 아날로그 신호를 제공하도록 구성된다. 디지털 소자들(122)은 결국 1피코초 미만 지연일 수 있는, 아날로그 영역 또는 연속 시간 영역 내에 도입된 동일한 미세 튜닝 분해능을 갖는 디지털 구형 파 펄스들을 제공한다.
위상 분할 소자들(110 및 112)은 PWM 디바이스(102) 및 대응하는 소자들을 포함하는, 단일 다이/기판, 또는 하나 이상의 다이/기판 상에 공간을 보존하도록 동작할 수 있다. 예를 들어, 위상 분할 소자들(110 및 112)은 각각의 채널(130, 132)이 상이한 위상 시프트들을 갖는 상이한 아날로그 신호들을 병렬로 처리하게 할 수 있다. 위상 분할 소자들(110 및 112)은 예를 들어, 국부 발진기(108)의 반송파 신호를 수신하고, 아날로그 소자들(104 및 106)을 통해 제1 및 제2 채널 라인들에 위상 시프트된 반송파 신호들을 더 제공하도록 구성된다.
제1 및 제2 아날로그 소자들(104 및 106)은 상이한 위상 시프트된 아날로그 신호들을 처리하도록 구성된 각각의 아날로그 소자들인, 제1(아날로그) 지연 라인 소자(114, 118) 및 제2(아날로그) 지연 라인 소자(116, 120)를 각각 포함한다. 예를 들어, 제1 위상 분할 소자(110)는 하나의 위상의 신호들을 처리하기 위해 0 내지 360도의 신호를 처리할 수 있고, 제2 위상 분할 소자(112)는 50%까지 또는 그 아래인 듀티 사이클(예를 들어, 각각 처리된 아날로그 또는 디지털 처리 라인에 대한 50% 이하 듀티 사이클) 내의 상이한 시프트에서 전체 360도 범위를 처리하기 위한 2개의 채널(130 및 132) 중에서 차동 처리 경로들을 형성하기 위해 또 하나의 위상에서 0 내지 360도의 신호를 처리할 수 있다.
지연 라인 소자들(114 내지 120)은 각각 아날로그 신호들에서 제공된 미세 튜닝 분해능으로 입력 신호들 내에 선택된 위상 지연을 발생할 수 있으며, 이 신호들은 PWM 디바이스(102)에서 구현되는 더 이상의 튜닝 동작들 없이 디지털 영역들 내로 통과하여 반송된다. 각각의 지연 라인들(114 내지 120)은 대응하는 위상 분할 소자들(110 및 112)을 통해 발생된 상이한 쿼드라처 위상 아날로그 신호를 수신할 수 있다. 제1 지연 라인 소자(114)는 전체 위상 범위의 하나의 사분면을 따르는 위상 시프트들을 갖는 제1 아날로그 신호들을 수신할 수 있다. 제2 지연 라인 소자(116)는 전체 위상 범위의 또 하나의 상이한 사분면을 따르는 위상 시프트들을 갖는 제2 아날로그 신호들을 수신할 수 있다. 마찬가지로, 듀티 사이클의 상이한 위상에서, 제3 지연 라인 소자(118)는 전체 위상 범위의 하나의 사분면을 따르는 상이한 위상 시프트를 갖는 제3 아날로그 신호들을 수신할 수 있고, 제4 지연 라인 소자(120)는 전체 위상 범위의 또 하나의 사분면을 따르는 상이한 위상 시프트를 갖는 제4 아날로그 신호들을 수신할 수 있다. 2개의 상이한 채널(130 및 132)이 상이한 쿼드라처를 위한 상이한 지연 라인 소자로 도시되지만, 지연 라인 소자들은 전체 360도 범위를 따라, 또는 위상 섹터의 8분면들(1/8) 또는 다른 위상 분할에 의한 것과 같은, 사분면들 이외의 전체 위상 범위의 상이한 분할들에서, 신호들을 처리할 수 있다.
아날로그 소자들(104 및 106)의 아날로그 지연 라인들(114, 116, 및 118, 120) 각각은 디지털 소자들(122 및 124)에 아날로그 출력 신호들을 각각 제공한다. 디지털 소자들은 1피코초 미만의 미세 튜닝 분해능으로 발생된 시간 지연을 갖는 아날로그 신호들을 변환한다. 디지털 소자들(122 및 124)은 다음에 아날로그 지연 라인들(114 내지 120)에서 설정된 것과 동일한 분해능으로 시간 지연을 유지 보존하면서 PWM 발생 소자에 상이한 위상들의 디지털 신호들 또는 구형 펄스들을 제공한다.
PWM 시스템(100)의 장점은 PWM 변조기 디바이스(102)의 설계를 위한 아날로그와 디지털의 2가지 월드의 이점들을 조합하여, 그것을 혼합된 아날로그-디지털 PWM 변조기로 만든다는 것이다. 아날로그 월드/영역은 미세-분해능 시간 단계 지연 라인들의 신축성있는 구현을 위해 이용될 수 있고 디지털 월드/영역은 간단하고 비용 효율적인 방식으로 PWM 신호의 실제 구현을 위해 이용될 수 있다.
PWM 디바이스(102)의 시간 지연 분해능을 더욱 개선하기 위해, 아날로그-중심 방식이 제안된다. 구체적으로, PWM 디바이스(102)는 전통적인 전송 라인들의 특성들에 기초하여 이루어지는 동작들 및 처리들의 장점을 갖는다. 그러므로, PWM 디바이스(102)의 성능은 기술 노드 성능(게이트 지연)에 의해 더 이상 제한되지 않는다. 이것은 낮은 분해능 단계들(예를 들어, 2피코초 단계 또는 그 아래)이 추가의 비용 없이 이제 달성가능하다는 것을 의미한다. 제안된 해결책의 추가의 장점은 아날로그 지연 라인들(112) 내의 기본적인 지연 소자들이 단지 수동 요소들을 포함하기 때문에, 하나 이상의 지연 라인(114-120)은 전력을 소비하는 것뿐만 아니라, 전력이 전기 통신 응용의 반송파(스위치) 주파수에 심하게 의존하는 디지털 구현들과 대조적으로 어떤 전력도 소비하지 않는다는 것이다. 이들 소자는 그러므로 그들의 동작에 있어서 임의의 또는 미리 결정된 작은 분해능 스케일을 포함할 수 있다. 불가피하게, 전송 라인-기반 PWM 디바이스(102)는 그것을 PWM(송신기)의 디지털 특성에 따르지 않는 연속 파(정현파) 신호들을 처리하는 혼합된 아날로그-디지털 PWM으로 만든다. 이 문제를 해결하기 위해, 혼합된 아날로그-디지털 PWM 디바이스(102)는 변조기의 출력(116)에서의 개선된 스펙트럼 순도 성능에 이르게 하는 연속 파 영역 내의 아날로그 소자(110)의 아날로그 지연 라인들(114-120)에 의해 이용되는 하나의 처리 단계에서 미세 및 대략 시간 분해능을 제공한다.
도 2를 참조하면, 개시된 다양한 양태들에 따른 PWM 변조기 디바이스(200)의 또 하나의 예가 도시된다. 디바이스(200)는 도 1의 PWM 디바이스(102)와 관련하여 위에 논의된 것과 같은 유사한 소자들을 포함한다. 디바이스(200)는 제1 통신 채널(230) 및 제2 통신 채널(232)을 포함한다. 국부 발진기(201)는 아날로그 발진기 신호를 채널들(230 및 232)에 제공하고, 여기서 위상 분할 소자들(210 및 212)은 반송파 신호에 대한 상이한 위상 시프트를 발생하고 상이한 위상 시프트된 반송파 신호들을 갖는 아날로그 신호들을 상이한 아날로그 소자들(206 및 208)에 제공하도록 동작한다. 예를 들어, 상이한 아날로그 신호들은 4개의 상이한 아날로그 지연 라인들(268-274)에 따라 쿼드라처 시프트될 수 있다. 쿼드라처 시프트들이 대응하는 아날로그 지연 라인들(268-274)을 따르는 처리를 위해 도시되지만 다른 위상 시프트들 및 상이한 수의 대응하는 라인들이 또한 구현될 수 있다.
예를 들어, 제1 위상 분할 소자(210)는 제1 사분면(예를 들어, 0도) 내의 제1 위상 시프트를 갖는 제1 위상 쿼드라처 신호 및 제3 사분면(예를 들어, 180도) 내의 제2 위상 시프트를 포함하는 제2 위상 쿼드라처 신호를 제공하도록 구성될 수 있다. 제1 위상 분할 소자(210)는 또한 제1 아날로그 지연 라인(268)에서 수신된 아날로그 신호들과 위상이 상이한, 제2 아날로그 지연 라인(270)에 쿼드라처 신호들(예를 들어, 제3 및 제4 쿼드라처 신호들)을 제공할 수 있다. 제2 아날로그 지연 라인(270)은 제2 사분면(예를 들어, 90도 시프트됨) 및 제4 사분면(예를 들어, 270도) 내에서 아날로그 신호들을 수신한다. 이와 같이, 각도로 전체 위상 스펙트럼은 예를 들어, 제2 채널(204)의 제2 위상 분할 소자(212)로서, LO 반송파를 포함하는, 아날로그 신호들의 시프트된 부분을 보완하고 유사하게 처리하기 위해 듀티 사이클(예를 들어, 50%)에서 아날로그 지연 라인들(268 및 270)의 쌍을 따라 처리될 수 있다.
제2 위상 분할 소자(212)는 제1 위상 분할 소자(210)와 유사하게 동작하지만, 국부 발진기(206)로부터의 LO 신호의 상이한 부분 또는 반전을 갖는다. 제2 위상 분할 소자(212)는 제2 채널(208)의 제3 및 제4 아날로그 지연 라인들(272, 274)에 상이한 위상 시프트들을 갖는 쿼드라처 신호들을 제공하도록 구성될 수 있다. 제2 위상 분할 소자(212)는 제1 채널(206)에 대해 오십 퍼센트(예를 들어, 50%)까지 또는 그 아래의 듀티 사이클들에서의 반전 신호들일 수 있는 아날로그 신호들을 더 처리하기 위해 제3 및 제4 아날로그 지연 라인들(272, 274)에 상이한 위상 시프트들을 갖는 상이한 쿼드라처 신호들을 제공하도록 구성될 수 있다.
또 하나의 실시예에서, 제1 위상 분할 소자(210) 및 제2 위상 분할 소자(212)는 각각 제1 쿼드라처 소자(244 및 248), 제2 쿼드라처 소자(246 및 250)를 각각 포함한다. 제1 및 제2 쿼드라처 소자들(244, 246 및 248, 250)의 각각의 쌍은 하나 이상의 밸룬을 포함할 수 있고, 예를 들어, LC 랜지 결합기들(Lange Couplers)을 포함할 수 있는, 하이브리드 소자(240 및 242)에 각각 결합된다. 원래의 정현 반송파(LO 신호)는 예를 들어, 실리콘 집적 평형-비평형(밸룬) 변환기들을 포함할 수 있는, 예를 들어, 제1 및 제2 쿼드라처 소자들(244-250)에 의해 사분면들로 분리된다. LC 랜지 결합기들을 포함할 수 있는, 밸룬들(244-250) 및 하이브리드 소자들(240, 242)은 90° 위상 시프팅을 제공하도록 구성된다. 이 방식으로, 각각의 아날로그 지연 라인(268-272)은 완전한 360°시프팅 대신에 단지 하나의 사분면을 처리하여 아날로그 소자들(206 및 208)을 상당히 작게 하므로 배선 기생들 및 부정합에 면역이 있게 된다.
또 하나의 실시예에서, 아날로그 소자들(206 및 208)은 각각 아날로그 소자들(206 및 208)에 대해 약 2피코초 이하와 같은, 미리 결정된 임계값 아래로 설정된 분해능으로 시간 지연들을 각각의 위상 시프트된 아날로그 신호 내로 도입한다. 아날로그 지연 라인들(268-274)에 의해 도입된 오프셋들(위상 시프트들 또는 시간 지연들)은 예를 들어, 1피코초의 일부의 단계들에서 동작하는, 직렬로 결합된 TL 또는 지연 소자들에 의존하는 다양한 위치들에서의 하나 이상의 작은 지연 단계일 수 있다. 각각의 지연 체인(268-274)의 지연 소자들은 각각의 단계가 1피코초 미만인, 2피코초 미만일 수 있는, 각각의 지연 라인의 또는 전체 디바이스(200)의 토탈 분해능을 제공하도록 조합할 수 있다. 그러므로, 지연 체인(268 내지 274)의 각각의 지연 소자는 1피코초 미만인 작은 임의의 지연을 가질 수 있다. 시간 지연의 분해능은 조합하여 또는 개별적으로, 예를 들어, 상이한 위상 시프트된 신호들이 특정한 응용 주파수에 기초하여 정현 아날로그 신호들을 설정하기 위해 아날로그 반송파(LO) 신호와 대응하도록 선택되는 레벨을 제공한다.
아날로그 지연 라인들/체인들은 예를 들어, 도 또는 라디안으로 전체 위상 스펙트럼의 사분면들 또는 다른 부분들로 처리들을 나눔으로써 감소될 수 있는 디지털 인버터들을 포함할 수 있는, 거기에서 캐스케이드로 접속된 다수의 디지털 인버터 또는 제한기 블록들(222 및 224)이 뒤따르는 다수의 아날로그 제한기 블록 TL을 포함할 수 있다. 그렇지만, 아날로그 지연 라인들(268-274)은 게다가 절반들 또는 모든 완전한 스펙트럼을 처리하기 위해 더 긴 체인들을 형성하도록 또한 조합될 수 있다.
각각의 아날로그 지연 라인(268-274)은 각각 제1(상부) 멀티플렉서(252, 256, 260, 및 264), 및 각각 제2(하부) 멀리플렉서(254, 258, 262, 및 266)를 포함할 수 있다. 멀티플렉서들(252-266)은 각각 직렬로 결합된 지연 소자들 TL을 통해 지연들을 도입하기 위한 아날로그 신호의 위상들을 선택하도록 동작한다. 제1(상부) 멀티플렉서(252)는 예를 들어, 차동 지연 라인일 수 있는, 아날로그 지연 라인(268)의 제1 지연 처리 라인(214)에 결합될 수 있고, 제2(하부) 멀티플렉서(254)는 아날로그 지연 라인(268)의 제2 처리 지연 라인(216)에 결합될 수 있다. 제1 및 제2 처리 지연 라인들을 갖는 동일한 구성이 또한 제2, 제3 및 제4 아날로그 지연 라인들(270, 272, 및 274)에 대해 반복될 수 있다. 차동 아날로그 지연 라인이 도시되지만, 싱글-엔디드 버전이 또한 다른 구성들에 대한 대안으로서 또는 부가하여 구현될 수 있다.
아날로그 지연 라인들(268, 270 및 272, 274)의 각각의 쌍은 서로 결합될 수 있다. 예를 들어, 아날로그 지연 라인(268)의 제1(상부) 멀티플렉서(252)는 제2 아날로그 지연 라인(270)의 제2(하부) 멀티플렉서에 접속될 수 있다. 또한, 제2 아날로그 지연 라인(270)의 제1(상부) 멀티플렉서(256)는 제1 아날로그 지연 라인(268)의 제2(하부) 멀티플렉서(254)에 접속될 수 있다. 또한, 제3 아날로그 지연 라인(272)의 제1(상부) 멀티플렉서(260)는 제4 아날로그 지연 라인(274)의 제2(하부) 멀티플렉서(266)에 접속될 수 있고, 제1(상부) 멀티플렉서(264)는 제2(하부) 멀티플렉서(262)에 접속될 수 있다. 마찬가지로, 이들 접속 각각은 각각 아날로그 지연 라인들(268, 270 및 272, 274)의 각각의 쌍 내에 함께 결합될 수 있고, 디지털 소자들(222-224)에서, 처리의 디지털 위상에 대해 2피코초 미만의 분해능으로 원하는 시간 지연을 갖는 아날로그 신호들을 제공한다.
소정의 분해능의 시간 지연을 갖는 아날로그(정현파) 신호들은 다음에 도 3에서 아래에 더 상세히 설명되는, 대응하는 디지털 소자들(222 및 224)에 출력된다. 디지털 소자들(222 및 224)은 (도 3에 도시된 바와 같이) 디지털 제한기들에 결합된 아날로그-디지털 인터페이스 체인들을 포함할 수 있다. 디지털 소자들(222 및 224)은 아날로그 신호들을 바이어스하고 거기에서 디지털 제한기 소자들에 대응하기 위해 진폭을 증가시킨다. 이들 신호는 예를 들어, 전압 레벨 구형 파들과 유사할 수 있다. 디지털 소자들(222 및 224)은 이들 신호 내에서 아날로그 소자들(206 및 208)의 단일 튜닝 단계 또는 스테이지의 분해능을 유지하면서 PWM 발생 소자(226)에 디지털 구형 파들 또는 디지털 구형 펄스들을 제공한다. PWM 발생 소자(226)는 보존된 아날로그 소자들(206 및 208)의 미세 튜닝 동작에 의해 제공된 분해능으로 시간 지연을 갖는 오십 퍼센트(예를 들어, 50%)까지 또는 그 아래의 듀티 사이클에 기초하여 구형 파들 또는 펄스들로부터 PWM 신호를 더 발생한다.
또 하나의 실시예에서, 연속 시간 또는 연속 파 신호들의 변환은 논리 게이트(226)(예를 들어, AND 게이트 또는 다른 논리 연산 게이트)를 통해 PWM 신호들을 발생하기 위해 필요한 논리 연산들이 용이하게 가용한 디지털 펄스들로 아날로그 지연 라인들(268, 270, 272 및 274)에 의해 처리된다. 이러한 연속 파의 펄스 파 로의 변환을 위해, 디지털 제한기 셀들의 체인은 각각의 아날로그 지연 라인(268-274)의 직렬 접속으로 아날로그 지연 소자들 또는 아날로그 지연 제한기들 TL의 체인에 또한 접속될 수 있는, 디지털 소자들(222 및 224)로서 이용될 수 있다. 아날로그 지연 라인들(268-274)을 형성하기 위해 직렬로 결합된 아날로그 지연 소자들 TL의 출력은 예를 들어, 다음에 디지털(0 내지 VDD) 펄스로 변환될 수 있는 소신호 정현파이다.
디지털 제한기 체인들(222 및 224)의 출력은 최종 PW 변조된 신호가 50-옴 부하를 구동하도록 구성될 수 있음에 따라 높은 구동 능력을 나타낸다. 디지털 제한기 체인들(222 및 224)은 각각의 채널(204 및 206)의 아날로그 지연 라인들(268, 270, 및 272, 274)로부터 2개의 이상(out-phasing) 신호들 또는 아날로그 출력 신호들을 수용하기 위해 쌍으로 구현될 수 있다. 디지털 소자들(222 및 224)의 디지털 제한기 체인들 다음에, 고속의 높은 구동 능력 AND 게이트(226)가 공칭 50% 듀티 사이클 구형 펄스들로부터 PW 신호를 발생하기 위해 사용될 수 있다.
도 3을 참조하면, 개시된 다양한 양태들에 따른 PWM 디바이스 또는 PWM 시스템 내의 아날로그 신호들을 처리하는 디지털 소자들(예를 들어, 도 2의 디지털 소자들(222 및 224))로 구성된 예가 도시된다. 혼합된 아날로그 디지털 PWM 디바이스(300)는 아날로그 소자들(예를 들어, 도 2의 아날로그(206, 208))에 의해 출력된 아날로그 시간-시프트된 신호들(310) 간의 인터페이스 및 연속 파 영역에서 달성된 미세 시간 분해능 단계가 구형 펄스들(312)의 발생 동안에 유지되는 방식으로 PWM 소자(예를 들어, AND 게이트(226))의 동작을 제공하는, 위에 논의된 PWM 디바이스들과 유사하다.
아날로그 소자들(206 및 208)의 출력들은 여전히 정현파이고 논리 게이트, 논리 게이트들의 어레이 등(예를 들어, AND 게이트)으로서 PWM 신호가 PWM 소자(226) 내에 발생되기 위해 구형 펄스들(312)로 더 변환된다. 이 목적을 위해, 디지털 소자들(222 또는 224)을 대표하는, 디지털 소자(302)는 각각 제한 증폭기들의 체인을 포함할 수 있다. 디지털 소자(302)는 3개의 주요 부분: 아날로그 제한기(304), 아날로그-디지털 인터페이스(306) 및 순수 디지털 제한기(308)를 포함한다.
아날로그 제한기(304)는 작은 진폭 정현파를 수신하는, 직렬로 결합된 또는 또 하나의 구성의 아날로그 제한기들의 체인일 수 있다. 아날로그 제한기들은 레일-투-레일(rail-to-rail) 전압을 향해 신호 진폭을 증가시키는 데 사용되는 캐스케이드된 차동 쌍들을 포함하는 아날로그 증폭 유닛으로서 동작할 수 있다. 아날로그 체인들은 아날로그 소자들(206 및 208)로부터 2개의 이상 신호들을 수용하기 위해 쌍으로 구현된다. 다음에, 아날로그-디지털 인터페이스(306)는 아날로그 제한기 소자(304)로부터 차동 신호를 수신하고 신호의 아날로그 부분과 디지털 부분 사이의 바이어싱을 제어하도록 동작한다.
후속하여, 디지털 제한기 소자(308)는 PWM 발생기 소자(예를 들어, 디지털 AND 게이트(226))의 입력들을 공급하기 위해 최종 레일-투-레일 구형 펄스들로서 출력들(312)을 제공하도록 구성된 CMOS 인버터들(308)의 체인일 수 있다. 디지털 인버터(들) 또는 디지털 제한기 소자(308)의 체인은 최종 AND 게이트(226)가 최소 가능한 상승 및 하강 시간들로 극도로 빨리 동작하고 또한 50-옴 구동 부하 능력과 같은, 부하 구동 능력을 제공하도록 수신함에 따라 증가된 구동 능력을 나타낸다.
도 4를 참조하면, 연속 시간 영역에서의 아날로그 신호 파형의 예가 도시된다. 여기서, 소신호 정현파(402)는 아날로그 비제로 바이어스된 구형 펄스(404)로 변환된다. 위에 설명된 바와 같이, 아날로그 소자들(206 및 208)로부터의 신호는 각각의 지연 소자에서의 전체 약 2피코초 미만, 또는 그 일부인 분해능으로 원하는 시간 지연으로 도입된 연속 아날로그 신호이다. 아날로그 제한기(304)는 아날로그 제한기에 의해 아날로그-디지털 인퍼페이스(306)로 출력된 신호보다 진폭이 작은, 작은 진폭 정현파를 수신한다. 다음에, 아날로그-디지털 인터페이스(306)는 아날로그 제한기 소자(304)로부터 차동 신호를 수신하고 신호의 아날로그 부분과 디지털 부분 사이의 바이어싱을 제어하도록 동작한다. 아날로그-디지털 인터페이스(306)의 출력은 일정한 듀티 사이클 없이 아날로그 비제로 바이어스된 구형 펄스(404)를 포함하지만, 더 높은 값 및 더 낮은 값을 갖는다.
도 5는 여기에 개시된 PWM 디바이스들의 시간 단위 단계 성능의 예를 도시한다. 알 수 있는 바와 같이, 2피코초(10-12) 아래 또는 1피코초 미만의 단계가 달성될 수 있고, 여기서 아날로그 소자들(206 및 208)을 통해 도입된 2개의 신호 부분들(502 및 504) 간의 지연의 차이가 도시된다. 반송파 주파수는 2.65㎓에 있다.
도 6은 하나 이상의 디지털 제한기(308)의 최종 동작을 도시한다. 아날로그 구형 펄스(602)는 예를 들어, 디지털 제한기(308)에 의해 수신되고, PWM 발생기(226)(예를 들어, AND 게이트)의 입력들을 공급하는 CMOS-호한가능 구형 파로 변환된다. 구형 파(604)는 논리 0 또는 논리 1에 대응할 수 있는, 낮은 값들에 대한 높은 값들을 나타낸다. 2개의 디지털 구형 파들(604)은 완전한 PWM 신호를 제공하기 위해 상이한 디지털 제한기들(222 및 224)로부터 AND 게이트(226)에서 조합된다.
주어진 기술을 위해 가능한 대로 광대역으로서 혼합된-신호 PWM 변조기의 능동 부분을 설계함으로써, PWM 변조기의 성능은 전기적 성능이 주파수에 따라 급격히 저하하는 그것의 올-디지털 구현 대응부와 대조적으로 동작 주파수 범위에 걸쳐 일정하다. 이것은 기본적으로 아날로그 지연 라인의 시간 분해능이 기술 불가지론이라는 사실에 기인한다. 여기에 설명된 제안된 혼합된 아날로그-디지털 PWM 디바이스의 출력 스펙트럼은 예를 들어, 약 2.65㎓의 반송파 주파수에서 -47dBc 아래인 에러 벡터 크기(EVM) 및 인접 채널 누설 비(ACLR) 둘 다를 포함할 수 있다. 반면에, 올-디지털 PWM 구현은 1㎓의 반송파 주파수에 대해 약 -30dBc인 EVM을 갖지만, (ACLR에 대한 유사한 거동으로) 2.5㎓에서 -25dBc 아래로 떨어진다.
본 개시 내용 내에서 설명된 방법들이 일련의 동작들 및 이벤트들로서 그 안에 도시되고 여기에 설명되지만, 이러한 동작들 또는 이벤트들의 도시된 순서는 제한된 의미로 해석되지 않는다는 것을 알 것이다. 예를 들어, 일부 동작들은 상이한 순서들 및/또는 여기에 도시 및/또는 설명된 것들과 관계없이 다른 동작들 또는 이벤트들과 동시에 발생할 수 있다. 또한, 모든 도시된 동작들이 여기의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중 하나 이상은 하나 이상의 별도의 동작 및/또는 위상에서 수행될 수 있다.
도 7을 참조하면, 다양한 양태들에 따른 PWM 디바이스에서 송신을 위한 PWM 신호를 발생하는 예시적인 프로세스 흐름을 도시한다. 방법(700)은 복수의 아날로그 지연 라인(예를 들어, 아날로그 지연 라인들(268-274))을 통해, 처리를 위한 아날로그 신호들을 수신하는 702에서 개시한다.
704에서, 복수의 아날로그 지연 라인은 연속 시간 또는 아날로그 영역 내에 아날로그 신호들에 대한 오프셋(예를 들어, 시간 또는 위상 지연)을 발생한다. 아날로그 지연 라인들은 반송파 주파수를 갖는 아날로그 신호들의 단일 미세 튜닝 동작으로 아날로그 신호들에 오프셋을 도입하고 아날로그 신호들에 미리 결정된 임계값(예를 들어, 2피코초 미만 또는 1피코초 미만)을 만족시키는 미세 튜닝 분해능으로 시간 지연을 제공한다.
706에서, 아날로그 지연 라인들은 분해능으로 오프셋 또는 지연을 갖는 아날로그 신호들을 복수의 디지털 인버터(예를 들어, 222, 224, 또는 308)에 제공한다.
708에서, PWM 발생 소자(226)는 하나 이상의 디지털 인버터로부터의 디지털 구형 펄스들에 응답하여 PWM 송신을 위한 시간 지연 및 분해능에 기초하여 PWM 신호를 발생한다.
방법은 시간 지연을 갖는 아날로그 신호들을 크기에 있어서 바이어스된 아날로그 구형 펄스들로 변환하고, 복수의 디지털 제한기(예를 들어, 제한기 소자들(308))를 통해 디지털 구형 파를 출력하는 것을 더 포함할 수 있다.
다른 실시예들에서, 방법(700)은 복수의 아날로그 지연 라인 중 상이한 아날로그 지연 라인들을 따라 처리될 반송파 신호의 제1 복수의 쿼드라처 신호를 발생하고, 복수의 아날로그 지연 라인 중 상이한 추가의 아날로그 지연 라인들을 따라 처리될 반송파 신호의 제1 복수의 쿼드라처 신호와 위상 시프트가 상이한 제2 복수의 쿼드라처 신호를 발생하는 것을 포함할 수 있다.
도 8은 단일의 계층적 처리 단계에서, 또는 다중 튜닝 없이 PWM 디바이스(802)의 분해능을 또한 제어하면서 아날로그 입력 신호들에 대한 오프셋(예를 들어, 시간 지연 또는 위상 오프셋)을 제공하도록 동작하는 개념적인 레벨에서의 예시적인 PWM 시스템(800)을 도시한다. 디지털 PWM 디바이스와 다르게, PWM 디바이스(802)(예를 들어, 혼합된 아날로그-디지털 PWM 디바이스)는 입력(801)에서의 아날로그 신호를 처리하고 국부 발진기(806)로부터의 기준 주파수 신호 또는 반송파 신호에 따라 미리 결정된 또는 원하는 시간 지연을 제공한다. PWM 변조기 디바이스(802)는 예를 들어, 프로세서(804), 데이터 스토어(806), 발진기(808), 아날로그 소자(810), 및 디지털 소자(814)를 포함하여, 예를 들어, 아날로그 시간 영역 내에서 단일 튜닝 동작으로 시간 지연을 도입한다.
프로세서(804)는 PWM 변조기 디바이스(802)를 통해 통신하기 위한 신호들의 처리를 용이하게 하기 위한 베이스밴드 프로세서, 제어기, 디지털 신호 프로세서, 제어기, 마이크로프로세서 등일 수 있다. 데이터 스토어(806)는 프로세서(804)를 통해 실행될 수 있고 전송 라인 모델, 또는 아날로그 소자 내의 아날로그 신호들을 처리하기 위한 전송 라인의 모델링 프로필을 저장하는 데 사용될 수 있는 하나 이상의 실행가능한 명령어를 저장할 수 있다. 전송 라인 모델은 예를 들어, 반송파 신호 정보, 시간 지연 단계들, 또는 전체 디바이스 시간 지연과 같은, PWM 처리를 용이하게 하기 위해 오프셋 정보, 타이밍 데이터 또는 다른 정보를 포함할 수 있는, 예를 들어, 판별 세트를 확립하기 위한 전송 라인을 따르는 연속 파 전송의 모델링일 수 있다. 이 모델은 아날로그 지연 라인(812)의 구성에 기초한 파라미터들의 세트를 포함할 수 있고 인덕턴스들, 저항들, 캐패시턴스들, 또는 다른 신호 전송 특성들과 같은 하나 이상의 파라미터를 더 포함할 수 있다.
아날로그 소자(810)는 예를 들어, 연속 파 또는 연속 시간 영역에서 아날로그 신호들을 처리하기 위해 국부 발진기(808)로부터 발진기 신호를 수신할 수 있다. 아날로그 소자(810)는 하나 이상의 아날로그 지연 라인(체인들)(812)로 삼백육십(360)도 범위를 따르는 상이한 오프셋들 또는 시간 지연들로 국부 발진기로부터의 신호들을 처리할 수 있다. 아날로그 지연 라인(812)은 예를 들어, 송신기 디바이스의 동적 범위 또는 특정한 응용(예를 들어, 센서 통신, 이동 통신들, 서브-시스템 통신들 등)에 따라 변화되는 국부 발진기 주파수의 기초하여 아날로그 신호들에 시간 지연을 선택적으로 도입할 수 있다.
한 실시예에서, 아날로그 지연 라인(812)은 미리 결정된 임계값(예를 들어, 1피코초의 일부와 같은, 2피코초 이하)을 만족시키는(위 또는 아래에 드는) 튜닝 분해능으로 시간 지연을 제공하도록 동작하는, 복수의 아날로그 지연 소자(830a-830n)를 포함한다. 아날로그 신호들의 시간 지연은 요구되는 더 이상의 튜닝 동작 없이, 또는 바꾸어 말하면, 디지털 PWM 디바이스들에서 흔히 발생하는 것과 같이, 대략 튜닝 및 그 다음의 신호 내의 대략 튜닝의 분해능을 더욱 증가시키는 미세 튜닝 프로세스의 이중 단계 동작 없이 한 동작에서 아날로그 지연 라인(812)에 의해 제공될 수 있다. 바꾸어 말하면, 아날로그 지연 라인(812)은 아날로그 지연 라인 소자(810)를 통해 하나의 단계, 하나의 처리 계층, 또는 아날로지 파이프라인/체인에서의 튜닝 동작을 제공한다. 오프셋 발생은 또한 아날로그 신호들이 디지털 소자(814)에서 PWM 디바이스(802)의 디지털 영역에 제공되기 전에 발생한다. 시간 지연의 분해능은 예를 들어 2피코초 이하(예를 들어, 약 1피코초 내지 약 2피코초), 또는 1피코초(10-12) 미만일 수 있다.
또 하나의 실시예에서, 분해능은 전송 라인 모델에 따라 임의로 설정될 수 있다. 아날로그 지연 라인(812)은 예를 들어, 서로 직렬로 결합된 다수의 인덕터(818a-818n) 및 서로 병렬 구성으로 접속된 인덕터들의 각각의 쌍과 접지 사이에 결합된 캐패시터들 또는 용량성 브랜치들을 포함할 수 있고, 여기서 각각의 인덕터와 캐패시터는 아날로그 지연 소자 또는 LC 지연 블록(더 상세히 설명되고 도 9에 도시됨)을 형성할 수 있다.
각각의 인덕터(818a-818n) 및 캐패시터(820a-820n)의 인덕턴스 값들 및 캐패시턴스 값들은 아날로그 지연 라인(812)으로서 구성된 전송 라인의 모델링, 및 전송 라인을 통하는 신호의 전송을 좌우하는 특성들에 기초하여 결정될 수 있다. 모델은 동적으로 구현될 수 있거나 전송 라인(예를 들어, 전류, 자계, 전계, 전압, 주파수, 캐패시턴스들, 인덕터들, 임피던스들 등)에 유사하게 아날로그 지연 라인(812)을 통해 송신을 용이하게 하는 인덕턴스들 및 캐패시턴스들로 아날로그 입력 신호들에 아날로그 지연 라인을 따르는 하나 이상의 시간 지연을 제공하기 위한 설정된 수의 수동 요소들(예를 들어, 인덕터들, 캐패시터들, 저항기들 등)로 사전 구성될 수 있다.
또한, 아날로그 소자(810)는 인덕터들(818a-818n) 및 캐패시터들(820a-820n) 의 LC 블록들로서 각각의 아날로그 지연 소자(830)에서 미리 결정된 또는 원하는 작은 지연들을 발생할 수 있는, 하나 이상의 아날로그 지연 라인 소자(812)를 포함할 수 있고, 여기서 n은 임의의 원하는 수를 나타낼 수 있다. 각각의 아날로그 디지털 소자(830a-830n)의 시간 지연들은 서로 상이하거나 일치할 수 있는, 특정한 아날로그 디지털 소자(830a-830n)의 작동을 위한 시간 상수 또는 스위칭 상수에 대응한다. 아날로그 입력 신호들(801)에 대한 결정된 시간 지연에 기초하여, 프로세서 또는 제어기(804)는 소정의 분해능(예를 들어, 1피코초 미만, 또는 2피코초 미만)으로 단일 튜닝 동작에서 아날로그 신호들에 제공된 지연의 양을 제어하기 위해 임의 수의 아날로그 디지털 소자들(830a-830n)을 선택적으로 작동시킬 수 있다. 시간 지연은 예를 들어, 응용, 입력 신호들의 특성들, 또는 특정한 응용(예를 들어, 전기 통신, 센서 데이터, 반송파 주파수 등)에 대응하는 국부 발진기(808)의 특정한 LO 주파수 또는 특성들에 기초하여, PWM 디바이스(802)에 의해 결정될 수 있다.
아날로그 지연 라인 소자(812)는 예를 들어, 하나의 라인에서 또는 상이한 위상 시프트들을 위해 병렬로 아날로그 신호들을 처리하기 위한 국부 발진기(808)로부터의 국부 발진기 신호의 하나 이상의 위상 시프트에 대응하는 하나 이상의 아날로그 지연 라인을 포함할 수 있다. 아날로그 지연 라인들은 디바이스(802)의 PWM 신호 발생의 디지털 영역의 부분으로서, 디지털 소자(814)를 통해 상이한 신호 출력들 다운스트림을 형성하도록 도 1 및 도 2에 대해 위에 설명된 바와 같이 조합될 수 있다. 상이한 세트들의 처리 라인들은 예를 들어, PWM 처리 경로(328) 내에 도시된 바와 같이, 안테나뿐만 아니라, 하나 이상의 구동기, 저역 통과 또는 다른 필터들을 포함할 수 있는, PWM 처리 체인(820)을 통해 처리될 PWM 신호를 형성하도록 조합될 수 있다. 각각의 조합된 처리 신호들의 듀티 사이클은 예를 들어, 오십 퍼센트(예를 들어, 50%)까지 또는 그 아래의 듀티 사이클을 가질 수 있고, 송신을 위한 단일 PWM 신호의 발생을 위해 서로 보완하도록 조합될 수 있다.
또 하나의 실시예에서, 디지털 소자(814)는 아날로그 소자(810)로부터 아날로그 출력 신호들을 수신하고 하나 이상의 디지털 구형 펄스를 발생하도록 구성될 수 있다. 디지털 소자(814)는 아날로그 소자(810)의 아날로그 지연 라인(812)을 통해 아날로그 영역에서 설정된, 미리 결정된 범위 또는 임계값(예를 들어, 약 2피코초 이하)에서 튜닝 분해능을 유지하면서 아날로그 소자(810)에서 도입된 오프셋(예를 들어, 시간 지연)을 갖는 하나 이상의 디지털 구형 펄스를 발생한다.
디지털 소자(814)는 예를 들어, 하나 이상의 상이한 아날로그 지연 라인으로부터 아날로그 출력 신호들을 수신하고, 다음에 아날로그 출력 신호들을 하나 이상의 위상 시프트에 따라 아날로그 구형 펄스들로 변환하도록 구성된 하나 이상의 디지털 지연 라인 또는 인버터를 포함할 수 있다. 디지털 소자(814)는 다음에 PWM 신호의 후속하는 발생을 위해 각각의 디지털 지연 라인으로부터 디지털 구형 파를 출력한다.
PWM 변조기 디바이스(802)는 그러므로 마이크로프로세서 또는 다른 전자 디바이스들(예를 들어, 이동 디바이스)과 같은 하나 이상의 회로 내의 신호들을 위한 시간 펄스를 합성, 회복, 복조, 안정화, 또는 분배하기 위해, 예를 들어, 주파수를 발생하도록 동작한다. PWM 변조기 디바이스(802)는 아날로그 영역에서 설정되고 디지털 처리 동안에 보존된, 2피코초 미만, 또는 1피코초 미만의 분해능 내에서 단일의 미세 튜닝 동작에 기초하여 위상 및 시간 지연에 대해 주파수를 수정, 조정 또는 설정하도록 구성될 수 있다.
도 9는 여기에 설명된 양태들 또는 실시예들에 따른 아날로그 소자(810)의 아날로그 지연 라인(812)의 예를 도시한다. 아날로그 지연 라인(812)은 단일 튜닝 프로세스에서 실리콘 집적 회로들 내에 효과적인 펄스-폭 변조기를 구성하는 데 사용될 수 있는 1-단계 시간 지연 튜닝을 가능하게 한다. 아날로그 지연 라인(812)은 아날로그 입력 신호들에 대한 시간 지연을 발생하고 제어하도록 선택적으로 탭될 수 있는 동일한 기판 내에 아날로그 처리 체인으로서 탭된 아날로그 지연 소자들(902a-902n)(LC 단위 지연 블록들)을 이용한다.
아날로그 입력 신호들의 탭핑은 예를 들어, 하나 이상의 트랜지스터(예를 들어, MOSFET 트랜지스터들, p-MOS 트랜지스터들, n-MOS 트랜지스터들 등), 폴 스위치들, 또는 아날로그 지연 라인(812) 또는 아날로그 지연 라인(812)을 따라 직렬로 함께 결합된 아날로그 지연 소자들을 선택적으로 작동시키기 위해 스위치들로서 동작하는 다른 스위칭 소자들을 포함할 수 있는 간단한 스위치들(904a-904n)을 이용하는 것에 의해 제공될 수 있다. 스위치들(904a-904n)의 선택은 아날로그 지연 라인(812)을 따라 작동되는 아날로그 지연 소자들(902a-902n)의 수, 및 나아가 처리되는 아날로그 신호들에 제공되는 시간 지연의 양을 결정할 수 있다.
예를 들어, 시간 지연은 인터-노드 또는 전류 합산 노드(906a)에서 스위치(904a)를 선택적으로 작동시킴으로써 발생될 수 있다. 904a는 제1 아날로그 지연 소자(902a)이기 때문에, 시간 지연은 노드(906a)에서의 스위치(904a)에 의한 아날로그 지연 소자(902a)의 작동에 응답하여 시간 상수, RC 상수, 또는 주파수 응답과 거의 동일한 단지 개별적인 아날로그 지연 소자의 시간 지연과 거의 동일할 수 있다. 상이한 시간 지연은 예를 들어, 상이한 아날로그 지연 소자(예를 들어, 902n)를 선택적으로 작동시킴으로써 아날로그 지연 신호들에 더 제공될 수 있고, 여기서 도입된 시간 지연은 아날로그 신호들을 처리하기 위해 아날로그 지연 라인(812)을 따라 작동된 아날로그 지연 소자들(902a-902n)의 각각의 시간 상수들과 동일할 것이다. 아날로그 지연 체인을 따르는 점은 그러므로 노드들(906a-906n)에서 선택적으로 작동될 수 있고, 여기서 902a로부터 작동된 아날로그 지연 소자까지의 아날로그 지연 소자들이 작동될 수 있고 시간 지연(예를 들어, 아날로그 지연을 따라 선택의 점 또는 노드까지의 작동된 소자들의 시간 상수들)을 제공한다. 전류 합산 노드의 선택은 아날로그 입력 신호들, 하나 이상의 신호 특성의 입력 신호에 대한 국부 발진기 신호와의 비교에 기초할 수 있거나, 예를 들어, PWM 디바이스(802)의 특정한 응용에 기초하여 미리 결정될 수 있다. 간단한 1-레벨 방식은 그러므로 아날로그 신호들에 대한 시간 지연과 같은, 오프셋을 도입하기 위해 제공되어서 계층 구조(즉, 대략-미세 튠) 방식이 피해지고 시스템은 메모리 영향들을 받지 않는다.
한 양태에서, 신호 멀티플렉싱은 MOS 스위치들의 출력들에서 인터-노드들 또는 전류 합산 노드들(906a-906n) 중 어느 하나를 통해 제공될 수 있고, 여기서 n은 1보다 큰 정수일 수 있다. 각각의 전류 합산 노드(906a-906n)는 아날로그 지연 체인(812)을 따르는 각각의 아날로그 지연 소자(902a-902n)를 대응하여 작동시키는, 하나 이상의 스위치(904a-904n)를 선택적으로 작동시키기 위해 (예를 들어, 도 8의 프로세서(804)를 통해) 제어 또는 라우팅 신호를 수신하도록 동작할 수 있다. 각각의 스위치(904a-904n)는 대응하는 전류 합산 노드(906a-906n)에서의 임계값 또는 제어 또는 전류 신호에 기초하여 스위치들을 더 구동시키기 위해, 예를 들어, 게이트 단자에서 제어될 수 있다.
위에 논의된 바와 같이, 각각의 아날로그 지연 소자(902a-902n)는 시간 단계를 정의하는 대응하는 캐패시턴스 및 인덕턴스 값들에 의해 정의될 수 있는, 아날로그 지연 소자들(902a-902n)의 일시적인 또는 시간 상수에 대응하는 지연을 포함할 수 있다. 시간 상수는 예를 들어, 특정한 아날로그 지연 소자(902a)의 (예를 들어, 1차 시불변 시스템의) 주파수 응답, 또는, 바꾸어 말하면, 제로로부터 특정한 시간 내에 그것의 최종의 정상 상태 값의 부분으로 상승하기 위한 물리적 양 또는 신호 변화를 위해 필요한 시간일 수 있다. 어느 하나의 아날로그 지연 소자(902a-902n)의 시간 지연은 특정한 응용 또는 입력 신호들에 기초하여 고정 또는 미리 결정될 수 있다.
대안적으로, 원하는 시간 지연은 예를 들어, 발진기(108)의 LO 신호 및 수신된 입력 신호의 신호 특성들에 기초하여 프로세서 또는 다른 소자에 의해 결정될 수 있다. 원하는 시간 지연은 다음에 아날로그 지연 라인(812)을 따르는 선택된 전류 합산 노드(906n)에서의 스위치(904a-904n)의 시그널링에 의해 제어될 수 있다. 아날로그 신호들에 제공된 시간 지연은 다음에 작동된 아날로그 지연 라인(812)의 아날로그 지연 소자들(902a-902n)의 누적 시간 상수들에 기초할 수 있다.
한 실시예에서, 아날로그 지연 라인(812) 구성은 아날로그 지연 라인(812)이 제로 전력을 소비하도록 완전히 (단지 수동 전기 소자들을 갖는) 수동일 수 있다. 디지털 지연 요소의 인버터 체인을 예를 들어, 전송 라인 모델에 기초한 탭된 LC 블록들(예를 들어, 아날로그 지연 소자들(902a-902n))로 대체함으로써, (수 피코초 이하 정도의) 게이트 지연 상수는 본질적으로 시간 단계로서 시간 상수를 정의하고, 지연 분해능을 상당히 개선시키는 인덕턴스 L 및 캐패시턴스 C 값들로 대체된다.
또 하나의 실시예에서, 아날로그 지연 라인(LC 시간 지연 체인)(812)은 각각의 인덕터가 헤어-핀 또는 핀 헤어 인덕터로서 구성된, 서로 직렬인 데이지 체인 구성으로 접속된 통합된 인덕터들(818a-818n)로 구성된다. 이것은 수평 x-축 및 수직 y-축을 따르는 레이아웃을 갖는 예시적인 핀-헤어 인덕터로 도 10에 더 상세히 설명된 다양한 장점들을 제공할 수 있다. 이들 헤어-핀 인덕터는 축(x-축)을 따르는 U 벤트들 또는 말발굽 벤트 만곡들을 포함하고 각각의 인덕터(818a-818n)의 (그를 가리키는 각각의 3각형으로) 입력(1002) 및 출력(1004)에서 직렬로 함께 결합 되거나 직렬로 데이지-체인 구성될 수 있다. U-벤트 부분은 y-축에 대해 각각의 인덕터(818a-818n)의 한 단부에 놓일 수 있고, 각각의 인덕터(818a-818n)의 입력(1002) 및 출력(1004)은 y-축에 대해 맞은편 단부에 있을 수 있다. 인덕터(1000)(예를 들어 인덕터(902a))의 단부는 아날로그 지연 라인(810)의 입력, 노드(906a-906n)를 통하는 또 하나의 인덕터, 또는 아날로그 지연 체인(812)의 출력에 접속할 수 있는 말발굽 벤드 또는 L자형 레그를 형성하는, 입력(1002) 및 출력(1004)을 포함할 수 있다.
도 8 및 9의 완전한 아날로그 지연 체인(812)은 (a) 선택된 통신 시스템의 반송파 주파수(입력 아날로그(무선주파수) 신호의 신호 주기 T), 또는 (b) 예를 들어, 특정한 아날로그 지연 소자(902a)의 선호되는 시간 지연 또는 시간 단계 ts에 의해 결정될 수 있는 체인 내의 아날로그 지연 소자들(902a-902n)의 총 수를 이용하는 실리콘에서 구현될 수 있다. 이들 2개의 파라미터는 구현되거나 능동일 아날로그 지연 라인 세그먼트들 또는 아날로그 지연 소자들(902a-902n)의 총 수(N)를 정의하는 데 사용될 수 있고, 여기서 수 N=T/ts이다.
아날로그 지연 소자들 또는 아날로그 지연 라인(812)의 세그먼트들의 수 N, 및 기술 기본 파라미터 Ron×Coff에 기초하여, 아날로그 지연 라인의 저역-통과 거동의 도미넌트 폴은 다음과 같이 정의될 수 있고: Ron×Coff×(N-1), 여기서 N은 아날로그 지연 라인(812)을 따라 작동 또는 구현되는 소자들의 수이고, R은 저항이고 C는 아날로그 지연 소자의 주파수 응답 동안의 캐패시턴스이다. 이 폴은 PWM 디바이스(812)의 스펙트럼 순도에 영향을 줄 수 있고, 그래서 최소 시간 단계의 주의깊은 선택, 나아가 주어진 반송파 주파수에 대한 아날로그 지연 소자들 또는 세그먼트들의 총 수가 유리하다. 그런데, Ron×Coff 곱은 주어진 디지털 기술을 위한 게이트 지연보다 상당히 작고, 또한 최신의 ㎚-스케일 CMOS 공정들의 스위치 성능이 고가의 Ⅲ-Ⅴ 기술들에서 획득된 것과 비교할 만하다.
한 예에서, 아래 표 1은 상이한 기술들에 대해 요약된 Ron×Coff 곱을 표시하는 일부 값을 나타낸다. 표 1로부터 평이한 ㎚-스케일 CMOS 공정들은 스위칭 속도들에 있어서 경쟁적 성능을 나타내고 그래서 다른 고가의 옵션들에 의존할 필요가 없다. 표 1: 상이한 기술들에 대한 Ron×Coff는 다음과 같다:
Figure 112016111904625-pat00001
도 11은 여기에 설명된 다양한 실시예들 및 양태들에 따른 다양한 아날로그 지연 소자들을 형성하는 통합된 인덕터들의 전기적 성능의 그래프들(1100)의 예를 도시한다. 도 8 및 9의 PWM 디바이스(802)의 성능은 예를 들어, 곡선들(1102 및 1104)에서 나타날 수 있다. 곡선(1102)은 예를 들어, 수직 y-축을 따라 인덕턴스(예를 들어, 헨리들)를 표시하고, 수평 x-축은 ㎓로 주파수를 표시한다. 곡선(1104)은 예를 들어, 수직 y-축을 따라 양호도를 표시하고, 수평 x-축은 또한 ㎓로 주파수를 표시한다.
핀 헤어 인덕터의 성능은 실리콘 측정들에 의해 검증될 수 있다. 특정한 응용을 위해, 인덕터의 양호도는 그리 중요하지 않고, 그 자체로 예를 들어, 중심 주파수에 대한 대역폭을 특징짓는 뿐만 아니라 PWM 디바이스(802)의 신호 응답이 얼마나 언더-댐프되는지를 설명할 수 있는 파라미터이다.
한 실시예에서, 통합된 인덕터들(818a-818n) 중 어느 하나 이상의 형상은 아날로그 지연 라인(812)의 전체적 성능에 대해 최적화되도록 조정될 수 있다. 특히, 아날로그 지연 라인(812)은 인덕터들(818a-818n)의 크기, 및 나아가 Y 축을 따르는 전체 아날로그 지연 라인의 크기를 감소 또는 증가시키기 위해 수정 또는 제어될 수 있는, (Y/X)의 종횡비를 포함할 수 있다.
한 예에서, 인덕터들(818a-818n)의 시간 상수는 예를 들어, X-축을 따라 동시에 구조를 유지하면서 Y-축을 따르는 것과 같이, 한 방향으로 각각의 인덕터의 구조(예를 들어, 신장 또는 압축에 의해)를 단지 변경함으로써 수정될 수 있다. 그러므로, 대응하는 시간 지연뿐만 아니라 시간 상수가 응용 또는 수신되는 아날로그(입력) 신호들의 변화에 기초하여 수정되어야 한다면, 통합된 인덕터들(818a-818n)은 스위칭 작동 또는 노드 선택을 부동으로 제어하는, 라인들을 처리하기 위한 주 신호 및 제어 버스들을 유지하면서, Y 축을 따라서만 수정될 수 있다.
도 12는 개시된 다양한 실시예들에 따른 아날로그 지연 라인의 토폴로지(1200)를 도시한다. 핀-헤어 인덕터들(예를 들어, 인덕터들(818a-818n))은 예를 들어, 직렬로 직접 결합된 각각의 말발굽 형상들의 U-벤트 구조의 입력들 및 출력들을 갖는 "데이지 체인" 구성으로 접속될 수 있다. 분명히, 배선 기생들이 전통적인 정사각형 또는 나선형 인덕터들을 이용하는 LC 토폴로지에 대해 상당히 감소된다. 헤어-핀 또는 핀-헤어 구조는 작은 시간 분해능 단계(각각의 아날로그 지연 소자에 대해 2피코초 아래, 또는 1피코초 미만)를 유지하는 것을 가능하게 한다. 아날로그 지연 라인(812)의 토폴로지(1200)의 레이아웃은 구조를 극도로 신축성있고 적응적이게 할 수 있고: 라우팅 및 제어 신호들(1206)은 시간 상수가 수정되어야 하면, 통합된 인덕터들이 위에 논의된 바와 같이, 주 신호 및 제어 버스들을 부동으로 유지하면서, Y 축을 따르는 구조에서만 수정되도록 핀 헤어 인덕터들의 미러된 행들 간에 중간 버스 내에 유지될 수 있다.
한 실시예에서, 인덕터들(818a-818n)은 서로 결합된 미러된 행들(1202 및 1204)을 따라 구성될 수 있다. 인덕터들의 각각의 행(1202 및 1204)은 접지 및 인터-노드(906a-906n)와 접속된 캐패시터들(820a-820n)을 갖는 용량성 션트들의 수 뿐만 아니라, 예를 들어, 아날로그 지연 소자들(902a-902n)의 총 수와 수에 있어서 대응하는 거의 동일한 수의 인덕터들을 포함할 수 있다.
인덕터 행들(1202 및 1204)은 단일 기판(예를 들어, 실리콘, 다이, 인쇄 회로 기판 등) 상에서 서로 미러할 수 있다. 각각의 헤어-핀 인덕터는 데이지 체인 구성으로 접속된, U자형 헤어 핀 구조(예를 들어, 말발굽형 또는 U-벤트 만곡)의 단부들에서 입력 및 출력 라인에서 직렬 또는 데이지 체인되어 접속될 수 있다. 이 구조적 형상은 배선 기생들을 증가시키거나 성능을 감소시킬 수 있는, 전통적인(정사각형 또는 8각형) 인덕터 구조와 대조적이다. 이 문제를 극복하기 위해, "핀 헤어" 또는 "헤어 핀" 인덕터 구조가 동일한 기판의 동일한 층(탑 또는 금속 층)에서 이용된다. 헤어-핀 인덕터는 X 또는 수평 축을 따르는 PWM 디바이스(802)의 풋프린트를 최소 값으로 제한하면서 요구된 인덕턴스 값을 제공하므로, 하나의 장점으로서 최소-길이 배선을 가능하게 한다. 아날로그 지연 소자들(예를 들어, N=64)의 그룹 지연 특성들은 예를 들어, 2.5㎓ 부근에서 또한 동작할 수 있고, 여기서 아날로그 지연 라인(812)은 주파수에 대한 단계 균일성 및 진정한-시간 지연 거동을 나타낼 수 있다.
도 13은 여기에 설명된 양태들에 따른 단일 튜닝 분해능으로 아날로그 영역에서 시간 지연을 발생하기 위한 혼합된 아날로그-디지털 PWM 디바이스를 위한 방법(1300)을 도시한다. 단계 1302에서, 방법은 혼합된 아날로그-디지털 PWM 디바이스(802)의 아날로그 지연 라인(812)을 통해, 하나 이상의 아날로그 신호(801)를 수신하는 것을 포함한다.
1304에서, 방법은 아날로그 지연 라인(812)의 복수의 아날로그 지연 소자(902a-902n)를 통해, 전송 라인 모델에 기초하여 연속 시간 영역 내에 하나 이상의 아날로그 신호에 대한 시간 지연을 발생하는 것을 더 포함한다.
1306에서, 시간 지연의 발생은 복수의 아날로그 지연 소자 중 아날로그 지연 소자들 사이에 결합된 복수의 스위치를 통해 복수의 아날로그 지연 소자를 선택적으로 작동시키는 것을 포함할 수 있다. 복수의 아날로그 지연 소자의 시간 상수는 구조의 또 하나의 축을 따라 구조를 일정하게 유지하면서 아날로그 지연 라인의 구조의 한 축을 따라 복수의 헤어-핀 인덕터의 구조를 수정함으로써 수정될 수 있다.
방법은 복수의 아날로그 지연 소자(902a-902n) 중 아날로그 지연 소자(902a)를 통해, 인덕터(예를 들어, 818a)의 인덕턴스 및 전송 라인 모델(예를 들어, 신호 및 데이터 스토어(806) 내에 저장된 회로 값들에 대한 수동 전자 소자 구조를 닮은 전송 라인의 특성들)에 기초한 캐패시터(예를 들어, 820a)의 캐패시턴스에 기초하여 아날로그 지연 라인(812)을 따르는 위치에서 시간 지연 단계(예를 들어, ts)를 정의하는 것을 더 포함할 수 있다.
또 하나의 실시예에서, 방법(1300)은 PWM 디바이스의 반송파 주파수 및 복수의 아날로그 지연 소자 중 아날로그 지연 소자의 미리 결정된 시간 단계에 기초하여 아날로그 지연 라인에 따라 직렬로 결합된 복수의 아날로그 지연 소자를 작동시키는 것을 포함할 수 있다. 이것은 기판의 금속 층 상에 통합된 U-턴 벤트를 갖는 헤어-핀 인덕터를 작동시키고 인덕턴스 값, 전송 라인 모델에 의해 정의된 반송파 주파수 또는 시간 지연 단계에 기초하여 아날로그 지연 라인 내에 복수의 아날로그 지연 소자 중 아날로그 지연 소자를 형성하는 것을 포함할 수 있다.
애플리케이션들(예를 들어, 프로그램 모듈들)은 특정한 작업들을 수행하거나 특정한 추상적 데이터 유형들을 구현하는, 루틴들, 프로그램들, 소자들, 데이터 구조들 등을 포함할 수 있다. 더구나, 본 기술 분야의 통상의 기술자는 개시된 동작들이 그 각각이 하나 이상의 관련된 이동 또는 개인 컴퓨팅 디바이스에 동작 결합된, 퍼스널 컴퓨터들, 휴대형 컴퓨팅 디바이스들, 마이크로프로세서-기반 또는 프로그램가능한 소비자 전자 기기뿐만 아니라, 단일 프로세서 또는 멀티프로세서 시스템들, 미니컴퓨터들, 메인프레임 컴퓨터들을 포함하는 다른 시스템 구성들로 실시될 수 있다는 것을 알 것이다.
컴퓨팅 디바이스는 전형적으로 다양한 컴퓨터 판독가능 매체를 포함할 수 있다. 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있고 휘발성 및 비휘발성 매체, 착탈식 및 비착탈식 매체 둘 다를 포함한다. 예로서 그리고 제한하지 않고, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체 및 통신 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어들, 데이터 구조들, 프로그램 모듈들 또는 다른 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 착탈식 및 비착탈식 매체 둘 다를 포함한다. 컴퓨터 저장 매체(예를 들어, 하나 이상의 데이터 스토어)는 RAM, ROM, EEPROM, 플래시 메모리 또는 다른 메모리 기술, CD ROM, 디지털 다기능 디스크(DVD) 또는 다른 광학 디스크 스토리지, 자기 카세트들, 자기 테이프, 자기 디스트 스토리지 또는 다른 자기 저장 디바이스들, 또는 원하는 정보를 저장하는 데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 기타 매체를 포함할 수 있지만, 이들로 제한되지 않는다.
통신 매체는 전형적으로 반송파 또는 다른 이송 메카니즘과 같은 변조된 데이터 신호로 컴퓨터 판독가능 명령어들, 데이터 구조들, 프로그램 모듈들 또는 다른 데이터를 실시하고, 임의의 정보 전달 매체를 포함한다. 용어 "변조된 데이터 신호"는 신호 내의 정보를 인코드하기 위한 것과 같은 그러한 방식으로 설정 또는 변경된 그것의 특성들 중 하나 이상을 갖는 신호를 의미한다. 예로서, 그리고 제한하지 않고, 통신 매체는 유선 네트워크 또는 직접 유선 접속과 같은 유선 매체, 및 음향, RF, 적외선 및 다른 무선 매체와 같은 무선 매체를 포함한다. 상기한 것 중 어느 것의 조합들은 또한 컴퓨터 판독가능 매체 내의 범위 내에 포함되어야 한다.
여기에 설명된 양태들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 어떤 조합에 의해 구현될 수 있다는 것을 이해하여야 한다. 소프트웨어로 구현될 때, 기능들은 컴퓨터 판독가능 매체 상에 저장될 수 있거나, 컴퓨터 판독가능 매체 상의 하나 이상의 명령어 또는 코드로서 송신될 수 있다. 컴퓨터 판독가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체와 통신 매체 둘 다를 포함한다. 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예로서, 그리고 제한하지 않고, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 명령어들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단을 전달하고 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 기타 매체를 포함할 수 있다. 또한, 임의의 접속은 적절히 컴퓨터 판독가능 매체라고 한다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 동축 케이블, 광 섬유 케이블, 트위스티드 페어, 디지털 가입자 라인(DSL), 또는 적외선, 무선, 마이크로웨이브와 같은 무선 기술들을 사용하는 다른 원격 소스로부터 송신되면, 동축 케이블, 광 섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선, 및 마이크로웨이브와 같은 무선 기술들은 매체의 정의 내에 포함된다. 여기에 사용된 것과 같은 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하고 여기서 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하고, 디스크들(discs)은 데이터를 레이저들로 광학적으로 재생한다. 상기의 조합들은 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
여기에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리들, 논리 블록들, 모듈들, 및 회로들이 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA) 또는 다른 프로그래머블 논리 디바이스, 분리 게이트 또는 트랜지스터 논리, 분리 하드웨어 소자들, 또는 여기에 설명된 기능들을 수행하도록 설계된 이들의 어떤 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 통상적인 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 함께 한 하나 이상의 마이크로프로세서, 또는 기타 이러한 구성의 조합으로서 구현될 수 있다. 부가적으로, 적어도 하나의 프로세서는 여기에 설명된 동작들 및/또는 액션들 중 하나 이상을 수행하도록 동작가능한 하나 이상의 모듈을 포함할 수 있다.
소프트웨어 구현을 위해, 여기에 설명된 기술들은 여기에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 기능들 등)로 구현될 수 있다. 소프트웨어 코드들은 메모리 유닛들 내에 저장될 수 있고 프로세서들에 의해 실행될 수 있다. 메모리 유닛들은 프로세서 내에서 또는 프로세서 외부에서 구현될 수 있고, 이 경우에 메모리 유닛들은 본 기술 분야에 공지된 것과 같은 다양한 수단을 통해 프로세서에 동작 결합될 수 있다. 게다가, 적어도 하나의 프로세서는 여기에 설명된 기능들을 수행하도록 동작가능한 하나 이상의 모듈을 포함할 수 있다.
여기에 설명된 기술들은 CDMA, TDMA, FDMA, OFDMA, SC-FDMA 및 다른 시스템들과 같은 다양한 무선 통신 시스템들을 위해 사용될 수 있다. 용어들 "시스템"과 "네트워크"는 보통 상호 교환가능하게 사용된다. CDMA 시스템은 유니버설 지상 무선 액세스(UTRA), CDMA2000 등과 같은 무선 기술을 구현할 수 있다. UTRA는 와이드밴드-CDMA(W-CDMA) 및 CDMA의 다른 변형들을 포함한다. 또한, CDMA2000은 IS-2000, IS-95 및 IS-856 표준들을 커버한다. TDMA 시스템은 이동 통신들을 위한 글로벌 시스템(GSM)과 같은 무선 기술을 구현할 수 있다. OFDMA 시스템은 이볼브드 UTRA(E-UTRA), 울트라 모바일 브로드밴드(UMB), IEEE 802.11(와이파이), IEEE 802.16(WiMAX), IEEE 802.20, 플래시-OFDM 등과 같은 무선 기술을 구현할 수 있다. UTRA 및 E-UTRA는 유니버설 이동 전기 통신 시스템(UMTS)의 부분이다. 3GPP 롱 텀 에볼루션(LTE)은 다운링크 상에서 OFDMA를 그리고 업링크 상에서 SC-FDMA를 이용하는, E-UTRA를 사용하는 UMTS의 릴리스이다. UTRA, E-UTRA, UMTS, LTE 및 GSM은 "3세대 파트너십 프로젝트"(3GPP)라고 하는 기구로부터의 문서들에 설명된다. 부가적으로, CDMA2000 및 UMB는 "3세대 파트너십 프로젝트 2"(3GPP2)라고 하는 기구로부터의 문서들에 설명된다. 게다가, 이러한 무선 통신 시스템들은 보통 언페어된 비허가된 스펙트럼들을 자주 사용하는 피어-투-피어(예를 들어, 모바일-투-모바일) 애드혹(ad hoc) 네트워크 시스템들, 802.xx 무선 LAN, 블루투스 및 기타 단거리 또는 원거리, 무선 통신 기술들을 부가적으로 포함할 수 있다.
단일 반송파 변조 및 주파수 영역 등화를 이용하는, 단일 반송파 주파수 분할 다중 액세스(SC-FDMA)는 개시된 양태들로 이용될 수 있는 기술이다. SC-FDMA는 OFDMA 시스템의 것들과 유사한 성능 및 본질적으로 유사한 전체 복잡성을 갖는다. SC-FDMA 신호는 그것의 고유한 단일 반송파 구조로 인해 낮은 피크 대 평균 전력 비(PAPR)를 갖는다. SC-FDMA는 업링크 통신들에서 이용될 수 있고 여기서 낮은 PAPR이 송신 전력 효율의 면에서 이동 단말기의 이점을 얻을 수 있다.
또한, 여기에 설명된 다양한 양태들 또는 특징들은 표준 프로그래밍 및/또는 공학적 기술을 사용하는 방법, 장치, 또는 제조 물품으로서 구현될 수 있다. 여기서 사용된 "제조 물품"이라는 용어는 임의의 컴퓨터 판독가능 디바이스, 반송파, 또는 매체로부터 액세스가능한 컴퓨터 프로그램을 포함하는 것으로 의도된다. 예를 들어, 컴퓨터 판독가능 매체는 자기 저장 디바이스들(예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립들 등), 광학 디스크들(예를 들어, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등), 스마트 카드들, 및 플래시 메모리 디바이스들(예를 들어, EPROM, 카드, 스틱, 키 드라이브 등)을 포함할 수 있지만 이들로 제한되지 않는다. 부가적으로, 여기에 설명된 다양한 저장 매체는 정보를 저장하는 하나 이상의 디바이스 및/또는 다른 머신 판독가능 매체를 대표할 수 있다. 용어 "머신 판독가능 매체"는 명령어(들) 및/또는 데이터를 저장, 포함, 및/또는 전달할 수 있는 무선 채널들 및 다양한 다른 매체를 제한 없이 포함할 수 있다. 부가적으로, 컴퓨터 프로그램 제품은 컴퓨터로 하여금 여기에 설명된 기능들을 수행하게 하도록 동작가능한 하나 이상의 명령어 또는 코드를 갖는 컴퓨터 판독가능 매체를 포함할 수 있다.
또한, 여기에 개시된 양태들과 관련하여 설명된 방법 또는 알고리즘의 동작들 및/또는 액션들은 하드웨어에서 직접, 프로세서에 의해 실행된 소프트웨어 모듈에서, 또는 이들의 조합에서 실시될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스트, 착탈식 디스크, CD-ROM, 또는 본 기술 분야에 공지된 저장 매체의 기타 형태 내에 상주할 수 있다. 예시적인 저장 매체는 프로세서에 결합될 수 있어서, 프로세서는 저장 매체로부터 정보를 판독하고, 그에 정보를 기입할 수 있다. 대안으로, 저장 매체는 프로세서와 일체로 될 수 있다. 또한, 일부 양태들에서, 프로세서 및 저장 매체는 ASIC 내에 상주할 수 있다. 부가적으로, ASIC는 사용자 단말기 내에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 사용자 단말기 내에 별도의 소자들로서 상주할 수 있다. 부가적으로, 일부 양태들에서, 방법 또는 알고리즘의 동작들 및/또는 액션들은 컴퓨터 프로그램 제품 내로 통합될 수 있는, 머신 판독가능 매체 및/또는 컴퓨터 판독가능 매체 상에 코드들 및/또는 명령어들의 하나 또는 임의의 조합 또는 그 세트로서 상주할 수 있다.
요약서에서 설명된 것을 포함하는, 주제 개시 내용의 예시된 실시예들의 상기 설명은 개시된 실시예들을 개시된 정확한 형태들로 한정하거나 제한하려는 것은 아니다. 특정한 실시예들 및 예들이 예시적인 목적을 위해 여기에 설명되었지만, 관련 기술 분야의 통상의 기술자가 인식할 수 있는 바와 같이, 다양한 수정들이 이러한 실시예들 및 예들의 범위 내에 고려되는 범위 내에서 가능하다.
이와 관련하여, 개시된 주제 내용이 다양한 실시예들 및 대응하는 도면들과 관련하여 설명되었지만, 적용가능한 경우에, 다른 유사한 실시예들이 사용될 수 있거나 개시된 주제 내용에서 벗어나지 않고서 개시된 주제 내용의 동일한, 유사한, 대안적인, 또는 대체적인 기능을 수행하기 위해 설명된 실시예들에 대해 수정들 및 추가들이 이루어질 수 있다는 것을 이해하여야 한다. 그러므로, 개시된 주제 내용은 여기에 설명된 임의의 단일한 실시예로 제한되지 않아야 하지만, 오히려 아래의 첨부된 청구범위에 따라 폭 및 범위 내에서 해석되어야 한다.
특히 위에 설명된 소자들 또는 구조들(어셈블리들, 디바이스들, 회로들, 시스템들 등)에 의해 수행된 다양한 기능들과 관련하여, 이러한 소자들을 설명하는 데 사용되는 용어들("수단"을 참조하는 것을 포함)은 달리 표시되지 않는 한, 본 발명의 여기의 예시된 예시적인 구현들 내에서 기능을 수행하는 개시된 구조와 구조적으로 등가적이지 않더라도, 설명된 소자(예를 들어, 기능적으로 등가임)의 특정된 기능을 수행하는 어떤 소자 또는 구조에 대응하는 것으로 의도된다. 또한, 특정한 특징이 여러 구현들 중 단지 하나에 대해서만 개시될 수 있었지만, 이러한 특징은 어느 주어진 또는 특정한 응용을 위해 바람직할 수 있거나 유리할 수 있는 것과 같이 다른 구현들의 하나 이상의 다른 특징과 조합될 수 있다.

Claims (23)

  1. 펄스 폭 변조(PWM) 시스템으로서,
    아날로그 신호들을 수신하고, 국부 발진기의 반송파 신호에 기초하여 미세 튜닝 동작을 통해 연속 시간 영역 내에 상기 아날로그 신호들의 오프셋을 발생하고, 상기 오프셋을 포함하는 아날로그 출력 신호들을 제공하도록 구성된 복수의 아날로그 지연 라인을 포함하는 아날로그 소자;
    상기 아날로그 신호들을 아날로그 전압 레벨 구형 펄스들로 변환하는 복수의 신호 제한기를 포함하는 아날로그-디지털 인터페이스; 및
    상기 복수의 신호 제한기로부터 상기 아날로그 전압 레벨 구형 펄스 신호들을 수신하고, 상기 아날로그 전압 레벨 구형 신호들을 디지털 전압 레벨 구형 펄스들로 변환하고, PWM 신호를 발생하기 위해 디지털 구형 파를 출력하도록 구성된 복수의 디지털 인버터를 포함하는 디지털 소자
    를 포함하는 혼합된 아날로그-디지털 PWM 변조기
    를 포함하는, 펄스 폭 변조(PWM) 시스템.
  2. 제1항에 있어서,
    상기 복수의 디지털 인버터 중 제1 디지털 인버터로부터 상기 디지털 구형 파를 그리고 상기 복수의 디지털 인버터 중 제2 디지털 인버터로부터 또 하나의 디지털 구형 파를 수신하여 상기 PWM 신호를 발생하도록 구성된 PWM 발생 소자를 더 포함하는, PWM 시스템.
  3. 제1항에 있어서, 상기 복수의 아날로그 지연 라인은 각각 직렬로 결합된 복수의 아날로그 지연 소자 및 상기 아날로그 신호들의 위상을 선택하도록 구성된 멀티플렉서를 포함하는, PWM 시스템.
  4. 제1항에 있어서,
    복수의 쿼드라처 출력 중 하나에 의해 각각 공급되는 상기 복수의 아날로그 지연 라인에 결합된 제1 위상 시프팅 소자를 포함하는,
    상기 국부 발진기의 상기 반송파 신호를 수신하고, 제1 아날로그 신호에 제1 위상 시프트를 제공하고, 상기 아날로그-디지털 인터페이스를 통해 상기 복수의 디지털 인버터 중 제1 디지털 인버터에 상기 제1 아날로그 신호를 제공하도록 구성된 제1 채널을 더 포함하는, PWM 시스템.
  5. 제4항에 있어서,
    제2 위상 시프팅 소자 및 상기 제2 위상 시프팅 소자의 출력들 중 하나씩에 의해 각각 공급되는 4개의 동일한 아날로그 지연 라인을 포함하는,
    상기 국부 발진기의 상기 반송파 신호를 수신하고, 상기 제1 아날로그 신호의 상기 제1 위상 시프트와 상이한 위상 시프트를 갖는 제2 아날로그 신호의 제2 위상 시프트를 제공하고, 상기 아날로그-디지털 인터페이스를 통해 상기 복수의 디지털 인버터 중 제2 디지털 인버터에 상기 제2 아날로그 신호를 제공하도록 구성된 제2 채널을 더 포함하는, PWM 시스템.
  6. 제1항에 있어서,
    상기 반송파 신호의 제1 채널에 대응하는 상기 복수의 디지털 인버터 중 제1 디지털 인버터로부터 제1 디지털 구형 파를 그리고 상기 반송파 신호의 제2 채널에 대응하는 상기 복수의 디지털 인버터 중 제2 디지털 인버터부터 제2 디지털 구형 파를 수신하고, 상기 제1 디지털 구형 파와 상기 제2 디지털 구형 파의 조합에 기초하여 상기 PWM 신호를 발생하도록 구성된 논리 게이트 소자를 더 포함하는, PWM 시스템.
  7. 제6항에 있어서, 상기 제1 디지털 구형 파, 상기 제2 디지털 구형 파, 및 상기 PWM 신호는 상기 연속 시간 영역에서 상기 아날로그 신호들에 대한 상기 미세 튜닝 동작으로부터 보존된 상기 오프셋을 포함하는, PWM 시스템.
  8. 제6항에 있어서, 상기 논리 게이트 소자는 50% 듀티 사이클을 포함하는 상기 제1 디지털 구형 파 및 상기 제2 디지털 구형 파에 기초하여 상기 PWM 신호를 발생하도록 더 구성된, PWM 시스템.
  9. 제1항에 있어서, 상기 미세 튜닝 동작은 1피코초 미만을 포함하는 상기 아날로그 신호들 내의 시간 지연 분해능을 포함하는, PWM 시스템.
  10. 제1항에 있어서, 상기 복수의 아날로그 지연 라인은 단지 수동 소자들로 전력을 소비하지 않도록 구성된, PWM 시스템.
  11. 제1항에 있어서,
    상기 반송파 신호를 제1 및 제3 사분면들로 나누고, 상기 반송파 신호의 상기 제1 및 제3 사분면들을 상기 복수의 아날로그 지연 라인 중 제1 및 제3의 상이한 아날로그 지연 라인에 제공하도록 구성된 제1 소자; 및
    상기 반송파 신호를 90도 위상 시프팅에 기초하여 제2 및 제4 사분면들로 나누고, 상기 반송파 신호의 상기 제2 및 제4 사분면들을 상기 복수의 아날로그 지연 라인 중 제2 및 제4의 상이한 아날로그 지연 라인에 제공하도록 구성된 제2 소자를 더 포함하는, PWM 시스템.
  12. 제1항에 있어서, 상기 복수의 디지털 인버터는
    상기 복수의 아날로그 지연 라인 중 한 아날로그 지연 라인으로부터 상기 아날로그 출력 신호들의 진폭의 증가를 발생하고, 차동 인터페이스 접속을 통해 차동 출력을 제공하도록 구성된 아날로그 제한기 소자;
    상기 차동 인터페이스 접속들을 통해 상기 아날로그 제한기 소자에 결합되고, 상기 차동 출력에 바이어스를 발생하고, 아날로그 비제로 바이어스된 구형 펄스를 제공하도록 구성된 아날로그-디지털 인터페이스; 및
    상기 아날로그 비제로 바이어스된 구형 펄스에 기초하여 상기 디지털 구형 파를 발생하고, 상기 복수의 디지털 인버터 중 상이한 디지털 인버터들로부터의 적어도의 2개의 디지털 구형 파에 응답하여 상기 PWM 신호를 발생하도록 구성된 논리 AND 게이트에 상기 디지털 구형 파를 제공하도록 구성된 디지털 제한기
    를 포함하는 적어도 2개의 채널을 각각 포함하는, PWM 시스템.
  13. 혼합된 아날로그-디지털 PWM 변조기를 위한 방법으로서,
    복수의 아날로그 지연 라인을 통해, 처리를 위한 아날로그 신호들을 수신하는 단계;
    상기 복수의 아날로그 지연 라인을 통해, 반송파 주파수를 이용한 상기 아날로그 신호들의 미세 튜닝 동작으로 연속 시간 영역 내에 상기 아날로그 신호들에 대한 시간 지연을 발생하여 상기 아날로그 신호들에 상기 시간 지연을 제공하는 단계;
    복수의 디지털 인버터를 통해, 미세 튜닝 분해능으로 상기 시간 지연을 갖는 상기 아날로그 신호들을 수신하는 단계; 및
    논리 게이트에서 상기 시간 지연을 갖는 상기 아날로그 신호들로부터 도출된 디지털 구형 펄스들을 수신하고, 상기 디지털 구형 펄스들에 기초하여 PWM 송신을 위해 PWM 발생 소자를 통해 PWM 신호를 발생하는 단계
    를 포함하고,
    상기 복수의 아날로그 지연 라인으로부터의 상기 시간 지연은 상기 미세 튜닝 분해능이 상기 PWM 신호 내에 보존되도록 상기 PWM 발생 소자까지 유지되는, 방법.
  14. 제13항에 있어서,
    상기 시간 지연을 갖는 상기 아날로그 신호들을 진폭에 있어서 바이어스된 아날로그 구형 펄스들로 변환하는 단계; 및
    복수의 디지털 제한기를 통해 디지털 구형 파를 출력하는 단계를 더 포함하는, 방법.
  15. 제13항에 있어서, 상기 미세 튜닝 동작은 2피코초 미만 또는 1피코초 미만인 작은 시간 간격들로 상기 아날로그 신호들의 상기 미세 튜닝 분해능을 발생하는 것을 포함하는, 방법.
  16. 제13항에 있어서, 상기 복수의 아날로그 지연 라인을 통해 처리를 위한 상기 아날로그 신호들을 수신하는 단계는
    상기 복수의 아날로그 지연 라인 중 상이한 아날로그 지연 라인들을 따라 처리될 반송파 신호의 제1 복수의 쿼드라처 신호를 발생하는 단계; 및
    상기 복수의 아날로그 지연 라인 중 상이한 추가의 아날로그 지연 라인들을 따라 처리될 상기 반송파 신호의 상기 제1 복수의 쿼드라처 신호와 위상 시프트가 상이한 제2 복수의 쿼드라처 신호를 발생하는 단계를 포함하는, 방법.
  17. 제13항에 있어서,
    상기 PWM 신호는 상기 디지털 구형 펄스들의 50% 듀티 사이클로부터 도출되는, 방법.
  18. 혼합된 아날로그-디지털 PWM 변조기로서,
    미리 결정된 임계값 아래인 미세 튜닝 분해능을 갖는 단일 튜닝 동작을 통해 연속 시간 영역 내의 아날로그 신호의 적어도 제1 부분 내에 시간 지연을 발생하고, 제1 아날로그 출력 신호를 제공하도록 구성된 제1 복수의 아날로그 지연 라인을 포함하는 제1 아날로그 소자;
    상기 제1 아날로그 소자로부터 상기 제1 아날로그 출력 신호를 수신하고, 상기 제1 아날로그 출력 신호를 제1 아날로그 구형 펄스로 변환하고, 송신을 위한 PWM 신호를 발생하기 위해 제1 디지털 구형 파를 출력하도록 구성된 제1 디지털 인버터를 포함하는 제1 디지털 소자; 및
    상기 미리 결정된 임계값 아래인 상기 미세 튜닝 분해능으로 상기 연속 시간 영역 내의 상기 아날로그 신호의 적어도 제2 부분 내에 상기 시간 지연을 발생하고, 제2 아날로그 출력 신호를 제2 디지털 인버터를 포함하는 제2 디지털 소자에 제공하도록 구성된 제2 복수의 아날로그 지연 라인을 포함하는 제2 아날로그 소자를 포함하고,
    상기 제2 디지털 인버터는 상기 제2 아날로그 소자로부터 상기 제2 아날로그 출력 신호를 수신하고, 상기 제2 아날로그 출력 신호를 제2 아날로그 구형 펄스로 변환하고, 송신을 위한 상기 PWM 신호를 발생하기 위해 제2 디지털 구형 파를 출력하도록 더 구성된, 혼합된 아날로그-디지털 PWM 변조기.
  19. 제18항에 있어서,
    상기 제1 디지털 소자로부터 상기 제1 디지털 구형 파를 그리고 상기 제2 디지털 소자로부터 상기 제2 디지털 구형 파를 수신하고, 상기 PWM 신호 내에 상기 미세 튜닝 분해능을 보존하면서 50% 듀티 사이클에 따라 상기 제1 디지털 구형 파 및 상기 제2 디지털 구형 파에 기초하여 상기 PWM 신호를 출력하도록 구성된 AND 게이트를 포함하는 PWM 발생 소자를 더 포함하는, 혼합된 아날로그-디지털 PWM 변조기.
  20. 제18항에 있어서, 상기 제1 복수의 아날로그 지연 라인은
    상기 제1 복수의 아날로그 지연 라인 중 제1 아날로그 지연 라인에 제1 및 제2 위상 시프트를 갖는 제1 복수의 쿼드라처 위상 신호를 그리고 상기 제1 복수의 아날로그 지연 라인 중 제2 아날로그 지연 라인에 상기 제1 및 제2 위상 시프트와는 상이한 제3 및 제4 위상 시프트를 포함하는 제2 복수의 위상 쿼드라처 신호를 제공하도록 구성된 제1 위상 분할 소자; 및
    상기 제2 복수의 아날로그 지연 라인 중 제3 아날로그 지연 라인에 상기 제1 및 제2 위상 시프트를 갖는 제2 복수의 쿼드라처 위상 신호를 그리고 상기 제2 복수의 아날로그 지연 라인 중 제4 아날로그 지연 라인에 제3 및 제4 위상 시프트를 갖는 제3 및 제4 위상 쿼드라처 신호를 제공하도록 구성된 제2 위상 분할 소자를 포함하고, 상기 제3 위상 시프트 및 상기 제4 위상 시프트는 서로, 그리고 상기 제1 위상 시프트 및 상기 제2 위상 시프트와 상이한, 혼합된 아날로그-디지털 PWM 변조기.
  21. 제18항에 있어서, 상기 제1 복수의 아날로그 지연 라인은
    각각 직렬로 그리고 상기 아날로그 신호에 상기 단일 튜닝 동작을 통해 상기 미세 튜닝 분해능을 제공하도록 구성된 복수의 멀티플렉서에 결합된 복수의 아날로그 지연 소자를 포함하는, 혼합된 아날로그-디지털 PWM 변조기.
  22. 제18항에 있어서, 상기 단일 튜닝 동작은 미리 결정된 작은 시간 단계들로 상기 아날로그 신호의 상기 미세 튜닝 분해능을 발생하는 것을 포함하는, 혼합된 아날로그-디지털 PWM 변조기.
  23. 제18항에 있어서, 상기 제1 디지털 인버터는
    상기 제1 아날로그 소자로부터의 상기 제1 아날로그 출력 신호의 진폭의 증가를 발생하고, 차동 출력을 제공하도록 구성된 아날로그 제한기 소자;
    상기 아날로그 제한기 소자에 결합되고, 상기 차동 출력에 바이어스를 발생하고, 아날로그 비제로 바이어스된 구형 펄스를 제공하도록 구성된 아날로그-디지털 인터페이스; 및
    상기 아날로그 비제로 바이어스된 구형 펄스에 기초하여 상기 제1 디지털 구형 파를 발생하고, 상기 제1 디지털 인버터 및 또 하나의 디지털 인버터로부터의 적어도 2개의 디지털 구형 파에 응답하여 상기 PWM 신호를 발생하도록 구성된 논리 게이트에 상기 제1 디지털 구형 파를 제공하도록 구성된 디지털 제한기를 포함하는, 혼합된 아날로그-디지털 PWM 변조기.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3078424B1 (fr) * 2018-02-27 2021-04-09 St Microelectronics Grenoble 2 Generation d'un signal pwm
CN109946689B (zh) * 2019-04-04 2020-07-21 电子科技大学 一种基于空间能量聚焦技术的目标探测方法
CN110758777B (zh) * 2019-11-11 2021-02-09 遨天科技(北京)有限公司 一种放电脉冲可调的模块化卫星电推进装置
US11777506B2 (en) 2020-02-27 2023-10-03 SK Hynix Inc. Clock generation circuit and semiconductor apparatus using the clock generation circuit
KR20210109328A (ko) 2020-02-27 2021-09-06 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 반도체 장치
US11411784B1 (en) 2021-03-22 2022-08-09 Rockwell Collins, Inc. Multiple phase drive generator
CN115632918B (zh) * 2022-12-21 2023-02-24 湖南毂梁微电子有限公司 信号调制电路及信号调制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010081578A (ja) * 2008-08-28 2010-04-08 Hitachi Kokusai Electric Inc Ｐｗｍパルス生成装置
US20150117512A1 (en) * 2013-10-25 2015-04-30 Mitsubishi Electric Research Laboratories, Inc. System and Method for Linearizing Power Amplifiers

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB882997A (en) * 1958-02-27 1961-11-22 Mullard Ltd Improvements in electrical delay lines
JPS55125712A (en) 1979-03-23 1980-09-27 Hull Corp Suerlow electric delay line utilizing thin film inductor array by magnetic lift and coupling
EP0386741A3 (en) * 1989-03-09 1992-05-20 Konica Corporation Semiconductor laser driving apparatus
JPH05308497A (ja) * 1992-04-30 1993-11-19 Konica Corp 画像形成装置
US5784543A (en) * 1995-12-04 1998-07-21 Xerox Corporation Clock multiplier
US5808580A (en) * 1997-02-06 1998-09-15 Andrews, Jr.; Grealie A. Radar/sonar system concept for extended range-doppler coverage
US5969667A (en) * 1997-10-16 1999-10-19 Automotive Systems Laboratory, Inc. Radar system
US20020101982A1 (en) * 2001-01-30 2002-08-01 Hammam Elabd Line echo canceller scalable to multiple voice channels/ports
US20020191094A1 (en) * 2001-05-30 2002-12-19 Eastman Kodak Company CCD clock alignment circuit using a frequency locked clock multiplier
US7003228B2 (en) * 2001-09-11 2006-02-21 Vitesse Semiconductor Corporation Method and apparatus for improved high-speed adaptive equalization
US7158567B2 (en) * 2001-09-11 2007-01-02 Vitesse Semiconductor Corporation Method and apparatus for improved high-speed FEC adaptive equalization
US6556415B1 (en) 2002-06-28 2003-04-29 Industrial Technologies Research Institute Tunable/variable passive microelectronic components
US6911809B2 (en) * 2002-11-14 2005-06-28 Fyre Storm, Inc. Switching power supply controller
FR2858463B1 (fr) 2003-07-28 2007-08-24 Centre Nat Rech Scient Procede et systeme de realisation de composants inductifs supraconducteurs en couches minces, et dispositifs incluant de tels composants
JP4368352B2 (ja) 2003-11-04 2009-11-18 エルメック株式会社 電磁遅延線のインダクタンス素子
FR2866979A1 (fr) 2004-02-27 2005-09-02 Centre Nat Rech Scient Composants supraconducteurs en couches minces a inductance accordable, procede de realisation et dispositifs incluant de tels composants
US8050203B2 (en) * 2004-12-22 2011-11-01 Eleven Engineering Inc. Multi-channel digital wireless audio system
FR2880991B1 (fr) 2005-01-17 2007-04-06 Centre Nat Rech Scient Utilisation de composants supraconducteurs en couches minces comme inductance variable, dispositifs incluant de tels composants, et procede de commande associe
DE102005052637A1 (de) 2005-11-04 2007-05-24 Atmel Duisburg Gmbh Monolithisch integrierte Schaltung
EP1958405A2 (en) * 2005-12-01 2008-08-20 Nokia Corporation Rf modulated carrier signal generation with bandpass pulse width modulation
US7667557B2 (en) 2005-12-06 2010-02-23 Tdk Corporation Thin-film bandpass filter using inductor-capacitor resonators
US7286009B2 (en) * 2005-12-30 2007-10-23 D2Audio Corporation Digital PWM amplifier with simulation-based feedback
US7269524B1 (en) * 2006-06-30 2007-09-11 Inapac Technology, Inc. Delay lock loop delay adjusting method and apparatus
US7598714B2 (en) * 2006-07-12 2009-10-06 Harman International Industries, Incorporated Amplifier employing interleaved signals for PWM ripple suppression
US7772900B2 (en) * 2008-07-15 2010-08-10 International Business Machines Corporation Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
US7940202B1 (en) * 2008-07-31 2011-05-10 Cypress Semiconductor Corporation Clocking analog components operating in a digital system
US8675725B2 (en) * 2010-04-29 2014-03-18 Mediatek Singapore Pte. Ltd. Integrated circuit, communication unit and method for improved amplitude resolution of an RF-DAC
US8558497B2 (en) * 2011-07-15 2013-10-15 Cypress Semiconductor Corporation Reduced electromagnetic interference for pulse-width modulation
US8773297B2 (en) * 2012-08-29 2014-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for pulse width modulation digital-to-analog converter
CN105379086B (zh) 2013-07-10 2018-11-20 株式会社电装 驱动控制装置
TWI532323B (zh) * 2013-08-14 2016-05-01 財團法人工業技術研究院 數位脈波寬度產生器及其產生方法
US9270504B2 (en) 2014-07-28 2016-02-23 Mitsubishi Electric Research Laboratories, Inc. System and method for linearizing power amplifiers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010081578A (ja) * 2008-08-28 2010-04-08 Hitachi Kokusai Electric Inc Ｐｗｍパルス生成装置
US20150117512A1 (en) * 2013-10-25 2015-04-30 Mitsubishi Electric Research Laboratories, Inc. System and Method for Linearizing Power Amplifiers

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