WO2013051299A1 - 可変遅延回路 - Google Patents
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- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00045—Dc voltage control of a capacitor or of the coupling of a capacitor as a load
Definitions
- the present invention relates to a variable delay circuit that controls a delay time of a high-speed data signal or the like.
- variable delay circuit that controls a delay amount of a data signal is often used.
- the variable delay circuit 21- 1 to 21-4 is used.
- a conventional technique for realizing a variable delay function there is a mechanical system such as a trombone type.
- the amount of delay is controlled by mechanically changing the length of a signal passing path.
- this method in general, it is possible to control the delay amount over a wide range while suppressing loss and waveform deterioration sufficiently.
- the long side is as large as about several tens of centimeters, it is often unsuitable for incorporation into a highly integrated system.
- a technique using a relatively large scale integrated circuit can be cited. For example, there is a configuration in which the phase of a clock signal is controlled using a phase interpolator or the like, and this is combined with DF / F (D type flip-flop).
- variable capacitance element 5-1 is periodically provided in transmission lines 6-1 to 6- (n + 1) as shown in FIG.
- a structure loaded with 5 to n is conceivable.
- d i (n 1,..., N + 1).
- Such a structure has been conventionally known as a non-linear transmission line or a variable capacity loaded transmission line, and has been used for applications such as pulse generation and harmonic generation in the millimeter wave band.
- This structure can be regarded as a pseudo transmission line composed of the transmission line and the variable capacitance element.
- the phase constant ⁇ of this pseudo transmission line is approximately Given by.
- the loss of the transmission line and the variable capacitance element is ignored.
- ⁇ is an angular frequency
- L TL is an inductance per unit length distributed in the transmission line
- C TL is a capacity per unit length distributed in the transmission line.
- the phase constant ⁇ can be changed by changing the variable capacitance value CV by the control voltage VCNT .
- a data signal has frequency components over a wide band. However, if the amount of phase change of each frequency component is proportional to the frequency, the amount of delay can be adjusted without changing the data waveform. .
- Equation (2) shows that when the phase constant ⁇ is controlled by the control voltage VCNT , the characteristic impedance also changes at the same time. This means that the insertion loss and the reflection loss change as the delay amount is controlled, and as a result, the signal amplitude changes. This is an undesirable phenomenon in general, but if necessary, it can be avoided by means such as performing gain control of a circuit connected to the subsequent stage or the previous stage simultaneously with delay control. Therefore, it is not a direct problem in this patent.
- FIG. 12 is an example of a simulation result of the delay control characteristics of the variable delay circuit shown in FIG.
- Patent Document 1 Japanese Patent Publication No. 59-035525 discloses that a frequency characteristic is flattened to a frequency band necessary for a signal to be delayed in a variable delay line composed of a variable capacitance diode. There is a description about that.
- FIG. 13 shows the simulation characteristics of the frequency characteristics of the insertion loss when the delay amount is controlled by the structure in which the variable capacitance element is periodically loaded on the transmission line.
- the characteristics corresponding to four control voltage values that is, four variable capacitance values are shown.
- the insertion loss tends to increase as the frequency increases. This tendency is generally observed in a structure in which a variable capacitance element is periodically loaded on a transmission line.
- This frequency characteristic does not cause a large distortion in the waveform, but may cause the following problems.
- a data signal has a portion where the code is switched at high speed and a portion where the same code is long and continuous. The former contains many high frequency components, and the latter contains many low frequency components. Therefore, when the data signal passes through a circuit in which the insertion loss increases as the frequency increases as shown in FIG.
- FIG. 14 shows the simulation result of the output voltage waveform in a longer time range compared to FIG.
- the input is a pseudo-random NRZ signal with a speed of 32 Gbps and an amplitude of 300 mV p-p .
- a waveform for one typical control voltage value that is, a variable capacitance value is shown. It can be seen that the amplitude is increased in the portion where the same code is long and continuous with respect to the portion where the code is switched at high speed.
- FIG. 15 shows the simulation result of the eye pattern in this case.
- An output waveform in which the signal amplitude as shown in FIGS. 14 and 15 varies with time depending on the signal pattern is generally not preferable as a characteristic of the variable delay circuit.
- the input amplitude to the optical modulator 25 varies.
- the optical modulator 25 has an optimum input voltage, so that it is necessary to avoid the input of signals as shown in FIGS. 14 and 15.
- the present invention has been made in view of the above-described problems, and provides means for suppressing amplitude fluctuation depending on the length of consecutive identical codes in realizing a small-sized and low power consumption variable delay circuit. For the purpose.
- the variable delay circuit according to the present invention is a variable delay circuit in which a plurality of variable capacitance elements are loaded on a transmission line and the amount of delay is controlled by changing the capacitance value thereof, and is configured by connecting a resistance element and a capacitance element in parallel.
- the frequency characteristic control circuit is provided at the input / output terminal.
- FIG. 1 is a circuit diagram according to a first embodiment of the present invention. It is the figure which showed the simulation result of the frequency characteristic of the insertion loss of the frequency characteristic control circuit used for the variable delay circuit which concerns on the 1st Embodiment of this invention. It is the figure which showed the simulation result of the frequency characteristic of the insertion loss of the variable delay circuit based on the 1st Embodiment of this invention.
- FIG. 6 is a diagram showing simulation results comparing frequency characteristics of insertion loss between the variable delay circuit according to the first embodiment of the present invention and the conventional variable delay circuit.
- FIG. 6 is a diagram showing a simulation result of an output voltage waveform of the variable delay circuit according to the first embodiment of the present invention.
- FIG. 6 is a diagram showing a simulation result of an eye pattern of an output voltage waveform of the variable delay circuit according to the first embodiment of the present invention. It is the figure which showed the simulation result of the delay control characteristic of the variable delay circuit which concerns on the 1st Embodiment of this invention. It is a circuit diagram concerning a 2nd embodiment of the present invention. It is a circuit diagram concerning a 3rd embodiment of the present invention. It is a block diagram of the transmission part of the optical communication system to which a variable delay is applied. It is a circuit diagram which shows an example of the conventional variable delay circuit. It is the figure which showed the simulation result of the delay control characteristic of the circuit which concerns on an example of the conventional variable delay circuit.
- FIG. 1 is a circuit diagram of a variable delay circuit according to a first embodiment of the present invention.
- the variable delay circuit of this embodiment includes an input terminal 1, an output terminal 2, a control voltage terminal 3, a resistor 4, variable capacitance elements 5-1, 2,..., N, transmission lines 6-1, 2,. .., N + 1.
- a data signal is input from the input terminal 1 and output from the output terminal 2.
- a control voltage V CNT is applied to the control voltage terminal 3, whereby the capacitance values of the variable capacitance elements 5-1, 2,..., N are controlled.
- the resistor 4 is for preventing leakage of the data signal to the control voltage terminal 3, and is preferably set to a sufficiently large value. However, when a current flows through the variable capacitance element, it is necessary to determine the resistance value in consideration of a voltage drop due to the control current.
- the structures of the transmission lines 6-1, 2,..., N + 1 are uniform, and the capacity per unit length is C TL and the inductance is L TL . Further, the transmission lines 6-1,2, ..., a length of n + 1, d 1, d 2, ⁇ , and d n + 1.
- a frequency characteristic control circuit 7a is provided between the input terminal 1 and the transmission line 6-1.
- the frequency characteristic control circuit 7a is constituted by a parallel connection of a resistance element 8a and a capacitive element 9a.
- a frequency characteristic control circuit 7b is provided between the output terminal 2 and the transmission line 6- (n + 1).
- the frequency characteristic control circuit 7b is configured by a parallel connection of a resistance element 8b and a capacitance element 9b.
- FIG. 2 shows the simulation results of the frequency characteristics of the insertion loss of the frequency control circuits 7a and 7b when the resistance values of the resistance elements 8a and 8b are 7.5 ⁇ and the capacitance values of the capacitance elements 9a and 9b are 5.0 pF. It is shown. In the calculation of the insertion loss, the input / output impedance is set to 50 ⁇ . It can be seen that the insertion loss increases in the low frequency region.
- FIG. 3 shows the simulation characteristic of the frequency characteristic of the insertion loss of the variable delay circuit according to the present embodiment shown in FIG. As in FIG.
- FIG. 13 the characteristics corresponding to four control voltage values, that is, four variable capacitance values are shown.
- FIG. 13 which is the frequency characteristic of the circuit of FIG. 11 that does not include the frequency control circuits 7a and 7b, it can be seen that the insertion loss of about 10 GHz or less is increased and the frequency characteristic is flattened.
- FIG. 4 compares the frequency characteristics of the circuits of FIGS. 1 and 11 with the horizontal axis representing logarithm when the control voltage is fixed to a constant value.
- FIG. 5 shows a simulation result of the output voltage waveform of the variable delay circuit according to the present embodiment shown in FIG. As in FIG.
- the input is a pseudo-random NRZ signal with a speed of 32 Gbps and an amplitude of 300 mV p-p .
- a waveform for one control voltage value that is, a variable capacitance value is shown.
- FIG. 14 it can be seen that the change in amplitude is sufficiently suppressed in the portion where the code is switched at high speed and the portion where the same code is long and continuous.
- the dotted line in the figure is supplementarily inserted to clearly show suppression of amplitude fluctuation, and the vertical axis value has no special meaning.
- FIG. 6 shows the simulation result of the eye pattern in this case. Compared to FIG. 15, it can be seen that a good eye waveform is obtained.
- the frequency control circuits 7a and 7b are provided at the input / output terminals. However, you may provide only in one of an input terminal or an output terminal. Alternatively, it may be provided inside the circuit instead of the input / output terminal.
- the frequency control circuits 7a and 7b a configuration in which a resistive element and a capacitive element are connected in parallel is given. This is merely an example, and various configurations that increase the insertion loss in the low frequency region can be employed.
- the configuration common to the conventional circuit shown in FIG. 11 is merely an example.
- the direction of the anodes and cathodes of the variable capacitance elements 5-1, 2,..., N is merely an example, and a reverse configuration is also possible.
- ⁇ Second Embodiment> A second embodiment of the present invention will be described with reference to the circuit diagram shown in FIG. Components having the same functions as those in FIG. 1 are denoted by the same reference numerals. For this reason, the detailed description regarding those components is abbreviate
- the frequency characteristic control circuits 7a and 7b are configured by a parallel connection circuit of resistance elements 8a and 8b and capacitance elements 9a and 9b.
- the frequency characteristic control circuits 7a and 7b can take various other forms.
- an active circuit when an amplifier circuit is used, there is an advantage that a frequency characteristic control function and an amplification function for compensating for the loss of the variable delay circuit can be obtained simultaneously.
- This embodiment is an example in which the frequency characteristic control circuits 7a and 7b are realized by an amplifier circuit.
- the frequency characteristic control circuits 7a and 7b are constituted by amplifier circuits 10a and 10b.
- the amplifier circuits 10a and 10b are assumed to have a frequency characteristic in which the gain decreases in the low frequency region.
- DC blocking capacitors 11a and 11b for DC separation are inserted when necessary.
- the capacitance values of the DC blocking capacitors 11a and 11b are selected so that the impedance is sufficiently low for the lowest frequency component included in the data signal to be transmitted.
- a variable delay circuit is realized by a semiconductor integrated circuit, it is often difficult to form such a large capacitance on a semiconductor. Therefore, a part or all of a necessary capacitance value is realized by an external capacitance component. It is good also as a structure. In that case, the amplifier circuits 10a and 10b are also constituted by other semiconductor chips or components.
- the frequency characteristic control circuits 7a and 7b have certain characteristics that do not depend on the control voltage VCNT . That is, the resistance elements 8a and 8b and the capacitance elements 9a and 9b have a constant resistance value or capacitance value that does not depend on the control voltage VCNT .
- the frequency characteristics of the variable delay circuit depend on the control voltage V CNT , and therefore the frequency characteristics that the frequency characteristic control circuits 7a and 7b should originally have depend on the control voltage V CNT .
- the present embodiment is configured such that the characteristics of the frequency characteristic control circuits 7a and 7b change depending on the control voltage VCNT .
- the frequency characteristics of the frequency characteristic control circuits 7a and 7b are set independently for each control voltage VCNT , so that the frequency characteristics of the variable delay circuit at each control voltage VCNT . Optimum frequency characteristic compensation is possible for each. Therefore, there is an effect that the suppression of the fluctuation in the amplitude of the output waveform can be optimally executed for each control voltage VCNT .
- the frequency characteristic control circuits 7a and 7b are constituted by resistance elements 8a and 8b and variable capacitance elements 12a and 12b.
- the voltage conversion circuits 13a and 13b are for converting the control voltage VCNT so that the frequency characteristics of the frequency characteristic control circuits 7a and 7b become desired.
- the voltage conversion circuits 13a and 13b may be configured by a resistance voltage dividing circuit.
- the voltage conversion circuits 13a and 13b can be omitted depending on circumstances.
- the capacitive elements 12a and 12b constituting the frequency characteristic control circuits 7a and 7b are variable, but the resistive elements 8a and 8b may be variable. Further, both the capacitive elements 12a and 12b and the resistive elements 8a and 8b may be variable.
- the configuration for cooperatively controlling the frequency characteristic control circuits 7a and 7b shown in FIG. 9 with the control voltage VCNT is an example, and other configurations do not depart from the scope of the present invention. In the present embodiment, the frequency characteristic control circuits 7a and 7b shown in FIG.
- the configuration of the frequency characteristic control circuits 7a and 7b is not limited.
- the frequency characteristics of the amplifier circuits 10a and 10b may be cooperatively controlled by the control voltage VCNT .
- the lengths of the transmission lines 6-1, 2 ,..., N + 1 are not limited with respect to d 1 , d 2 ,. These lengths may be equal to each other, may be different from each other, or some of them may be equal.
- the variable delay circuit is configured by the transmission line and the variable capacitance element.
- the configuration of the variable delay circuit is not limited to this.
- the present invention is not limited to a variable delay circuit, and is a circuit that involves input / output of a digital signal, and is a circuit in which the insertion loss varies with frequency, particularly a circuit in which the insertion loss increases as the frequency increases. It may work effectively.
- the delay amount control is performed by voltage control. However, it may be controlled by other physical quantities such as current.
- the circuit has been described as a circuit for adjusting the delay amount of a data signal that is a digital signal in many cases. However, this circuit can be used as an ultra-wideband phase shifter as it is. In other words, it can also be used for phase control of a clock signal in an optical communication system or the like, a local (LO) signal, and a radio (RF) signal in a radio / radar system.
- a voltage-controlled oscillator can be configured by using the variable delay circuit of the present invention for a feedback circuit of a feedback oscillator. Further, by applying it to the matching circuit of the amplifier / mixer / multiplier circuit, it is possible to realize variable functions such as frequency band and gain. Furthermore, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present invention described above. This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2011-219112 for which it applied on October 03, 2011, and takes in those the indications of all here.
- the present invention relates to a variable delay circuit that controls a delay time of a high-speed data signal or the like.
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Abstract
本発明の可変遅延回路は、伝送線路に複数の可変容量素子を装荷し、それらの容量値を変化させることにより遅延量の制御を行う可変遅延回路において、抵抗素子と容量素子の並列接続で構成された周波数特性制御回路を、入出力端子に具備している。
Description
本発明は、高速データ信号等の遅延時間を制御する可変遅延回路に関する。
光通信システム、無線通信システム、レーダシステム等のシステムにおいて、データ信号の遅延量を制御する可変遅延回路がしばしば用いられる。例えば、図10に示すようなデジタルコヒーレント光通信システムの送信部においては、光変調器25への4つのチャンネルに対応する入力信号の遅延量を調整する必要があり、そのために可変遅延回路21−1~21−4が用いられる。
上述したようなシステムにおいては、装置の小型化、低消費電力化、発熱の観点から、可変遅延機能を小型、低消費電力で実現することが強く求められる。可変遅延機能を実現する従来の技術として、トロンボーン型などの機械式の方式がある。これは、信号の通過経路の長さを機械的に変化させることにより遅延量を制御する方式である。この方式によれば、一般に、低損失、且つ波形劣化を十分に抑えながら広範囲に遅延量の制御を行うことが可能となる。しかし、例えば長辺が十数cm程度と巨大であるため、高度に集積化されたシステムへ組み込むには不適である場合が多い。
2つ目の従来技術として、比較的大規模な集積回路を用いた技術を挙げることができる。例えば、フェーズインターポレータ等を使ってクロック信号の位相を制御し、これとD−F/F(Dタイプ・フリップフロップ)を組み合わせる構成が挙げられる。こうした技術は集積回路により実現されるため機械式に比べ小型であり、また広範囲に遅延量の制御を行うことが可能である。しかし一般に消費電力が大きく、結果的に発熱も大きいという問題がある。
上記2つの従来技術に対し、小型かつ低消費電力で可変遅延機能を実現する手段として、図11に示すような伝送線路6−1乃至6−(n+1)に周期的に可変容量素子5−1乃至5−nを装荷した構造が考えられる。各々の可変容量素子5−1乃至5−nには、制御電圧端子3から抵抗4を介して制御電圧VCNTが印加され、各容量値CVi(VCNT)(i=1、・・・、n)はVCNTに依存して変化する。また各伝送線路の長さを、di(n=1、・・・、n+1)とする。このような構造は、従来から非線型伝送線路、もしくは可変容量装荷伝送線路として知られており、パルス発生やミリ波帯における高調波発生等の用途に用いられてきた。
この構造は、伝送線路と可変容量素子とから擬似的な伝送線路が構成されていると見ることが可能である。この擬似的な伝送線路の位相定数βは近似的に、
により与えられる。ここで、伝送線路及び可変容量素子の損失は無視している。また、簡単化のため、d1=dn+1=d/2、di=d(i=2、・・・、n)、CVi(VCNT)=CV(VCNT)(i=1、・・・、n)と仮定した。さらに、ωは角周波数、LTLは伝送線路に分布する単位長さ当たりのインダクタンス、CTLは伝送線路に分布する単位長さ当たりの容量である。式(1)が示すように、制御電圧VCNTにより可変容量値CVを変化させれば、位相定数βを変化させることが可能である。一般にデータ信号は広帯域に渡る周波数成分を有しているが、各周波数成分の位相の変化量が周波数に比例していれば、データ波形を変化させることなく遅延量を調整することが可能となる。
一方、図11に示した伝送線路と可変容量素子により構成される擬似的な伝送線路の特性インピーダンスは近似的に、
により与えられる。式(1)と同様、伝送線路及び可変容量素子の損失は無視している。式(2)は、制御電圧VCNTにより位相定数βを制御した場合、同時に特性インピーダンスも変化することを示している。これは、遅延量の制御に伴い、挿入損失や反射損失が変化し、結果的に信号振幅が変化することを意味する。これは一般には望ましくない現象であるが、必要であれば、遅延制御と同時に、後段または前段に接続される回路の利得制御を行うなどの手段により回避することも可能である。従って、本特許においては直接的な課題とはしない。
図12は、図11に示した可変遅延回路の遅延制御特性のシミュレーション結果の一例である。100Gbpsデジタルコヒーレント光通信システムへの適用を想定し、速度32Gbps、振幅300mVp−pの擬似ランダムNRZ(Non Return to Zero)信号を入力した際の、出力電圧波形のシミュレーション結果を示している。ここで、伝送線路としてCPW(コプレーナ・ウェーブガイド)、可変容量素子としてHBT(ヘテロ接合バイポーラトランジスタ)のBC間(ベース・コレクタ間)容量の使用を想定した。図には、4つの制御電圧値、すなわち4つの可変容量値に対応した出力電圧波形を示している。図に示すように、可変容量値の制御により遅延制御機能が実現される。
なお、関連する技術として、特許文献1(特公昭59−035525号公報)には、可変容量ダイオードにより構成される可変遅延線において、周波数特性を遅延すべき信号の必要な周波数帯域まで平坦にすることについての記載がある。
しかし本件発明者の検討によれば、実際に図11に示すような伝送線路に周期的に可変容量素子を装荷した構造を用いて遅延量の制御を行おうとすると、以下の問題が生じる場合がある。
図13は、伝送線路に周期的に可変容量素子を装荷した構造により遅延量の制御を行った際の挿入損失の周波数特性のシミュレーション特性を示したものである。図12と同様、4つの制御電圧値、すなわち4つの可変容量値に対応した特性を示してある。
図13に示したように、周波数が上昇するに従って挿入損失が増大する傾向にある。この傾向は、伝送線路に周期的に可変容量素子を装荷した構造に一般的に見られるものである。この周波数特性は波形に大きな歪みを生じさせることはないが、以下のような問題を生じる可能性がある。一般にデータ信号には、符号が高速に切り替わる部分と、同一符号が長く連続する部分がある。前者は高周波成分を多く含み、後者は低周波成分を多く含む。
従って、図13に示したように周波数の上昇に従い挿入損失が増大するような回路をデータ信号が通過した場合、符号が高速に切り替わる部分と同一符号が長く連続する部分とで振幅に差が出てくる可能性がある。
図14は、出力電圧波形のシミュレーション結果を、図12に比較しより長い時間範囲で示したものである。入力は、図12と同様、速度32Gbps、振幅300mVp−pの擬似ランダムNRZ信号である。この図では、代表的な一つの制御電圧値、すなわち可変容量値に対する波形を示している。符号が高速に切り替わる部分に対し、同一符号が長く連続する部分で振幅が大きくなっていることが分かる。なお図中の点線は、振幅が時間的に変動していることを明示するために補助的に挿入したもので、その縦軸値に特別な意味は無い。図15は、この場合のアイパターンのシミュレーション結果を示したものである。
図14、及び図15に示したような信号振幅が信号パターンに依存して時間的に変動するような出力波形は、可変遅延回路の特性として一般に好ましくない。例えば、図10に示すようなデジタルコヒーレント光通信システムでの使用を考えた場合、光変調器25への入力振幅が変動することになる。一般に光変調器25には最適な入力電圧が存在するため、図14、及び図15に示したような信号が入力されることは避ける必要がある。
本発明は、上述した問題点に鑑みてなされたものであって、小型・低消費電力の可変遅延回路を実現するに当たり、連続同一符号の長さに依存した振幅変動を抑制する手段を提供することを目的とする。
上述したようなシステムにおいては、装置の小型化、低消費電力化、発熱の観点から、可変遅延機能を小型、低消費電力で実現することが強く求められる。可変遅延機能を実現する従来の技術として、トロンボーン型などの機械式の方式がある。これは、信号の通過経路の長さを機械的に変化させることにより遅延量を制御する方式である。この方式によれば、一般に、低損失、且つ波形劣化を十分に抑えながら広範囲に遅延量の制御を行うことが可能となる。しかし、例えば長辺が十数cm程度と巨大であるため、高度に集積化されたシステムへ組み込むには不適である場合が多い。
2つ目の従来技術として、比較的大規模な集積回路を用いた技術を挙げることができる。例えば、フェーズインターポレータ等を使ってクロック信号の位相を制御し、これとD−F/F(Dタイプ・フリップフロップ)を組み合わせる構成が挙げられる。こうした技術は集積回路により実現されるため機械式に比べ小型であり、また広範囲に遅延量の制御を行うことが可能である。しかし一般に消費電力が大きく、結果的に発熱も大きいという問題がある。
上記2つの従来技術に対し、小型かつ低消費電力で可変遅延機能を実現する手段として、図11に示すような伝送線路6−1乃至6−(n+1)に周期的に可変容量素子5−1乃至5−nを装荷した構造が考えられる。各々の可変容量素子5−1乃至5−nには、制御電圧端子3から抵抗4を介して制御電圧VCNTが印加され、各容量値CVi(VCNT)(i=1、・・・、n)はVCNTに依存して変化する。また各伝送線路の長さを、di(n=1、・・・、n+1)とする。このような構造は、従来から非線型伝送線路、もしくは可変容量装荷伝送線路として知られており、パルス発生やミリ波帯における高調波発生等の用途に用いられてきた。
この構造は、伝送線路と可変容量素子とから擬似的な伝送線路が構成されていると見ることが可能である。この擬似的な伝送線路の位相定数βは近似的に、
により与えられる。ここで、伝送線路及び可変容量素子の損失は無視している。また、簡単化のため、d1=dn+1=d/2、di=d(i=2、・・・、n)、CVi(VCNT)=CV(VCNT)(i=1、・・・、n)と仮定した。さらに、ωは角周波数、LTLは伝送線路に分布する単位長さ当たりのインダクタンス、CTLは伝送線路に分布する単位長さ当たりの容量である。式(1)が示すように、制御電圧VCNTにより可変容量値CVを変化させれば、位相定数βを変化させることが可能である。一般にデータ信号は広帯域に渡る周波数成分を有しているが、各周波数成分の位相の変化量が周波数に比例していれば、データ波形を変化させることなく遅延量を調整することが可能となる。
一方、図11に示した伝送線路と可変容量素子により構成される擬似的な伝送線路の特性インピーダンスは近似的に、
により与えられる。式(1)と同様、伝送線路及び可変容量素子の損失は無視している。式(2)は、制御電圧VCNTにより位相定数βを制御した場合、同時に特性インピーダンスも変化することを示している。これは、遅延量の制御に伴い、挿入損失や反射損失が変化し、結果的に信号振幅が変化することを意味する。これは一般には望ましくない現象であるが、必要であれば、遅延制御と同時に、後段または前段に接続される回路の利得制御を行うなどの手段により回避することも可能である。従って、本特許においては直接的な課題とはしない。
図12は、図11に示した可変遅延回路の遅延制御特性のシミュレーション結果の一例である。100Gbpsデジタルコヒーレント光通信システムへの適用を想定し、速度32Gbps、振幅300mVp−pの擬似ランダムNRZ(Non Return to Zero)信号を入力した際の、出力電圧波形のシミュレーション結果を示している。ここで、伝送線路としてCPW(コプレーナ・ウェーブガイド)、可変容量素子としてHBT(ヘテロ接合バイポーラトランジスタ)のBC間(ベース・コレクタ間)容量の使用を想定した。図には、4つの制御電圧値、すなわち4つの可変容量値に対応した出力電圧波形を示している。図に示すように、可変容量値の制御により遅延制御機能が実現される。
なお、関連する技術として、特許文献1(特公昭59−035525号公報)には、可変容量ダイオードにより構成される可変遅延線において、周波数特性を遅延すべき信号の必要な周波数帯域まで平坦にすることについての記載がある。
しかし本件発明者の検討によれば、実際に図11に示すような伝送線路に周期的に可変容量素子を装荷した構造を用いて遅延量の制御を行おうとすると、以下の問題が生じる場合がある。
図13は、伝送線路に周期的に可変容量素子を装荷した構造により遅延量の制御を行った際の挿入損失の周波数特性のシミュレーション特性を示したものである。図12と同様、4つの制御電圧値、すなわち4つの可変容量値に対応した特性を示してある。
図13に示したように、周波数が上昇するに従って挿入損失が増大する傾向にある。この傾向は、伝送線路に周期的に可変容量素子を装荷した構造に一般的に見られるものである。この周波数特性は波形に大きな歪みを生じさせることはないが、以下のような問題を生じる可能性がある。一般にデータ信号には、符号が高速に切り替わる部分と、同一符号が長く連続する部分がある。前者は高周波成分を多く含み、後者は低周波成分を多く含む。
従って、図13に示したように周波数の上昇に従い挿入損失が増大するような回路をデータ信号が通過した場合、符号が高速に切り替わる部分と同一符号が長く連続する部分とで振幅に差が出てくる可能性がある。
図14は、出力電圧波形のシミュレーション結果を、図12に比較しより長い時間範囲で示したものである。入力は、図12と同様、速度32Gbps、振幅300mVp−pの擬似ランダムNRZ信号である。この図では、代表的な一つの制御電圧値、すなわち可変容量値に対する波形を示している。符号が高速に切り替わる部分に対し、同一符号が長く連続する部分で振幅が大きくなっていることが分かる。なお図中の点線は、振幅が時間的に変動していることを明示するために補助的に挿入したもので、その縦軸値に特別な意味は無い。図15は、この場合のアイパターンのシミュレーション結果を示したものである。
図14、及び図15に示したような信号振幅が信号パターンに依存して時間的に変動するような出力波形は、可変遅延回路の特性として一般に好ましくない。例えば、図10に示すようなデジタルコヒーレント光通信システムでの使用を考えた場合、光変調器25への入力振幅が変動することになる。一般に光変調器25には最適な入力電圧が存在するため、図14、及び図15に示したような信号が入力されることは避ける必要がある。
本発明は、上述した問題点に鑑みてなされたものであって、小型・低消費電力の可変遅延回路を実現するに当たり、連続同一符号の長さに依存した振幅変動を抑制する手段を提供することを目的とする。
本発明の可変遅延回路は、伝送線路に複数の可変容量素子を装荷し、それらの容量値を変化させることにより遅延量の制御を行う可変遅延回路において、抵抗素子と容量素子の並列接続で構成された周波数特性制御回路を、入出力端子に具備している。
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
<第1の実施の形態>
図1は、本発明の第1の実施の形態の可変遅延回路の回路図である。この実施の形態の可変遅延回路は、入力端子1、出力端子2、制御電圧端子3、抵抗4、可変容量素子5−1、2、・・・、n、伝送線路6−1、2、・・・、n+1とから構成される。入力端子1からデータ信号が入力され、出力端子2から出力される。制御電圧端子3には、制御電圧VCNTが印加され、これにより可変容量素子5−1、2、・・・、nの容量値が制御される。
抵抗4は、データ信号の制御電圧端子3への漏れを防止するためのものであり、十分大きな値とするとよい。ただし、可変容量素子に電流が流れるような場合には、制御電流による電圧降下も考慮して抵抗値を決める必要がある。伝送線路6−1、2、・・・、n+1の構造は一様とし、その単位長さ当りの容量をCTL、インダクタンスをLTLとする。また、各伝送線路6−1、2、・・・、n+1の長さを、d1、d2、・・・、dn+1とする。さらに可変容量素子5−1、2、・・・、nの容量値を、制御電圧VCNTの関数として、CV1(VCNT)、CV2(VCNT)、・・・、CVn(VCNT)と書く。
本実施の形態においては、入力端子1と伝送線路6−1の間に、周波数特性制御回路7aを設けている。周波数特性制御回路7aは、抵抗素子8aと容量素子9aの並列接続により構成している。同様に、出力端子2と伝送線路6−(n+1)の間に、周波数特性制御回路7bを設けている。周波数特性制御回路7bは、抵抗素子8bと容量素子9bの並列接続により構成している。
ここで、周波数制御回路7a、7bは、低周波領域で損失が大きく、高周波領域で損失が小さくなるような特性を有するようにしてやるとよい。図2は、抵抗素子8a及び8bの抵抗値を7.5Ω、容量素子9a及び9bの容量値を5.0pFとした場合の、周波数制御回路7a、7bの挿入損失の周波数特性のシミュレーション結果を示したものである。挿入損失の計算においては、入出力インピーダンスを50Ωとしている。低周波領域で挿入損失が増大していることが分かる。
図3は、図1に示した本実施の形態に係る可変遅延回路の挿入損失の周波数特性のシミュレーション特性を示したものである。図13と同様、4つの制御電圧値、すなわち4つの可変容量値に対応した特性を示してある。周波数制御回路7a、7bを具備しない図11の回路の周波数特性である図13に比較し、概ね10GHz以下の挿入損失が増大し、周波数特性が平坦化していることが分かる。
図4は、制御電圧を一定値に固定した場合の、図1及び図11の回路の周波数特性を横軸を対数表示にして比較したものである。
図5は、図1に示した本実施の形態に係る可変遅延回路の出力電圧波形のシミュレーション結果を示したものである。入力は、図14と同様、速度32Gbps、振幅300mVp−pの擬似ランダムNRZ信号である。この図では、一つの制御電圧値、すなわち可変容量値に対する波形を示している。図14に比較し、符号が高速に切り替わる部分と、同一符号が長く連続する部分での振幅の変化が十分に抑圧されていることが分かる。
なお図中の点線は、振幅変動の抑圧を明示するために補助的に挿入したもので、その縦軸値に特別な意味は無い。
図6は、この場合のアイパターンのシミュレーション結果を示したものである。図15に比較し、良好なアイ波形が得られていることが分かる。図7に、遅延制御特性のシミュレーション特性を示す。図12に示した従来の可変遅延回路と、遅延量等の点で同等の遅延制御特性が確保できていることが分かる。
なお、本実施の形態においては、周波数制御回路7a、7bを入出力端子に設けた。しかし、入力端子もしくは出力端子の一方だけに設けてもよい。あるいは、入出力端子ではなく、回路内部に設けてもよい。また、本実施の形態においては、周波数制御回路7a、7bの一例として、抵抗素子と容量素子を並列接続した構成を挙げた。これはあくまで一例であって、低周波領域で挿入損失が増大するような様々な構成を採用可能である。
なお、図1に示した周波数制御回路7a、7b以外の部分、すなわち図11に示した従来の回路との共通部分の構成も一例に過ぎない。例えば、可変容量素子5−1、2、・・・、nのアノードとカソードの向きは一例に過ぎず、逆向きの構成も可能である。
<第2の実施の形態>
本発明における第2の実施の形態を、図8に示した回路図を用いて説明する。図1における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図1に示した第1の実施の形態においては、周波数特性制御回路7a、7bを、抵抗素子8a、8b、と容量素子9a、9bの並列接続回路により構成していた。しかし、周波数特性制御回路7a、7bの構成として他の様々な形式を採ることも可能である。例えば、トランジスタ等の能動素子を含んだ能動回路で構成してもよい。能動回路の一例として、増幅回路で構成した場合、周波数特性制御機能と、可変遅延回路の損失を補償するための増幅機能を、同時に得られる利点がある。本実施の形態は、周波数特性制御回路7a、7bを増幅回路で実現した例である。
図8に示すように、本実施の形態においては、周波数特性制御回路7a、7bを増幅回路10a、10bにより構成している。増幅回路10a、10bは、低周波領域において利得が減少する周波数特性を有するものとする。DC分離のための直流遮断容量11a、11bを必要な場合は挿入する。直流遮断容量11a、11bの容量値は、伝送するデータ信号に含まれる最も低い周波数成分にとって十分に低いインピーダンスとなるように選ぶ。
可変遅延回路を半導体集積回路により実現する場合、そのような大きな容量を半導体上に形成することは困難な場合が多いため、必要な容量値の一部もしくは全部を外付けの容量部品により実現する構成としてもよい。その場合、増幅回路10a、10bも、別の半導体チップ、もしくは部品で構成することになる。
<第3の実施の形態>
本発明における第3の実施の形態を、図9に示した回路図を用いて説明する。図1における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図1に示した第1の実施の形態においては、周波数特性制御回路7a、7bは制御電圧VCNTに依存しない一定の特性を有していた。すなわち、抵抗素子8a、8b、及び容量素子9a、9bは、制御電圧VCNTに依存しない一定の抵抗値あるいは容量値を有していた。
しかし、図13に示すように可変遅延回路の周波数特性は制御電圧VCNTに依存しており、従って本来、周波数特性制御回路7a、7bが具備すべき周波数特性も制御電圧VCNTに依存する。この観点から、本実施の形態においては、周波数特性制御回路7a、7bの特性が、制御電圧VCNTに依存して変化するような構成としている。
このように本実施の形態によれば、周波数特性制御回路7a、7bの周波数特性を、各制御電圧VCNTに対して独立に設定することにより、各制御電圧VCNTにおける可変遅延回路の周波数特性それぞれに対して最適な周波数特性補償が可能となる。従って、出力波形の振幅変動の抑圧を、各制御電圧VCNTごとに最適に実行できる効果がある。
図9に示すように、本実施の形態においては、周波数特性制御回路7a、7bを抵抗素子8a、8b、及び可変容量素子12a、12bにより構成している。可変容量素子12a、12bには、電圧変換回路13a、13bを介して制御電圧VCNTに依存した電圧が印加される。必要に応じて、直流遮断容量11a、11bを挿入する。
ここで、図9は、可変容量素子12a、12bの容量値が、制御電圧VCNTに依存した電圧により、可変容量素子5−1乃至5−nの各容量値CVi(VCNT)(i=1、・・・、n)と協調的に制御されることを概念的に示したものである。このため、具体的な端子接続関係を明示的に示すことはしていない。電圧変換回路13a、13bは、周波数特性制御回路7a、7bの周波数特性が所望のものとなるように、制御電圧VCNTを変換するためのもので、例えば抵抗分圧回路などで構成するとよい。この電圧変換回路13a、13bは、場合によっては省略することも可能である。
なお図9においては、周波数特性制御回路7a、7bを構成する容量素子12a、12bを可変としたが、抵抗素子8a、8bを可変としてもよい。また、容量素子12a、12bと抵抗素子8a、8bの両方を可変としてもよい。図9に示した周波数特性制御回路7a、7bを制御電圧VCNTにより協調制御するための構成は一例であって、これ以外の構成であっても本発明の範囲を逸脱するものではない。
また本実施の形態は、図1に示した周波数特性制御回路7a、7bを抵抗素子と容量素子の並列接続回路で構成する回路を改良したものである。しかし、周波数特性制御回路7a、7bの構成を限定するものではない。例えば、図8に示した周波数特性制御回路7a、7bを増幅回路10a、10bで構成した可変遅延回路において、増幅回路10a、10bの周波数特性を制御電圧VCNTにより協調制御する構成としてもよい。
以上第1乃至3の実施の形態においては、可変容量素子5−1、2、・・・、n、の容量値CVi(VCNT)(i=1、・・・、n)の選び方については限定していない。これらの容量値は、互いに等しくてもよいし、互いに異なっていてもよいし、それらのうちの一部が等しくてもよい。同様に、伝送線路6−1、2、・・・、n+1の長さを、d1、d2、・・・、dn+1に関しても限定をしていない。これらの長さは、互いに等しくてもよいし、互いに異なっていてもよいし、それらのうちの一部が等しくてもよい。
以上第1乃至3の実施の形態においては、伝送線路と可変容量素子とで可変遅延回路を構成していた。しかし、可変遅延回路の構成はこれに限定されるものではない。さらに、可変遅延回路に限らず、デジタル信号の入出力を伴う回路であって、挿入損失が周波数に対して変動する回路、特に周波数の上昇とともに挿入損失が増大する回路であれば、本発明が有効に作用する可能性がある。すなわち、周波数特性制御回路の挿入により、出力振幅の信号パターン依存性を抑圧する効果が得られる可能性がある。
以上第1乃至3の実施の形態においては、遅延量制御を電圧制御により行うとしていた。しかし電流など他の物理量による制御であっても構わない。
以上第1乃至3の実施の形態においては、多くの場合デジタル信号であるデータ信号の遅延量の調整を行う回路として説明を行った。しかし本回路は、そのまま超広帯域の移相器としても使用可能である。すなわち、光通信システム等におけるクロック信号や、無線・レーダーシステムにおける局発(LO)信号、無線(RF)信号の位相制御に用いることも可能である。
さらに、本発明の可変遅延回路を、帰還型発振器の帰還回路に用いることにより、電圧制御発振器を構成することが可能である。また、増幅・混合・逓倍回路の整合回路に適用することにより、周波数バンドや利得等の可変機能を実現することも可能である。
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
この出願は、2011年10月03日に出願された日本出願特願2011−219112を基礎とする優先権を主張し、その開示の全てをここに取り込む。
<第1の実施の形態>
図1は、本発明の第1の実施の形態の可変遅延回路の回路図である。この実施の形態の可変遅延回路は、入力端子1、出力端子2、制御電圧端子3、抵抗4、可変容量素子5−1、2、・・・、n、伝送線路6−1、2、・・・、n+1とから構成される。入力端子1からデータ信号が入力され、出力端子2から出力される。制御電圧端子3には、制御電圧VCNTが印加され、これにより可変容量素子5−1、2、・・・、nの容量値が制御される。
抵抗4は、データ信号の制御電圧端子3への漏れを防止するためのものであり、十分大きな値とするとよい。ただし、可変容量素子に電流が流れるような場合には、制御電流による電圧降下も考慮して抵抗値を決める必要がある。伝送線路6−1、2、・・・、n+1の構造は一様とし、その単位長さ当りの容量をCTL、インダクタンスをLTLとする。また、各伝送線路6−1、2、・・・、n+1の長さを、d1、d2、・・・、dn+1とする。さらに可変容量素子5−1、2、・・・、nの容量値を、制御電圧VCNTの関数として、CV1(VCNT)、CV2(VCNT)、・・・、CVn(VCNT)と書く。
本実施の形態においては、入力端子1と伝送線路6−1の間に、周波数特性制御回路7aを設けている。周波数特性制御回路7aは、抵抗素子8aと容量素子9aの並列接続により構成している。同様に、出力端子2と伝送線路6−(n+1)の間に、周波数特性制御回路7bを設けている。周波数特性制御回路7bは、抵抗素子8bと容量素子9bの並列接続により構成している。
ここで、周波数制御回路7a、7bは、低周波領域で損失が大きく、高周波領域で損失が小さくなるような特性を有するようにしてやるとよい。図2は、抵抗素子8a及び8bの抵抗値を7.5Ω、容量素子9a及び9bの容量値を5.0pFとした場合の、周波数制御回路7a、7bの挿入損失の周波数特性のシミュレーション結果を示したものである。挿入損失の計算においては、入出力インピーダンスを50Ωとしている。低周波領域で挿入損失が増大していることが分かる。
図3は、図1に示した本実施の形態に係る可変遅延回路の挿入損失の周波数特性のシミュレーション特性を示したものである。図13と同様、4つの制御電圧値、すなわち4つの可変容量値に対応した特性を示してある。周波数制御回路7a、7bを具備しない図11の回路の周波数特性である図13に比較し、概ね10GHz以下の挿入損失が増大し、周波数特性が平坦化していることが分かる。
図4は、制御電圧を一定値に固定した場合の、図1及び図11の回路の周波数特性を横軸を対数表示にして比較したものである。
図5は、図1に示した本実施の形態に係る可変遅延回路の出力電圧波形のシミュレーション結果を示したものである。入力は、図14と同様、速度32Gbps、振幅300mVp−pの擬似ランダムNRZ信号である。この図では、一つの制御電圧値、すなわち可変容量値に対する波形を示している。図14に比較し、符号が高速に切り替わる部分と、同一符号が長く連続する部分での振幅の変化が十分に抑圧されていることが分かる。
なお図中の点線は、振幅変動の抑圧を明示するために補助的に挿入したもので、その縦軸値に特別な意味は無い。
図6は、この場合のアイパターンのシミュレーション結果を示したものである。図15に比較し、良好なアイ波形が得られていることが分かる。図7に、遅延制御特性のシミュレーション特性を示す。図12に示した従来の可変遅延回路と、遅延量等の点で同等の遅延制御特性が確保できていることが分かる。
なお、本実施の形態においては、周波数制御回路7a、7bを入出力端子に設けた。しかし、入力端子もしくは出力端子の一方だけに設けてもよい。あるいは、入出力端子ではなく、回路内部に設けてもよい。また、本実施の形態においては、周波数制御回路7a、7bの一例として、抵抗素子と容量素子を並列接続した構成を挙げた。これはあくまで一例であって、低周波領域で挿入損失が増大するような様々な構成を採用可能である。
なお、図1に示した周波数制御回路7a、7b以外の部分、すなわち図11に示した従来の回路との共通部分の構成も一例に過ぎない。例えば、可変容量素子5−1、2、・・・、nのアノードとカソードの向きは一例に過ぎず、逆向きの構成も可能である。
<第2の実施の形態>
本発明における第2の実施の形態を、図8に示した回路図を用いて説明する。図1における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図1に示した第1の実施の形態においては、周波数特性制御回路7a、7bを、抵抗素子8a、8b、と容量素子9a、9bの並列接続回路により構成していた。しかし、周波数特性制御回路7a、7bの構成として他の様々な形式を採ることも可能である。例えば、トランジスタ等の能動素子を含んだ能動回路で構成してもよい。能動回路の一例として、増幅回路で構成した場合、周波数特性制御機能と、可変遅延回路の損失を補償するための増幅機能を、同時に得られる利点がある。本実施の形態は、周波数特性制御回路7a、7bを増幅回路で実現した例である。
図8に示すように、本実施の形態においては、周波数特性制御回路7a、7bを増幅回路10a、10bにより構成している。増幅回路10a、10bは、低周波領域において利得が減少する周波数特性を有するものとする。DC分離のための直流遮断容量11a、11bを必要な場合は挿入する。直流遮断容量11a、11bの容量値は、伝送するデータ信号に含まれる最も低い周波数成分にとって十分に低いインピーダンスとなるように選ぶ。
可変遅延回路を半導体集積回路により実現する場合、そのような大きな容量を半導体上に形成することは困難な場合が多いため、必要な容量値の一部もしくは全部を外付けの容量部品により実現する構成としてもよい。その場合、増幅回路10a、10bも、別の半導体チップ、もしくは部品で構成することになる。
<第3の実施の形態>
本発明における第3の実施の形態を、図9に示した回路図を用いて説明する。図1における構成要素と同様の働きをするものについては同一の符号を付した。このため、それらの構成要素に関する詳細な説明は省略する。
図1に示した第1の実施の形態においては、周波数特性制御回路7a、7bは制御電圧VCNTに依存しない一定の特性を有していた。すなわち、抵抗素子8a、8b、及び容量素子9a、9bは、制御電圧VCNTに依存しない一定の抵抗値あるいは容量値を有していた。
しかし、図13に示すように可変遅延回路の周波数特性は制御電圧VCNTに依存しており、従って本来、周波数特性制御回路7a、7bが具備すべき周波数特性も制御電圧VCNTに依存する。この観点から、本実施の形態においては、周波数特性制御回路7a、7bの特性が、制御電圧VCNTに依存して変化するような構成としている。
このように本実施の形態によれば、周波数特性制御回路7a、7bの周波数特性を、各制御電圧VCNTに対して独立に設定することにより、各制御電圧VCNTにおける可変遅延回路の周波数特性それぞれに対して最適な周波数特性補償が可能となる。従って、出力波形の振幅変動の抑圧を、各制御電圧VCNTごとに最適に実行できる効果がある。
図9に示すように、本実施の形態においては、周波数特性制御回路7a、7bを抵抗素子8a、8b、及び可変容量素子12a、12bにより構成している。可変容量素子12a、12bには、電圧変換回路13a、13bを介して制御電圧VCNTに依存した電圧が印加される。必要に応じて、直流遮断容量11a、11bを挿入する。
ここで、図9は、可変容量素子12a、12bの容量値が、制御電圧VCNTに依存した電圧により、可変容量素子5−1乃至5−nの各容量値CVi(VCNT)(i=1、・・・、n)と協調的に制御されることを概念的に示したものである。このため、具体的な端子接続関係を明示的に示すことはしていない。電圧変換回路13a、13bは、周波数特性制御回路7a、7bの周波数特性が所望のものとなるように、制御電圧VCNTを変換するためのもので、例えば抵抗分圧回路などで構成するとよい。この電圧変換回路13a、13bは、場合によっては省略することも可能である。
なお図9においては、周波数特性制御回路7a、7bを構成する容量素子12a、12bを可変としたが、抵抗素子8a、8bを可変としてもよい。また、容量素子12a、12bと抵抗素子8a、8bの両方を可変としてもよい。図9に示した周波数特性制御回路7a、7bを制御電圧VCNTにより協調制御するための構成は一例であって、これ以外の構成であっても本発明の範囲を逸脱するものではない。
また本実施の形態は、図1に示した周波数特性制御回路7a、7bを抵抗素子と容量素子の並列接続回路で構成する回路を改良したものである。しかし、周波数特性制御回路7a、7bの構成を限定するものではない。例えば、図8に示した周波数特性制御回路7a、7bを増幅回路10a、10bで構成した可変遅延回路において、増幅回路10a、10bの周波数特性を制御電圧VCNTにより協調制御する構成としてもよい。
以上第1乃至3の実施の形態においては、可変容量素子5−1、2、・・・、n、の容量値CVi(VCNT)(i=1、・・・、n)の選び方については限定していない。これらの容量値は、互いに等しくてもよいし、互いに異なっていてもよいし、それらのうちの一部が等しくてもよい。同様に、伝送線路6−1、2、・・・、n+1の長さを、d1、d2、・・・、dn+1に関しても限定をしていない。これらの長さは、互いに等しくてもよいし、互いに異なっていてもよいし、それらのうちの一部が等しくてもよい。
以上第1乃至3の実施の形態においては、伝送線路と可変容量素子とで可変遅延回路を構成していた。しかし、可変遅延回路の構成はこれに限定されるものではない。さらに、可変遅延回路に限らず、デジタル信号の入出力を伴う回路であって、挿入損失が周波数に対して変動する回路、特に周波数の上昇とともに挿入損失が増大する回路であれば、本発明が有効に作用する可能性がある。すなわち、周波数特性制御回路の挿入により、出力振幅の信号パターン依存性を抑圧する効果が得られる可能性がある。
以上第1乃至3の実施の形態においては、遅延量制御を電圧制御により行うとしていた。しかし電流など他の物理量による制御であっても構わない。
以上第1乃至3の実施の形態においては、多くの場合デジタル信号であるデータ信号の遅延量の調整を行う回路として説明を行った。しかし本回路は、そのまま超広帯域の移相器としても使用可能である。すなわち、光通信システム等におけるクロック信号や、無線・レーダーシステムにおける局発(LO)信号、無線(RF)信号の位相制御に用いることも可能である。
さらに、本発明の可変遅延回路を、帰還型発振器の帰還回路に用いることにより、電圧制御発振器を構成することが可能である。また、増幅・混合・逓倍回路の整合回路に適用することにより、周波数バンドや利得等の可変機能を実現することも可能である。
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
この出願は、2011年10月03日に出願された日本出願特願2011−219112を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、高速データ信号等の遅延時間を制御する可変遅延回路に関する。
1 入力端子
2 出力端子
3 制御電圧端子
4 抵抗
5−1、2、・・・、n 可変容量素子
6−1、2、・・・、n+1 伝送線路
7a、7b 周波数特性制御回路
8a、8b 抵抗素子
9a、9b 容量素子
10a、10b 増幅回路
11a、11b 直流遮断容量
12a、12b 可変容量素子
13a、13b 電圧変換回路
21−1、2、3、4 可変遅延回路
22−1、2、3、4 変調器ドライバ回路
23 多重回路
24 チューナブルレーザ
25 光変調器
26 偏波ビームコンバイナ
2 出力端子
3 制御電圧端子
4 抵抗
5−1、2、・・・、n 可変容量素子
6−1、2、・・・、n+1 伝送線路
7a、7b 周波数特性制御回路
8a、8b 抵抗素子
9a、9b 容量素子
10a、10b 増幅回路
11a、11b 直流遮断容量
12a、12b 可変容量素子
13a、13b 電圧変換回路
21−1、2、3、4 可変遅延回路
22−1、2、3、4 変調器ドライバ回路
23 多重回路
24 チューナブルレーザ
25 光変調器
26 偏波ビームコンバイナ
Claims (8)
- 検出伝送線路に複数の可変容量素子を装荷し、その容量値を変化させることにより遅延時間を制御する可変遅延回路において、周波数特性制御回路を具備したことを特徴とする可変遅延回路。
- 前記周波数特性制御回路が、可変遅延回路の、入力端子及び出力端子の両方、もしくは何れか一方に具備されたことを特徴とする請求項1に記載の可変遅延回路。
- 前記周波数特性制御回路の挿入損失が、低周波領域で増大することを特徴とする請求項1乃至2に記載の可変遅延回路。
- 前記周波数特性制御回路が、抵抗素子と容量素子の並列接続で構成されることを特徴とする請求項3に記載の可変遅延回路。
- 前記周波数特性制御回路が、増幅回路で構成されることを特徴とする請求項3に記載の可変遅延回路。
- 前記周波数特性制御回路の特性が、前記遅延時間を制御するための制御電圧に依存して変化することを特徴とする請求項1乃至3に記載の可変遅延回路。
- 前記抵抗素子の抵抗値、および前記容量素子の容量値、の何れか一方、もしくは両方が、前記遅延時間を制御するための制御電圧に依存して変化することを特徴とする請求項4記載の可変遅延回路。
- 前記増幅器の利得が、前記遅延時間を制御するための制御電圧に依存して変化することを特徴とする請求項5記載の可変遅延回路。
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Citations (5)
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---|---|---|---|---|
JPS5935525B2 (ja) * | 1977-10-19 | 1984-08-29 | 松下電器産業株式会社 | 可変遅延回路 |
JPS6398235A (ja) * | 1986-10-14 | 1988-04-28 | Clarion Co Ltd | スペクトラム拡散受信機 |
JPH11122066A (ja) * | 1997-10-16 | 1999-04-30 | Fujitsu Ltd | 等化フィルタ、波形等化制御方法及びインダクタ作成方法 |
JP2006191355A (ja) * | 2005-01-06 | 2006-07-20 | Mitsubishi Electric Corp | イコライザ |
JP2008294837A (ja) * | 2007-05-25 | 2008-12-04 | Fuji Xerox Co Ltd | 信号伝送回路及び信号伝送システム |
-
2012
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5935525B2 (ja) * | 1977-10-19 | 1984-08-29 | 松下電器産業株式会社 | 可変遅延回路 |
JPS6398235A (ja) * | 1986-10-14 | 1988-04-28 | Clarion Co Ltd | スペクトラム拡散受信機 |
JPH11122066A (ja) * | 1997-10-16 | 1999-04-30 | Fujitsu Ltd | 等化フィルタ、波形等化制御方法及びインダクタ作成方法 |
JP2006191355A (ja) * | 2005-01-06 | 2006-07-20 | Mitsubishi Electric Corp | イコライザ |
JP2008294837A (ja) * | 2007-05-25 | 2008-12-04 | Fuji Xerox Co Ltd | 信号伝送回路及び信号伝送システム |
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