KR101681802B1 - 위상 보간기 - Google Patents

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KR101681802B1
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Abstract

위상 보간기가 제공된다. 위상 보간기는 복수의 커패시터와, 클록 신호를 위한 제 1 입력과, 위상 시프트 클록 신호를 위한 제 2 입력 및 출력을 포함한다. 위상 보간기는 변조 정보에 따라 제 1 입력과 출력 사이의 제 1 개수의 커패시터 및 제 2 입력과 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성된다.

Description

위상 보간기{PHASE INTERPOLATOR}
디지털-시간 변환기(DTC)는 디지털 정보를 시간 정보 또는 위상 시프트로 변환하기 위해 사용된다. 이 시간 정보 또는 위상 시프트는 송신기에서 주파수 변조 클록 또는 위상 변조 클록을 생성하기 위해 사용될 수 있다.
최근 디지털 데이터를 RF(RF=무선 주파수) 도메인으로 직접 전송할 수 있는 RFDAC(RFDAC=무선 주파수 디지털-아날로그 변환기)를 구현 또는 실현하는 것이 가능하게 되었기 때문에 디지털-시간 변환기는 매력적이 되었다. 이 RFDAC는 IQ(I=in-phase, Q=quadrature) 또는 폴라 모드(polar mode)에서 동작될 수 있다.
IQ 모드에서는 고정 클록이 사용될 수 있고 위상 변조가 2개의 직교 벡터를 더하는 것에 의해 행해진다. 여분의 주파수 또는 위상 변조기가 불필요하지만, 이 방법은 2개의 벡터가 함께 합산되어야 하는 경우의 효율의 2의 제곱근에 달하는 손실이 발생하는 결점이 있다.
보다 전력 효율이 좋은 것은 진폭 변조가 RFDAC에 의해 행해지고 위상 정보가 PLL(PLL=위상 고정 루프)을 변조하는 것에 의해 전달되는 폴라 모드이다. 이 폴라 모드는 낮은 베이스밴드 신호의 대역폭에서 잘 동작하지만, LTE(LTE=롱 텀 에볼루션)와 같은 최신 무선 규격에 대해서는 대역폭이 40㎒ 이상이 된다. 이 대역폭은 PLL을 변조하기에는 너무 높다.
미국공개특허공보 2006/0038710 (2006. 2. 23. 공개)
위상 보간기가 제공된다. 위상 보간기는 복수의 커패시터와, 클록 신호를 위한 제 1 입력과, 위상 시프트 클록 신호를 위한 제 2 입력 및 출력을 포함한다. 위상 보간기는 변조 정보에 따라 제 1 입력과 출력 사이의 제 1 개수의 커패시터 및 제 2 입력과 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성된다.
디지털-시간 변환기(DTC)가 제공된다. 디지털-시간 변환기는 클록 신호 프로바이더와, 위상 보간기 및 로우 패스 필터를 포함한다. 클록 신호 프로바이더는 클록 신호 및 위상 시프트 클록 신호를 제공하도록 구성된다. 위상 보간기는 클록 신호를 위한 제 1 입력과, 위상 시프트 클록 신호를 위한 제 2 입력 및 출력을 포함한다. 위상 보간기는 변조 정보에 따라 제 1 입력과 출력 사이의 제 1 개수의 커패시터 및 제 2 입력과 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성된다. 로우 패스 필터는 위상 변조 신호를 얻기 위해 보간되고 변조된 위상 정보 신호를 저역 통과 필터링하도록 구성된다.
이동 통신 장치가 제공된다. 이동 통신 장치는 RF 신호를 제공 또는 수신하도록 구성된 RF 회로 및 RF 회로에 연결된 안테나를 포함한다. RF 회로는 클록 신호를 위한 제 1 입력과, 위상 시프트 클록 신호를 위한 제 2 입력과, 출력 및 복수의 커패시터를 포함하는 위상 보간기를 포함한다. 위상 보간기는 변조 정보에 따라 제 1 입력과 출력 사이의 제 1 개수의 커패시터 및 제 2 입력과 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성된다.
도 1은 예시적인 이동 통신 장치의 블록도를 나타낸다.
도 2는 위상 보간기의 블록도를 나타낸다.
도 3은 디지털-시간 변환기의 블록도를 나타낸다.
도 4는 디지털-시간 변환기의 블록도 및 디지털-시간 변환기의 상이한 노드에 존재하는 신호의 도면을 나타낸다.
도 5는 클록 신호 프로바이더 및 위상 보간기의 블록도를 나타낸다.
도 6은 커패시터 셀의 어레이를 포함하는 위상 보간기의 블록도를 나타낸다.
도 7a는 디지털-시간 변환기의 시간 시프트의 시뮬레이션 결과를 도시한다.
도 7b는 디지털-시간 변환기의 고유 비선형성을 도시한다.
도 8은 위상 보간기를 동작시키기 위한 방법의 순서도이다.
이하의 설명에 있어서, 동일 또는 동등한 요소 또는 동일 또는 동등한 기능을 갖는 요소는 동일 또는 동등한 참조 번호로 나타내어진다.
도 1은 디지털 베이스밴드 프로세서(102), 및 베이스밴드 프로세서(102)와 안테나 포트(106)에 연결된 RF 프론트 엔드(104)를 포함하는 예시적인 이동 통신 장치(100)의 블록도를 나타낸다. 안테나 포트(106)는 안테나(108)의 이동 통신 장치(100)로의 접속을 가능하게 하도록 제공된다. 베이스밴드 프로세서(102)는 안테나(108)를 거쳐서 송신되는 신호를 생성하고 이 신호는 안테나(108)를 거치는 송신을 위한 안테나 포트(106)로의 송신 신호 출력을 생성하는 RF 프론트 엔드(104)에 전송된다. RF 프론트 엔드(104)는 또한 안테나(108)로부터 안테나 포트(106)를 거쳐서 신호를 수신하고 수신된 신호를 처리하는 베이스밴드 프로세서(102)에 각각의 신호를 제공할 수 있다.
이하에서 더 상세히 설명되는 위상 변조기는 이동 통신 장치의 RF 프론트 엔드(104)에 구현될 수 있다. 또한, 이하에서 더 상세히 설명되는 위상 보간기는 이동 통신 장치(100)의 RF 프론트 엔드(104)의 디지털-시간 변환기(DTC)를 구현 또는 실현하기 위해 사용될 수 있다.
이동 통신 장치(100)는 휴대용 이동 통신 장치일 수 있고 다른 이동 통신 장치 또는 이동 통신 네트워크의 기지국과 같은 다른 통신 장치와의 이동 통신 표준에 따라 음성 및/또는 데이터 통신을 행하도록 구성될 수 있다. 이동 통신 장치는 휴대 전화 또는 스마트폰과 같은 모바일 핸드셋, 태블릿 PC, 브로드밴드 모뎀, 랩톱, 노트북, 라우터, 스위치, 리피터 또는 PC를 포함할 수 있다. 또한, 이동 통신 장치(100)는 통신 네트워크의 기지국일 수 있다.
도 2는 위상 보간기(120)의 블록도를 나타낸다. 위상 보간기(120)는 복수의 커패시터(122_1~122_n)와, 클록 신호 clk를 위한 제 1 입력(124_1)과, 위상 시프트 클록 신호(clk_90)를 위한 제 2 입력(124_2) 및 출력(126)을 포함한다. 위상 보간기(120)는 변조 정보(130)에 따라 제 1 입력(124_1)과 출력(126) 사이의 제 1 개수의 커패시터(122_1~122_i) 및 제 2 입력(124_2)과 출력(126) 사이의 제 2 개수의 커패시터(122_i+1~122_n)를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호(128)를 제공하도록 구성된다.
위상 보간기(120)는 n(n은 2 이상(n≥2)의 자연수)개의 커패시터(122_1~122_n)를 포함할 수 있는 것에 유의하여야 한다. 예컨대, 위상 보간기(120)는 2, 4, 8, 16, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192 또는 그 이상의 커패시터(122_1~122_n)를 포함할 수 있다.
제 1 개수의 커패시터(122_1~122_i) 및 제 2 개수의 커패시터(122_i+1~122_n)는 복수의 커패시터(122_1~222_n)를 형성할 수 있다. 다시 말해서, 위상 보간기(120)는 변조 정보에 따라 복수의 커패시터(122_1~122_n) 중 i개의 커패시터(122_1~122_i)를 제 1 입력(124_1)에 접속하고 복수의 커패시터(122_1~122_n) 중 n-i개의 커패시터(122_i+1~122_n)를 제 2 입력(124_2)에 접속하도록 구성될 수 있고, 여기서 i는 0 이상 n 이하의(0≤i≤n) 자연수이다. 다시 말해서, 위상 보간기(120)는 변조 정보(130)에 따라 복수의 커패시터(122_1~122_n)의 각 커패시터를 제 1 입력(124_1) 또는 제 2 입력(124_2)의 어느 한쪽에 접속하도록 구성될 수 있다. 다시 말해서, 위상 보간기는 제 1 입력(124_1)과 출력(126) 사이 또는 제 2 입력(124_2)과 출력(126) 사이의 어느 한쪽에서 복수의 커패시터(122_1~122_n)의 각 커패시터를 스위칭하도록 구성될 수 있다.
물론, 위상 보간기(120)는 변조 정보에 따라 각각 제 1 입력(124_1)과 출력 사이 및 제 2 입력(124_2)과 출력 사이에서 복수의 커패시터(122_1~122_n) 중 특정한 개수에만 접속하도록 구성될 수도 있다. 따라서, 변조 정보에 따라, 복수의 커패시터(122_1~122_n) 중 일부의 커패시터는 제 1 입력(124_1)에도 제 2 입력(124_2)에도 접속되지 않을 수 있다.
일 실시형태에서는 복수의 커패시터(122_1~122_n)는 동일한 용량치를 포함할 수 있다. 물론, 일 실시형태에서는 복수의 커패시터(122_1~122_n)는 상이한 용량치를 포함할 수도 있다. 그 경우에는, 위상 보간기(120)는 복수의 커패시터(122_1~122_n) 중 현재의 변조 정보(130)에 대응하는 용량치에 근사하는 커패시터를 각각의 입력(124_1 및 124_2)에 접속하도록 구성될 수 있다.
위상 시프트 클록 신호 clk_90은, 예컨대, 클록 신호 clk의 5°, 10°, 20°, 30°, 40°, 50°, 60°, 70°, 80°, 90°, 100°, 110°, 120°, 130°, 140°, 150°, 160°, 170°, 180° 위상 시프트된 버전 등의 클록 신호 clk의 위상 시프트된 버전일 수 있다.
도 3은 디지털-시간 변환기(DTC)(131)의 블록도를 나타낸다. 디지털-시간 변환기(131)는 클록 신호 프로바이더(132)와, 로우 패스 필터(134) 및 상술한 위상 보간기(120)를 포함한다. 클록 신호 프로바이더(132)는 클록 신호 clk 및 위상 시프트 클록 신호 clk_90을 제공하도록 구성될 수 있다. 로우 패스 필터(134)는 위상 변조 신호(136)를 얻기 위해 보간되고 변조된 위상 정보 신호(128)를 저역 통과 필터링하도록 구성될 수 있다.
로우 패스 필터(134)는 위상 보간기(120)의 출력(126)(노드 CXXX)으로부터 보간되고 변조된 위상 정보 신호(128)를 수신하도록 구성된 입력(144) 및 위상 변조 신호(136)를 제공하도록 구성된 출력(146)을 포함할 수 있다. 따라서, 로우 패스 필터(134)의 입력(144)은 위상 보간기(120)의 출력(126)에 접속될 수 있다.
로우 패스 필터(134)는 인덕터 L 및 커패시터 C를 포함할 수 있고, 인덕터 L은 로우 패스 필터(134)의 입력(144)과 출력(146) 사이에서 직렬로 접속될 수 있고, 커패시터 C는 로우 패스 필터(134)의 출력(146)과 기준 전위를 제공하도록 구성되는 기준 단자, 예컨대 접지 전위를 제공하도록 구성되는 접지 단자 사이에서 직렬로 접속될 수 있다.
도 3에 나타내는 바와 같이, 위상 보간기(120)는 복수의 인버터(138_1~138_n)를 포함할 수 있다. 이것에 의해, 위상 보간기(120)는 제 1 개수의 인버터(138_1~138_i)를 거쳐서 제 1 개수의 커패시터(122_1~122_i)를 제 1 입력(124_1)에 접속하고 제 2 개수의 인버터(138_i+1~138_n)를 거쳐서 제 2 개수의 커패시터(122_i+1~122_n)를 제 2 입력(124_2)에 접속하도록 구성될 수 있다.
다시 말해서, 위상 보간기(120)는 복수의 커패시터 셀(140_1~140_n)을 포함할 수 있고, 복수의 커패시터 셀(140_1~140_n)의 각 커패시터 셀은 복수의 인버터(138_1~138_n) 중 하나의 인버터 및 직렬로 접속된 복수의 커패시터(122_1~122_n) 중 하나의 커패시터를 포함한다. 이것에 의해, 위상 보간기(120)는 변조 정보(130)에 따라 제 1 입력(124_1)과 출력(126) 사이 또는 제 2 입력(124_2)과 출력(126) 사이에서 복수의 커패시터 셀(140_1~140_n)의 각 커패시터 셀을 접속하도록 구성될 수 있다. 다시 말해서, 위상 보간기(120)는 변조 정보(130)에 따라 제 1 입력(124_1)과 출력(126) 사이에서 제 1 개수의 커패시터 셀(140_1~140_i) 및 제 2 입력(124_2)과 출력(126) 사이에서 제 2 개수의 커패시터 셀(140_i+1~140_n)을 스위칭하도록 구성될 수 있다.
디지털-시간 변환기(131)는 예컨대 노드 필트에 존재하는 위상 변조 신호(136)를 클록 변조 신호(144)로 변환하도록 구성된 아날로그-디지털 변환기(142)를 포함할 수 있다. 따라서, 디지털-시간 변환기(131)는 로우 패스 필터(134)의 출력(146)에 접속될 수 있다. 또한, 아날로그-디지털 변환기(142)는 적어도 1개의 인버터(143) 또는 비교기를 포함할 수 있다.
예컨대, 제안된 해결책에서는 클록 신호 clk 및 90° 시프트된 클록 신호 clk_90은 위상 보간기(120)에 대한 입력으로서 사용될 수 있다. 0 및 90도 위상이 시프트된 신호는 보다 높은 클록 주파수로부터 디바이더에 의해 생성될 수 있다(도 5 참조). 이들 2개의 위상 시프트된 클록 신호 clk 및 clk_90은 위상 보간기(120)의 커패시터 네트워크에 의해 보간될 수 있다.
이것에 의해, 위상에 대한 정보는 노드 CXXX(126)에 존재하는 신호의 진폭에 위치한다. 이 정보는 수동 LC 필터(134)에 의해 기본 주파수를 필터링하는 것에 의해 재구성될 수 있다.
도 4는 디지털-시간 변환기의 블록도 및 디지털-시간 변환기(131)의 상이한 노드에 존재하는 신호의 도면을 나타낸다.
첫째 도면 150은 위상 보간기(120)의 출력(126)에서 위상 보간기(120)에 의해 제공되는 보간되고 변조된 위상 정보 신호(128)의 파형을 나타낸다. 여기서, 세로 좌표는 진폭을 볼트 단위로 나타내고, 가로 좌표는 시간을 초 단위로 나타낸다.
둘째 도면 152는 그 출력(146)(노드 필트)에 있어서 로우 패스 필터(134)에 의해 제공되는 위상 변조 신호(136)의 파형을 나타낸다. 여기서, 세로 좌표는 진폭을 볼트 단위로 나타내고, 가로 좌표는 시간을 초 단위로 나타낸다.
셋째 도면 154는 아날로그-디지털 변환기(142)에 의해 제공되는 클록 변조 신호(144)의 파형을 나타낸다. 여기서, 세로 좌표는 진폭을 볼트 단위로 나타내고, 가로 좌표는 시간을 초 단위로 나타낸다.
다시 말해서, 도 4는 위상 보간기(120)를 포함하는 디지털-시간 변환기(131)의 신호의 파형을 나타낸다.
위상 보간기(120)를 포함하는 디지털-시간 변환기(131)는 로우 패스 필터(134)의 인덕터 L 및 커패시터 C가 위상 노이즈에 기여하지 않기 때문에 개선된 노이즈 성능의 이점을 갖는다. 위상 노이즈에 대한 주요한 원인은 로우 패스 필터(134)의 출력에 접속된 아날로그-디지털 변환기(142)이다. 이 아날로그-디지털 변환기(142)(예컨대, 적어도 1개의 인버터(143)(도 4에 나타내는 바와 같이) 또는 적어도 1개의 비교기에 의해 실현 또는 구현되는)는 노드 필트에서의 적어도 정현파 신호로부터 CMOS(CMOS=상보성 금속 산화막 반도체) 구형파 클록을 재생성하도록 구성될 수 있다. 변환기(142)의 스위칭 레벨에서의 정현파 신호의 제한된 슬루 레이트(slew rate)는 열 및 플리커 노이즈의 이유이다. 예컨대 0° 및 90°의 개시점과 종료점은 설계에 의해 주어진다. 보간은 예컨대 0° 및 60°의 다른 거친(coarse) 위상 시프트에 대해서도 행해질 수 있고 그 경우에는 개시점과 종료점은 0° 및 60°인 것에 주의하여야 한다.
생성된 신호는 LC 로우 패스 필터(134)에 의해 필터링될 수 있고, 그 결과 시그마 델타 변조는 디지털 분해능을 증가시키기 위해 사용될 수 있다. 송신기 어플리케이션에 있어서 중요한 파 오프 노이즈(far off noise)는 LC 필터에 의해 억제될 수 있다.
도 5는 클록 신호 프로바이더(132) 및 위상 보간기(120)의 블록도를 나타낸다. 도 5에 나타내는 바와 같이, 클록 신호 프로바이더(132)는 클록 신호 clk 및 위상 시프트 클록 신호 clk_90보다 높은 클록 주파수를 갖는 클록 신호에 기초하여 클록 신호 clk 및 위상 시프트 클록 신호 clk_90을 제공하도록 구성될 수 있다.
클록 신호 프로바이더(132)는 클록 신호 clk 및 위상 시프트 클록 신호 clk_90의 클록 주파수보다 높은 클록 주파수를 갖는 클록 신호를 제공하도록 구성된 국부 발진기(160)를 포함할 수 있다.
또한, 클록 신호 프로바이더(132)는 제 1 디바이더(162)와, 제 2 디바이더(164)와, 제 3 디바이더(166) 및 멀티플렉서(168)를 포함할 수 있다. 제 1 디바이더(162)는 국부 발진기 및 4개의 출력에 접속된 제 1 입력을 포함할 수 있다. 제 2 디바이더(164)는 제 1 디바이더(164)의 4개의 출력 중 2개에 접속된 2개의 입력 및 4개의 출력을 포함할 수 있다. 제 3 디바이더(166)는 제 1 디바이더(164)의 4개의 출력 중 다른 2개에 접속된 2개의 입력 및 4개의 출력을 포함할 수 있다. 멀티플렉서는 8개의 입력 및 클록 신호 clk 및 위상 시프트 클록 신호 clk_90을 제공하기 위한 2개의 출력을 포함할 수 있고, 8개의 입력 중 4개는 제 2 디바이더(164)의 4개의 출력에 접속되고, 8개의 입력 중 다른 4개는 제 3 디바이더(166)의 4개의 출력에 접속된다.
예컨대, 국부 발진기(160)는 8㎓의 클록 주파수를 갖는 클록 신호를 제공하도록 구성될 수 있고, 클록 신호 프로바이더(132)는 제 1 디바이더(162)와, 제 2 디바이더(164)와, 제 3 디바이더(166) 및 멀티플렉서(168)를 이용하여 각각이 2㎓의 클록 주파수를 갖는 클록 신호 clk 및 위상 시프트 클록 신호 clk_90을 제공하도록 구성될 수 있다.
도 6은 커패시터 셀(140_1~140_n)(n=256)의 어레이를 포함하는 위상 보간기(120)의 블록도를 나타낸다. 각 커패시터 셀은 복수의 커패시터(122_1~122_n)(n=256) 중 하나의 커패시터 및 변조 정보에 따라 각 커패시터 셀(140_1~140_n)(n=256)의 커패시터(122_1~122_n)(n=256)를 위상 보간기(120)의 제 1 입력(124_1) 또는 위상 보간기(120)의 제 2 입력(124_2)에 접속하도록 구성되는 멀티플렉서(172_1~172_n)(n=256)를 포함한다.
예컨대, 복수의 커패시터(122_1~122_n)(n=256)의 제 1 커패시터 셀(140_1)은 제 1 멀티플렉서(172_1) 및 위상 보간기(120)의 제 1 멀티플렉서(172_1)와 출력(126) 사이에 직렬로 접속된 제 1 커패시터(122_1)를 포함할 수 있다. 제 1 멀티플렉서(172_1)는 변조 정보에 따라 제 1 커패시터(122_1)를 위상 보간기(120)의 제 1 입력(124_1) 또는 위상 보간기(120)의 제 2 입력(124_2)에 접속하도록 구성될 수 있다.
마찬가지로, 복수의 커패시터(122_1~122_n)(n=256)의 제 2 커패시터 셀(140_2)은 제 2 멀티플렉서(172_2) 및 위상 보간기(120)의 제 2 멀티플렉서(172_2)와 출력(126) 사이에 직렬로 접속된 제 2 커패시터(122_2)를 포함할 수 있다. 제 2 멀티플렉서(172_2)는 변조 정보에 따라 제 2 커패시터(122_2)를 위상 보간기(120)의 제 1 입력(124_1) 또는 위상 보간기(120)의 제 2 입력(124_2)에 접속하도록 구성될 수 있다.
일 실시형태에서는 각 멀티플렉서(172_1~172_n)는 2개의 인버터를 포함할 수 있고, 2개의 인버터 중 제 1 인버터는 위상 보간기(120)의 제 1 입력(124_1)에 접속될 수 있고, 2개의 인버터 중 제 2 인버터는 위상 보간기(120)의 제 2 입력(124_2)에 접속될 수 있다. 이것에 의해, 각 멀티플렉서(172_1~172_n)는 변조 정보에 따라 2개의 인버터 중 1개를 활성화하고 다른 쪽을 비활성화하도록 설정될 수 있다.
예컨대, 제 1 커패시터 셀(140_1)의 제 1 멀티플렉서(172_1)는 제 1 인버터(138_1_1) 및 제 2 인버터(138_1_2)를 포함할 수 있다. 제 1 인버터(138_1_1)는 위상 보간기(120)의 제 1 입력(124_1)과 제 1 커패시터(122_1) 사이에 직렬로 접속될 수 있고, 제 2 인버터(138_1_2)는 위상 보간기(120)의 제 2 입력(124_2)과 제 1 커패시터(122_1) 사이에 직렬로 접속될 수 있다. 이것에 의해, 제 1 멀티플렉서(172_1)는 제 1 커패시터(122_1)를 제 1 인버터(138_1_1)를 거쳐서 위상 보간기(120)의 제 1 입력(124_1) 또는 제 2 인버터(138_1_2)를 거쳐서 위상 보간기(120)의 제 2 입력(124_2)에 접속하도록 구성될 수 있다.
물론, 복수의 커패시터 셀(140_1~140_n)의 각 커패시터 셀이 2개의 커패시터를 포함하고, 2개의 커패시터 중 1개는 각각의 커패시터 셀의 멀티플렉서의 제 1 인버터와 위상 보간기(120)의 출력(126) 사이에 직렬로 접속될 수 있고, 2개의 커패시터의 다른 쪽은 각각의 커패시터 셀의 멀티플렉서의 제 2 인버터와 위상 보간기(120)의 출력(126) 사이에 직렬로 접속될 수 있는 것도 가능하다.
도 6의 실시형태에서는, 위상 보간기(120)는 256개의 커패시터 셀(140_1~140_n)(n=256)의 어레이를 포함하는 것에 주의하여야 한다. 물론, 위상 보간기는 2, 4, 8, 16, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192개 또는 그 이상의 커패시터 셀(140_1~140_n)의 어레이를 포함할 수 있다.
도 6에 나타내는 바와 같이, 커패시터 셀(140_1~140_n)의 어레이는 복수의 행과 열에 배열될 수 있고, 위상 보간기(120)는 온도계 부호를 사용하여 변조 정보(103)를 복수의 행 제어 신호 및 복수의 열 제어 신호로 변환하고, 행 제어 신호 및 열 제어 신호로 커패시터 셀(140_1~140_2)의 멀티플렉서(172_1~172_n)를 제어하도록 구성될 수 있다.
예컨대, 도 6을 참조하면, 커패시터 셀(140_1~140_n)은 16행 및 16열에 배열될 수 있고, 위상 보간기(120)는 변조 정보(130)를 16개의 열 제어 신호 col_0~col_15 및 16개의 행 제어 신호 lin_0~lin_15로 변환하도록 구성될 수 있다.
또한, 복수의 커패시터 셀(140_1~140_n)의 각 커패시터 셀(140_1~140_n)은 각각의 커패시터 셀(140_1~140_n)에 대응하는 복수의 열 제어 신호 col_0~col_15 중 하나의 열 제어 신호 및 복수의 행 제어 신호 lin_0~lin_15 중 하나의 행 제어 신호에 따라 각 커패시터 셀(140_1~140_n)의 멀티플렉서(172_1~172_n)에 대한 제어 신호를 제공하도록 구성되는 논리 게이트(174_1~174_n)를 포함할 수 있다.
예컨대, 복수의 커패시터 셀(140_1~140_n)의 제 1 커패시터 셀(140_1)은 복수의 열 제어 신호 col_0~col_15 중 제 1 열 제어 신호 col_0 및 복수의 행 제어 신호 lin_0~lin_15 중 제 1 행 제어 신호 lin_0을 수신하고, 제 1 열 제어 신호 col_0 및 제 1 행 제어 신호 lin_0에 따라 제 1 멀티플렉서(172_1)에 대한 제어 신호를 제공하도록 구성되는 제 1 논리 게이트(174_1)를 포함할 수 있다.
논리 게이트(174_1~174_n)는 각 커패시터 셀(140_1~140_n)에 대응하는 복수의 열 제어 신호 col_0~col_15의 열 제어 신호 및 복수의 행 제어 신호 lin_0~lin_15의 행 제어 신호의 논리 AND 연산을 행하도록 구성될 수 있고, 각각의 커패시터 셀(140_1~140_n)의 멀티플렉서(172_1~172_n)에 대한 제어 신호는 AND 연산의 결과에 기초한다.
또한, 보다 낮은 차수를 갖는 열의 커패시터 셀의 논리 게이트(174_1~174_n)는 보다 높은 차수(또는 지수)를 갖는 열에 대응하는 열 제어 신호를 수신하고, 보다 높은 차수(또는 지수)를 갖는 열에 대응하는 열 제어 신호에 따라 각 열 제어 신호 및 각 행 제어 신호를 무시하도록 더 구성될 수 있다.
논리 게이트(174_1~174_n)는 각각의 커패시터 셀(140_1~140_n)의 멀티플렉서(172_1~172_n)를 위한 제어 신호를 얻기 위해 보다 높은 차수를 갖는 열에 대응하는 열 제어 신호 및 AND 연산의 결과의 논리 OR 연산을 행하도록 구성될 수 있다.
그 목적을 위해, 각 논리 게이트(174_1~174_n)는 AND 게이트 및 OR 게이트를 포함할 수 있고, AND 게이트는 각 커패시터 셀(140_1~140_n)에 대응하는 복수의 열 제어 신호 col_0~col_15의 열 제어 신호 및 복수의 행 제어 신호 lin_0lin_15의 행 제어 신호를 수신하도록 구성될 수 있다. OR 게이트는 멀티플렉서를 위한 제어 신호를 얻기 위해 보다 높은 차수를 갖는 열에 대응하는 열 제어 신호 및 AND 게이트에 의해 제공되는 신호를 수신하도록 구성될 수 있다.
예컨대, 제 1 논리 게이트는 AND 게이트 및 OR 게이트를 포함할 수 있고, AND 게이트는 제 1 열 제어 신호 col_0 및 제 1 행 제어 신호 lin_0을 수신하도록 구성된다. OR 게이트는 제 1 멀티플렉서(172_1)를 위한 제어 신호를 얻기 위해 제 2 열 제어 신호 col_1 및 AND 게이트에 의해 제공되는 신호를 수신하도록 구성될 수 있다.
마찬가지로, 제 2 논리 게이트(174_2)는 AND 게이트 및 OR 게이트를 포함할 수 있고, AND 게이트는 제 2 열 제어 신호 col_1 및 제 1 행 제어 신호 lin_0을 수신하도록 구성된다. OR 게이트는 제 2 멀티플렉서(172_2)를 위한 제어 신호를 얻기 위해 제 3 열 제어 신호 col_2 및 AND 게이트에 의해 제공되는 신호를 수신하도록 구성될 수 있다.
도 6에 나타내는 바와 같이, 위상 보간기(120)는 변조 정보(130)(예컨대, 8비트 이상의 변조 정보)에 기초하여 복수의 열 제어 신호를 제공하도록 구성되는 열 디코더(190) 및 변조 정보에 기초하여 복수의 행 제어 신호를 제공하도록 구성되는 행 디코더(192)를 포함할 수 있다.
다시 말해서, 위상 보간기(120)는 멀티플렉서를 갖는 커패시터 어레이일 수 있다. 그것은 도 6에 나타내는 바와 같이 배열될 수 있다. 이 배열에서는 최대 12비트(4096 스텝) 또는 그 이상의 온도계 부호화된 어레이를 위한 디지털 분해능이 가능하다.
다시 말해서, 디지털-시간 변환기는 커패시터 네트워크에 의해 위상 보간을 행하고, 커패시터의 일부를 클록 신호 clk로 또한 다른 일부를 위상 시프트 클록 신호 clk_90으로 스위칭하도록 구성될 수 있다. 두 부분 사이의 관계는 결과적인 위상 시프트를 결정한다. 또한, 디지털-시간 변환기는 수동 LC 필터에 의해 위상에 대한 정보를 필터링하도록 구성될 수 있다. 또한, 디지털-시간 변환기는 인버터 또는 비교기에 의해 필터링 후의 클록을 재구성하도록 구성될 수 있다.
디지털-시간 변환기(131)는 어레이로 배열된 멀티플렉서를 갖는 커패시터를 포함할 수 있다. 또한, 디지털-시간 변환기(131)는 디지털 전치 왜곡(pre-distortion) 또는 커패시터의 비선형 사이징에 의한 고유 비선형성을 보상하도록 구성될 수 있다.
도 7a는 디지털-시간 변환기의 시간 시프트의 시뮬레이션 결과를 도시한다. 여기서, 세로 좌표는 위상 보간기의 출력이 풀스윙의 50%를 넘을 때의 시간을 ㎱=10-9초 단위로 나타내고, 가로 좌표는 변조 정보(10비트 또는 1024 스텝)를 나타낸다.
도 7b는 디지털-시간 변환기의 고유 비선형성을 도시한다. 여기서, 세로 좌표는 이상적인 시간과 비교하여 50%의 교차 시간의 오차를 ㎰(피코초=10-12초) 단위로 나타내고, 가로 좌표는 변조 정보(10비트 또는 1024 스텝)를 나타낸다.
다시 말해서, 도 7a는 변조 정보에 따라 출력 신호(도 4에서의 154)가 높이의 절반에 도달하는 때의 시간을 측정한 것이다. 여기서, 직선이 이상적일 것이다. 도 7b는 오차, 즉 직선으로부터의 편차(또는 차)를 나타낸다.
도 7b에 나타내는 바와 같이, 시뮬레이션은 이 구조가 고유 비선형성을 갖는 것을 나타낸다. 비선형성은 시스템 및 상수에 의해 주어지고, 따라서 디지털 전치 왜곡 또는 커패시터의의 비선형 사이징에 의해 보상될 수 있다.
도 8은 위상 보간기(120)를 동작시키기 위한 방법(300)의 순서도를 나타낸다. 위상 보간기는 클록 신호 clk를 위한 제 1 입력(124_1)과, 위상 시프트 클록 신호 clk_90을 위한 제 2 입력(124_2)과, 출력(126) 및 복수의 커패시터(122_1~122_n)를 포함한다. 이 방법은 302에서 변조 정보에 따라 제 1 입력(124_1)과 출력(126) 사이의 제 1 개수의 커패시터(122_1~122_i) 및 제 2 입력(124_2)과 출력(126) 사이의 제 2 개수의 커패시터(122_i+1~122_n)를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하는 것을 포함한다.
몇몇 측면이 장치의 문맥에서 설명되었지만, 이들 측면은 블록 또는 장치가 방법 스텝 또는 방법 스텝의 특징에 대응하는 상응하는 방법의 설명을 또한 나타내는 것은 분명하다. 마찬가지로, 방법 스텝의 문맥에 있어서 설명되는 측면은 대응하는 블록 또는 대응하는 장치의 항목 또는 특징의 설명을 또한 나타낸다. 방법 스텝의 일부 또는 전부는 마이크로프로세서, 프로그램 가능한 컴퓨터 또는 전자 회로와 같은 하드웨어 장치(또는 이들을 사용하는 것)에 의해 실행될 수 있다. 가장 중요한 방법의 스텝의 몇몇은 1개 이상의 그러한 장치에 의해 실행될 수 있다.
구현은 하드웨어 또는 소프트웨어로 이루어질 수 있고, 또는 각각의 방법이 행해지도록 프로그램 가능한 컴퓨터 시스템과 협업하는(또는 협업할 수 있는) 전자적으로 판독 가능한 제어 신호가 저장된 디지털 기억 매체, 예컨대 플로피디스크, DVD, 블루레이, CD, ROM, PROM, EPROM, EEPROM 또는 FLASH 메모리를 사용하여 행해질 수 있다. 전자적으로 판독 가능한 제어 신호를 포함하는 데이터 캐리어가 제공될 수 있으며, 제어 신호는 본 명세서에 기재된 방법이 행해지도록 프로그램 가능한 컴퓨터 시스템과 협업할 수 있다.
구현은 또한 비일시적인 매체에서 프로그램 코드를 갖는 컴퓨터 프로그램 제품의 형태일 수 있고, 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터에서 실행될 때 방법을 행하기 위해 동작 가능하다. 프로그램 코드는 기계 판독 가능 캐리어에 저장될 수 있다.
상술한 것은 단지 예시이고, 본 명세서에 설명된 구성 및 상세의 수정 및 변형이 다른 당업자에게는 분명할 것이 이해된다. 따라서, 이것은 이하의 청구항의 범위에 의해서만 한정되고 상기 서술 및 설명으로서 제시된 특정한 상세에 의해서 한정되지 않는다는 의도이다.

Claims (22)

  1. 위상 보간기로서,
    복수의 커패시터와,
    클록 신호를 수신하도록 구성되는 제 1 입력과,
    위상 시프트 클록 신호를 수신하도록 구성되는 제 2 입력과,
    출력을 포함하되,
    상기 위상 보간기는 변조 정보에 따라 상기 제 1 입력과 상기 출력 사이의 제 1 개수의 상기 커패시터 및 상기 제 2 입력과 상기 출력 사이의 제 2 개수의 상기 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성되는
    위상 보간기.
  2. 제 1 항에 있어서,
    상기 위상 보간기는 복수의 인버터를 더 포함하고,
    상기 위상 보간기는 제 1 개수의 상기 인버터를 거쳐서 상기 제 1 개수의 상기 커패시터를 상기 제 1 입력에 접속하고 제 2 개수의 상기 인버터를 거쳐서 상기 제 2 개수의 상기 커패시터를 상기 제 2 입력에 접속하도록 구성되는
    위상 보간기.
  3. 제 1 항에 있어서,
    상기 제 1 개수의 상기 커패시터 및 상기 제 2 개수의 상기 커패시터는 상기 복수의 커패시터를 형성하는
    위상 보간기.
  4. 제 1 항에 있어서,
    상기 복수의 커패시터의 각각은 동일한 용량치(capacitance value)를 포함하는
    위상 보간기.
  5. 제 1 항에 있어서,
    상기 위상 시프트 클록 신호는 상기 클록 신호의 위상 시프트 버전인
    위상 보간기.
  6. 제 1 항에 있어서,
    상기 위상 보간기는 상기 변조 정보에 따라 상기 제 1 개수의 상기 커패시터를 상기 제 1 입력에, 상기 제 2 개수의 상기 커패시터를 상기 제 2 입력에 접속하도록 구성되는 복수의 멀티플렉서를 더 포함하는
    위상 보간기.
  7. 제 6 항에 있어서,
    각각의 멀티플렉서는 2개의 인버터를 포함하고,
    상기 2개의 인버터 중 제 1 인버터는 상기 제 1 입력에 접속되고, 상기 2개의 인버터 중 제 2 인버터는 상기 제 2 입력에 접속되고,
    각각의 멀티플렉서는 상기 변조 정보에 따라 상기 2개의 인버터 중 1개를 활성화하고 다른 1개를 비활성화하도록 구성되는
    위상 보간기.
  8. 제 7 항에 있어서,
    상기 제 1 인버터는 상기 제 1 입력과 상기 복수의 커패시터 중 하나의 커패시터 사이에 직렬로 접속되고,
    상기 제 2 인버터는 상기 제 2 입력과 상기 하나의 커패시터 사이에 직렬로 접속되는
    위상 보간기.
  9. 제 7 항에 있어서,
    상기 제 1 인버터는 상기 제 1 입력과 상기 복수의 커패시터 중 하나의 커패시터 사이에 직렬로 접속되고,
    상기 제 2 인버터는 상기 제 2 입력과 상기 복수의 커패시터 중 다른 커패시터 사이에 직렬로 접속되는
    위상 보간기.
  10. 제 1 항에 있어서,
    상기 위상 보간기는 커패시터 셀의 어레이를 포함하고,
    각각의 커패시터 셀은 상기 복수의 커패시터 중 하나의 커패시터 및 상기 변조 정보에 따라 상기 각각의 커패시터 셀의 상기 커패시터를 상기 위상 보간기의 상기 제 1 입력 또는 상기 위상 보간기의 상기 제 2 입력에 접속하도록 구성되는 멀티플렉서를 포함하는
    위상 보간기.
  11. 제 10 항에 있어서,
    상기 커패시터 셀의 어레이는 복수의 행 및 열로 배열되고,
    상기 위상 보간기는 온도계 부호(thermometer code)를 사용하여 상기 변조 정보를 복수의 행 제어 신호 및 복수의 열 제어 신호로 변환하고, 상기 행 제어 신호 및 상기 열 제어 신호에 의해 상기 커패시터 셀의 상기 멀티플렉서를 제어하도록 구성되는
    위상 보간기.
  12. 제 11 항에 있어서,
    각각의 커패시터 셀은 상기 각각의 커패시터 셀에 대응하여 상기 복수의 열 제어 신호 중 하나의 열 제어 신호 및 상기 복수의 행 제어 신호 중 하나의 행 제어 신호에 따라 상기 각각의 커패시터 셀의 상기 멀티플렉서에 대한 제어 신호를 제공하도록 구성되는 논리 게이트를 포함하는
    위상 보간기.
  13. 제 10 항에 있어서,
    상기 변조 정보에 기초하여 복수의 열 제어 신호를 제공하도록 구성되는 열 디코더와,
    상기 변조 정보에 기초하여 복수의 행 제어 신호를 제공하도록 구성되는 행 디코더를 더 포함하고,
    상기 커패시터 셀의 어레이는 복수의 행 및 열로 배열되고,
    각각의 커패시터 셀은 상기 각각의 커패시터 셀에 대응하는 상기 복수의 열 제어 신호 중 하나의 열 제어 신호 및 상기 복수의 행 제어 신호 중 하나의 행 제어 신호를 수신하고, 상기 각각의 열 제어 신호 및 상기 각각의 행 제어 신호에 기초하여 상기 각각의 커패시터 셀의 상기 멀티플렉서를 제어하기 위한 제어 신호를 제공하도록 구성되는 논리 게이트를 포함하는
    위상 보간기.
  14. 제 13 항에 있어서,
    보다 낮은 차수를 갖는 열의 커패시터 셀의 논리 게이트는 보다 높은 차수를 갖는 열에 대응하는 열 신호를 수신하고, 상기 보다 높은 차수를 갖는 열에 대응하는 상기 열 제어 신호에 따라 상기 각각의 열 제어 신호 및 상기 각각의 행 제어 신호를 무시하도록 더 구성되는
    위상 보간기.
  15. 클록 신호 및 위상 시프트 클록 신호를 제공하도록 구성되는 클록 신호 프로바이더와,
    상기 클록 신호를 수신하도록 구성되는 제 1 입력과, 상기 위상 시프트 클록 신호를 수신하도록 구성되는 제 2 입력 및 출력을 포함하는 위상 보간기―상기 위상 보간기는 변조 정보에 따라 상기 제 1 입력과 상기 출력 사이의 제 1 개수의 커패시터 및 상기 제 2 입력과 상기 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성됨―와,
    위상 변조 신호를 얻기 위해 상기 보간되고 변조된 위상 정보 신호를 저역 통과 필터링하도록 구성되는 로우 패스 필터를 포함하는
    디지털-시간 변환기.
  16. 제 15 항에 있어서,
    상기 위상 변조 신호를 클록 변조 신호로 변환하도록 구성되는 아날로그-디지털 변환기를 더 포함하는
    디지털-시간 변환기.
  17. 제 16 항에 있어서,
    상기 디지털-시간 변환기는 인버터 또는 비교기에 의해 구현되는
    디지털-시간 변환기.
  18. 제 15 항에 있어서,
    상기 로우 패스 필터는 인덕터 및 커패시터를 포함하는
    디지털-시간 변환기.
  19. 제 15 항에 있어서,
    상기 클록 신호 프로바이더는 상기 클록 신호 및 상기 위상 시프트 클록 신호보다 높은 클록 주파수를 갖는 초기 클록 신호에 기초하여 상기 클록 신호 및 상기 위상 시프트 클록 신호를 제공하도록 구성되는
    디지털-시간 변환기.
  20. RF 신호를 제공 또는 수신하도록 구성되는 RF 회로와,
    상기 RF 회로에 연결되는 안테나 포트를 포함하고,
    상기 RF 회로는 클록 신호를 수신하도록 구성되는 제 1 입력, 위상 시프트 클록 신호를 수신하도록 구성되는 제 2 입력, 출력 및 복수의 커패시터를 포함하는 위상 보간기를 포함하고,
    상기 위상 보간기는 변조 정보에 따라 상기 제 1 입력과 상기 출력 사이의 제 1 개수의 커패시터 및 상기 제 2 입력과 상기 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하도록 구성되는
    이동 통신 장치.
  21. 클록 신호를 수신하도록 구성되는 제 1 입력, 위상 시프트 클록 신호를 수신하도록 구성되는 제 2 입력, 출력 및 복수의 커패시터를 포함하는 위상 보간기를 동작시키는 방법으로서,
    변조 정보에 따라 상기 제 1 입력과 상기 출력 사이의 제 1 개수의 상기 커패시터 및 상기 제 2 입력과 상기 출력 사이의 제 2 개수의 상기 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하는
    방법.
  22. 컴퓨터 또는 마이크로프로세서에서 실행되는 경우, 클록 신호를 수신하도록 구성되는 제 1 입력, 위상 시프트 클록 신호를 수신하도록 구성되는 제 2 입력, 출력 및 복수의 커패시터를 포함하는 위상 보간기를 동작시키는 방법을 실행시키기 위한 프로그램 코드를 갖는 컴퓨터 프로그램이 저장되는 비일시적 기억 매체로서,
    상기 방법은 변조 정보에 따라 상기 제 1 입력과 상기 출력 사이의 제 1 개수의 커패시터 및 상기 제 2 입력과 상기 출력 사이의 제 2 개수의 커패시터를 스위칭하는 것에 의해 보간되고 변조된 위상 정보 신호를 제공하는 단계를 포함하는
    비일시적 기억 매체.
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