CN103490776B - 一种基于数字上变频的超宽带跳频频率合成器 - Google Patents

Abstract

本发明公开了一种基于数字上变频的超宽带跳频频率合成器，包括PC机、现场可编程门阵列FPGA、时钟产生器、DA转换器及低通滤波器，所述现场可编程门阵列FPGA内设置有跳频序列存储器、跳频载波信号发生单元、调制基带插值滤波单元及上变频单元，所述跳频序列存储器通过信号线与跳频载波信号发生单元连接，所述跳频载波信号发生单元和调制基带插值滤波单元分别通过两条信号线与上变频单元连接。本发明通过数字上变频的方式直接将数字基带调制到载波上，从而产生任意数字调制的跳频信号，跳频带宽达到800MHz,调制带宽优于100MHz，且没有载波泄露、IQ不平衡等问题。

Description

一种基于数字上变频的超宽带跳频频率合成器

技术领域

本发明涉及一种频率合成器，尤其涉及一种基于数字上变频的超宽带跳频频率合成器。

背景技术

定频通信是通过固定的载波来传递音频或数据等调制信息，而跳频通信是通过跳频的载波来传递调制信息，跳频通信因具有良好的抗多径衰落、抗干扰和防捕获能力而被广泛应用在GSM、卫星通信、电台通信、水下通信、无线局域网等多个领域。当前在跳频通信中常用的有FSK、MSK、PSK、ASK、QAM、QPR等数字调制方式。与定频通信相比，跳频通信具有优良的防捕获和抗多径衰落能力，跳频带宽越大抗干扰能力就越强，频率切换越快防跟踪和防捕获能力就越强，调制性能越好失真度和误码率就越低，因此，跳频通信系统需要超宽带、高跳速和优良数字调制特性的跳频频率合成器。

当前的跳频频率合成方法主要有两种：直接/间接锁相方法（PLL）和直接数字频率合成（DDS）方法。锁相方法容易获得更大的输出带宽和优良的相噪特性，但频率稳定时间长，频率分辨率较低，而且不能在其中直接加入数字调制信号，一般还要使用模拟上变频器将调制信号调制到载波上，而模拟上变频器存在载波泄露、幅度不平衡等众多问题，影响了调制信号的质量，且由于增加了额外的电路，导致系统的复杂度增加。DDS方法采用全数字结构，具有频率分辨率高、频率稳定时间短、输出频率稳定性好、相噪低等优点，近年来已广泛的应用在跳频系统中，但受DDS采样率和数模转换位数的限制，目前的一般DDS方法输出频率低，且杂散特性差，在宽带应用时必须通过倍频、混频或与PLL联合的方式扩展带宽，电路复杂。

专利CN102468868A公开了一种DDS信号发生器，其包括相位累加器、加法器和波形存储器，所述DDS信号发生器还包括频率控制字存储单元和取点控制单元，所述频率控制字存储单元用于存储频率控制字表，所述频率控制字表包括多个根据用户设置的频率计算出的频率控制字，所述取点控制单元根据跳频间隔从所述频率控制字表中获取频率控制字，使得所述DDS信号发生器根据所述频率控制字来控制输出频率。该DDS信号发生器虽可实现跳频功能，但只能产生1.5MHz～250MHz的跳频载波信号，存在输出带宽低、不能增加数字调制等缺点。

由此可见，现有技术有待于进一步的改进和提高。

发明内容

本发明为避免上述现有技术存在的不足之处，提供了一种基于数字上变频的超宽带跳频频率合成器。

本发明所采用的技术方案为：

一种基于数字上变频的超宽带跳频频率合成器，包括PC机、现场可编程门阵列FPGA、时钟产生器、DA转换器及低通滤波器，所述PC机和时钟产生器均通过信号线与现场可编程门阵列FPGA连接，所述现场可编程门阵列FPGA和时钟产生器均通过多条信号线与DA转换器连接，所述DA转换器通过信号线与低通滤波器连接；所述现场可编程门阵列FPGA内设置有跳频序列存储器、跳频载波信号发生单元、调制基带插值滤波单元及上变频单元，所述跳频序列存储器通过信号线与跳频载波信号发生单元连接，所述跳频载波信号发生单元和调制基带插值滤波单元分别通过两条信号线与上变频单元连接；所述跳频序列存储器用于存储各跳频频率点的参数控制字，所述参数控制字包括幅度补偿值、相位控制字、驻留时间和切换时间，所述跳频载波信号发生单元用于产生数字跳频载波信号，所述调制基带插值滤波单元用于对来自外部的数字调制基带信号进行插值滤波，经插值滤波后，上述来自外部的数字调制基带信号的采样率提高；所述上变频单元用于将上述数字调制基带信号调制到上述数字跳频载波信号上产生调制数字载波信号。

所述数字跳频载波信号为8路并行正交数字跳频载波信号，上述来自外部的数字调制基带信号经插值滤波后变为8路并行输出的数字调制基带信号，所述调制数字载波信号为8路并行调制数字载波信号；所述现场可编程门阵列FPGA内还设置有并串转换单元，所述并串转换单元通过双通道DDR数据接口与上述DA转换器相连，所述并串转换单元用于将上述8路并行调制数字载波信号转换成2路串行信号，所述2路串行信号经上述双通道DDR数据接口传输至DA转换器。

所述现场可编程门阵列FPGA向外部提供基带参考时钟和跳频同步脉冲，所述跳频序列存储器最多支持4000个频率点，每个频率点采用128bits的信息字长，其中，第127～100bit代表该频率点的幅度补偿值、第99～64bit代表该频率点的相位控制字、第63～32bit代表该频率点的驻留时间、第31～0bit代表该频率点的切换时间；所述切换时间和驻留时间的取值范围为10～0.0000002s。

所述跳频载波信号发生单元包括跳频脉冲产生/信息分离模块、8倍相位累加器及正弦/余弦查找表。

所述调制基带插值滤波单元内设置有多相插值滤波器，上述来自外部的数字调制基带信号为16位I路/Q路数字调制基带信号，所述I路/Q路数字调制基带信号为相位正交的两路信号，所述I路/Q路数字调制基带信号的采样率为262.5MSPS，所述多相插值滤波器用来提高I路/Q路数字调制基带信号的采样率，提高I路/Q路数字调制基带信号的采样率的过程即为插值滤波过程，经插值后的I路/Q路数字调制基带信号变为I1～I8/Q1～Q8数字调制基带信号8路并行输出。

所述I路/Q路数字调制基带信号的输入与上述基带参考时钟和跳频同步脉冲同步。

所述DA转换器上设置有时钟接口和4线SPI配置端口，所述时钟接口包括数据时钟接口DCI、同步时钟接口DCO及采样时钟接口CLK；所述现场可编程门阵列FPGA内还设置有DCM时钟分配模块和IO端口；所述时钟产生器上设置有差分时钟接口和3线SPI配置端口；上述2路串行信号经上述双通道DDR数据接口传输至DA转换器时，来自于并串转换单元的数据时钟同步送出到DA转换器的数据时钟接口DCI，DCM时钟分配模块的输入与DA转换器的同步时钟接口DCO的输出相连，DCM时钟分配模块分配后生成262.5MHz和525MHz的内部处理时钟；所述DA转换器的4线SPI配置端口与FPGA的IO端口相连，所述时钟产生器的3线SPI端口与FPGA的IO端口相连。

所述PC机可通过上述4线SPI配置端口和3线SPI配置端口对上述DA转换器和时钟产生器进行初始化，使DA转换器工作在普通模式并自动对齐其内部的采样时钟，并使时钟产生器产生2.1GHz的差分时钟信号；所述PC机可对上述现场可编程门阵列FPGA的内部参数进行控制，对FPGA的内部参数进行控制是指对存储在跳频序列存储器内的各跳频频率点的参数控制字进行配置。

所述DA转换器与低通滤波器之间设置有变压器，所述DA转换器用于将上述2路串行信号合并后转换成模拟电压信号并将该模拟电压信号传输至变压器，所述变压器可将该模拟电压信号转换成单端信号并将该单端信号传输至上述低通滤波器；所述低通滤波器的通带截止频率为850MHz，用于对上述单端信号进行滤波，抑制大于850MHz的杂散信号；所述低通滤波器的输出即为上述基于数字上变频的超宽带跳频频率合成器的输出，输出信号频率为10MHz～850MHz。

所述PC机与现场可编程门阵列FPGA之间设置有接口电压转换器。

由于采用了上述技术方案，本发明所取得的有益效果为：

1、本发明采用全数字频率合成的方式产生超宽带跳频载波，充分发挥了数字频率合成方式频率切换快、分辨率高、扩展性好、输出信号杂散低、信号稳定性好、带内频响特性好等优点，并采用数字上变频的方式将数字调制基带信号直接调制到跳频载波信号上，避免了使用模拟上变频器，提高了调制信号的质量，简化了电路结构。

2、本发明通过提高采样率使输出频率覆盖10MHz～800MHz,跳频宽带比一般DDS大幅提高，频率切换速度快，且频率分辨率高。

3、本发明通过数字上变频的方式直接将数字基带调制到载波上，从而产生任意数字调制的跳频信号，跳频带宽达到800MHz，调制带宽优于100MHz，且没有载波泄露、IQ不平衡等问题，大幅提高了跳频合成器的调制性能，有效地解决了频率稳定时间长、带宽小、频率分辨率低、杂散差、任意数字调制上变频等技术难题。

附图说明

图1为本发明的原理框图。

图2为本发明中DA转换器的电路示意图。

图3为本发明中8路并行正交数字跳频载波信号产生的原理框图。

图4为本发明中数字调制基带信号插值滤波的原理框图。

图5为本发明中上变频的原理框图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的详细说明，但本发明并不限于这些实施例。

如图1所示，一种基于数字上变频的超宽带跳频频率合成器，包括PC机、现场可编程门阵列FPGA、时钟产生器、DA转换器及低通滤波器，所述PC机通过ISA接口和信号线与现场可编程门阵列FPGA相连，所述时钟产生器通过信号线与现场可编程门阵列FPGA连接，所述现场可编程门阵列FPGA和时钟产生器均通过多条信号线与DA转换器连接，所述DA转换器通过信号线与低通滤波器连接；所述现场可编程门阵列FPGA内设置有跳频序列存储器、跳频载波信号发生单元、调制基带插值滤波单元及上变频单元，所述跳频序列存储器通过频率控制字信号线与跳频载波信号发生单元连接，所述跳频载波信号发生单元和调制基带插值滤波单元分别通过I路和Q路两条信号线与上变频单元连接；所述跳频序列存储器用于存储各跳频频率点的参数控制字，所述参数控制字包括幅度补偿值、相位控制字、驻留时间和切换时间，所述跳频载波信号发生单元用于产生数字跳频载波信号，所述调制基带插值滤波单元用于对来自外部的数字调制基带信号进行插值滤波，经插值滤波后，上述来自外部的数字调制基带信号的采样率可提高8倍；所述上变频单元用于将上述数字调制基带信号调制到上述数字跳频载波信号上产生调制数字载波信号。

现场可编程门阵列FPGA芯片采用高速大容量芯片XC6VSX315t，所述FPGA芯片的接口工作电压为2.5V，上述ISA接口的工作电压为3.3V，由于两者的工作电压不匹配，因此，所述PC机与现场可编程门阵列FPGA之间设置有接口电压转换器。

所述数字跳频载波信号为8路并行正交数字跳频载波信号C1～C8/S1～S8，上述来自外部的数字调制基带信号经插值滤波后变为8路并行输出的数字调制基带信号I1～I8/Q1～Q8，所述调制数字载波信号为8路并行调制数字载波信号F1～F8；所述现场可编程门阵列FPGA内还设置有并串转换单元，所述并串转换单元通过双通道DDR数据接口与上述DA转换器相连，所述并串转换单元用于将上述8路并行调制数字载波信号转换成2路串行信号，所述2路串行信号经上述双通道DDR数据接口传输至DA转换器。

如图2所示，所述DA转换器采用高速数字模拟转换芯片AD9739A，所述DA转换器上设置有时钟接口和4线SPI配置端口，所述时钟接口包括数据时钟接口DCI、同步时钟接口DCO及采样时钟接口CLK；所述现场可编程门阵列FPGA内还设置有DCM时钟分配模块和IO端口；所述时钟产生器采用频率合成芯片ADF4350，所述时钟产生器上设置有差分时钟接口和3线SPI配置端口，所述DA转换器的采样时钟输入与时钟产生器的差分输出相连，所述时钟产生器产生频率为2.1GHz的差分时钟信号提供给DA转换器，参考时钟信号10MHz由外部提供；上述2路串行信号经上述双通道DDR数据接口传输至DA转换器时，来自于并串转换单元的数据时钟同步送出到DA转换器的数据时钟接口DCI，DCM时钟分配模块的输入与DA转换器的同步时钟接口DCO的输出相连，DCM时钟分配模块分配后生成262.5MHz和525MHz的内部处理时钟；所述DA转换器的4线SPI配置端口与FPGA的IO端口相连，所述时钟产生器的3线SPI端口与FPGA的IO端口相连。

所述PC机可通过上述4线SPI配置端口和3线SPI配置端口对上述DA转换器和时钟产生器进行初始化，使DA转换器工作在普通模式并自动对齐其内部的采样时钟，并使时钟产生器产生2.1GHz的差分时钟信号；所述PC机可对上述现场可编程门阵列FPGA的内部参数进行控制，对FPGA的内部参数进行控制是指对存储在跳频序列存储器内的各跳频频率点的参数控制字进行配置。

如图3所示，所述跳频载波信号发生单元包括跳频脉冲产生/信息分离模块、8倍相位累加器及正弦/余弦查找表。

本发明采用并行8路正弦和余弦查找表的方式产生采样率为2.1GSPS的正交跳频载波信号提供给数字上变频单元，正弦和余弦各分为8路并行输出，每路信号的采样率为262.5MSPS，8路正交数字载波信号产生的原理框图如图3所示。由于8路并行输出的信号在时域上各差一个2.1GSPS的采样周期，所以在同一时刻每两个相邻查找表的地址也分别相差一个相位控制字P。跳频信号的频率分辨率取决于查找表的相位控制字的位数N，即

频率分辨率=采样率÷(2^N)

本发明采用35位相位控制字，频率分辨率约等于0.061Hz，经过截位取25位控制字去查表可有效节省现场可编程门阵列FPGA中跳频序列存储器资源的使用，跳频信号的频率取决于相位控制字P，而

相位控制字P=跳频频率×(2^N)÷采样率

由奈奎斯特采样定理可知，2.1GSPS采样率可满足稳定输出低于800MHz信号的要求。

所述FPGA向外部提供基带参考时钟和跳频同步脉冲信号，所述跳频序列存储器由PC机通过ISA接口进行配置，所述跳频序列存储器最多支持4000个频率点，每个频率点采用128bits的信息字长，此128bits信息字长里存储有各跳频频率点的参数控制字，其中，第127～100bit代表该频率点的幅度补偿值、第99～64bit代表该频率点的相位控制字、第63～32bit代表该频率点的驻留时间、第31～0bit代表该频率点的切换时间；所述切换时间和驻留时间的取值范围为10～0.0000002s，且各参数控制字都按下式计算：

控制字T=时间×262500000，时间单位为秒（s）

配置完跳频序列存储器的信息后，PC机通过ISA接口发送触发命令开始跳频，FPGA的内部循环顺序调用各频率点的128bits，根据驻留时间和频率切换时间生成跳频脉冲，根据相位控制字控制8倍相位累加器并产生相应的跳频载波信号。每个频率从信息调用到信号输出的延时为34个时钟周期，即120纳秒，因此，本发明的跳频频率切换时间优于200纳秒。为了补偿DA转换后滤波器对输出带内频响的影响，每个频率点信息字中的幅度补偿值可用来调节各频率点的幅度误差，调节范围为0～-12dB，此项功能有效地改善了带内频响特性。

如图1所示，所述调制基带插值滤波单元内设置有多相插值滤波器，上述来自外部的数字调制基带信号为16位I路/Q路数字调制基带信号，该两路数字调制基带信号均采用差分LVDS电平，所述I路/Q路数字调制基带信号为相位正交的两路信号，所述I路/Q路数字调制基带信号的采样率为262.5MSPS，所述多相插值滤波器用来提高I路/Q路数字调制基带信号的采样率，提高I路/Q路数字调制基带信号的采样率的过程即为插值滤波过程，经插值后的I路/Q路数字调制基带信号变为I1～I8/Q1～Q8数字调制基带信号8路并行输出；所述I路/Q路数字调制基带信号的输入与上述基带参考时钟和跳频同步脉冲同步。

如图4所示，本发明中外部数字调制基带信号的采样率为262.5MSPS，分为I路和Q路输入，数据输入与262.5MHz基带参考时钟和跳频同步脉冲同步，支持任意调制格式的数字基带信号，调制带宽优于100MHz。为了适应数字上变频的需要，在数字上变频前必须将基带信号的采样率提升到2.1GSPS。本发明采用多相插值滤波器来提高I路和Q路基带信号的采样率，设采样率为262.5MSPS的输入基带信号为x(n)，x(n)经过八倍插值多相低通滤波器的表达式为：

y(m)=x(m)·h(0)+x(m-8)·h(8)+x(m-16)·h(16)+…

+x(m-1)·h(1)+x(m-9)·h(9)+x(m-17)·h(17)+…

…

+x(m-7)·h(7)+x(m-15)·h(15)+x(m-23)·h(23)+…

其中x(m)为x(n)经过八倍插值后的新序列，h为低通原形滤波器的系数集合。在插0值时，每八个新序列x(m-7)～x(m)中只有一个是非0值，这样对于y(m)序列，在每个输出采样点的对应时刻实际只有一个滤波支路的输出是有效值，且各支路循环顺序输出。本发明使用此方法分别对I路和Q路的数字调制基带信号进行插值滤波，插值后每路信号都为8路并行输出，即I1～I8和Q1～Q8，实现了采样率的提升。

如图5所示，本发明中，数字跳频载波信号为8路并行正交信号，I路和Q路数字调制基带信号插值后同样分别为8路并行信号，在FPGA中就可以将数字调制基带信号调制到数字跳频载波上，这一调制过程称为数字上变频。上变频后输出8路并行已调制的数字载波信号F1～F8，各路信号采样时钟都为262.5MHz。多路数字上变频方法产生的调制信号与模拟上变频方式相比不存在载波泄露、相位漂移和幅度漂移，信号稳定、调制质量高、控制灵活。

全数字上变频后产生的8路数字信号最终要通过双通道DDR接口输出到DA转换器的DB0[13～0]和DB1[13～0]接口，必须将每4路并行信号转换成1路串行信号。本发明利用FPGA的并串转换单元完成转换，输出两路各为1.05GSPS的DDR数据至DA转换器，第一路并串转换的输入使用F1、F3、F5和F7，第二路并串转换的输入使用F2、F4、F6和F8。

所述DA转换器与低通滤波器之间设置有变压器，所述DA转换器用于将上述2路串行信号合并后转换成模拟电压信号并将该模拟电压信号传输至变压器，所述变压器可将该模拟电压信号转换成单端信号并将该单端信号传输至上述低通滤波器；所述低通滤波器的通带截止频率为850MHz，用于对上述单端信号进行滤波，抑制大于850MHz的杂散信号；所述低通滤波器的输出即为上述基于数字上变频的超宽带跳频频率合成器的输出，输出信号频率为10MHz～850MHz；于DA转换器AD9739A的带内杂散特性较好，杂散信号主要出现在850MHz以后，因此，本发明在信号输出前利用850MHz的低通滤波器可使输出信号的无杂散动态范围优于50dBc。

需要进一步说明的是，本文中所描述的具体实施例仅仅是对本发明的精神所作的举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (8)

1.一种基于数字上变频的超宽带跳频频率合成器，包括PC机、现场可编程门阵列FPGA、时钟产生器、DA转换器及低通滤波器，所述PC机和时钟产生器均通过信号线与现场可编程门阵列FPGA连接，所述现场可编程门阵列FPGA和时钟产生器均通过多条信号线与DA转换器连接，所述DA转换器通过信号线与低通滤波器连接，其特征在于：所述现场可编程门阵列FPGA内设置有跳频序列存储器、跳频载波信号发生单元、调制基带插值滤波单元及上变频单元，所述跳频序列存储器通过信号线与跳频载波信号发生单元连接，所述跳频载波信号发生单元和调制基带插值滤波单元分别通过两条信号线与上变频单元连接；所述跳频序列存储器用于存储各跳频频率点的参数控制字，所述参数控制字包括幅度补偿值、相位控制字、驻留时间和切换时间，所述跳频载波信号发生单元用于产生数字跳频载波信号，所述调制基带插值滤波单元用于对来自外部的数字调制基带信号进行插值滤波，经插值滤波后，上述来自外部的数字调制基带信号的采样率提高；所述上变频单元用于将上述数字调制基带信号调制到上述数字跳频载波信号上产生调制数字载波信号；所述数字跳频载波信号为8路并行正交数字跳频载波信号，上述来自外部的数字调制基带信号经插值滤波后变为8路并行输出的数字调制基带信号，所述调制数字载波信号为8路并行调制数字载波信号；所述现场可编程门阵列FPGA内还设置有并串转换单元，所述并串转换单元通过双通道DDR数据接口与上述DA转换器相连，所述并串转换单元用于将上述8路并行调制数字载波信号转换成2路串行信号，所述2路串行信号经上述双通道DDR数据接口传输至DA转换器；所述现场可编程门阵列FPGA向外部提供基带参考时钟和跳频同步脉冲，所述跳频序列存储器最多支持4000个频率点，每个频率点采用128bits的信息字长，其中，第127～100bit代表该频率点的幅度补偿值、第99～64bit代表该频率点的相位控制字、第63～32bit代表该频率点的驻留时间、第31～0bit代表该频率点的切换时间；所述切换时间和驻留时间的取值范围为10～0.0000002s。

2.根据权利要求1所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述跳频载波信号发生单元包括跳频脉冲产生/信息分离模块、8倍相位累加器及正弦/余弦查找表。

3.根据权利要求1所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述调制基带插值滤波单元内设置有多相插值滤波器，上述来自外部的数字调制基带信号为16位I路/Q路数字调制基带信号，所述I路/Q路数字调制基带信号为相位正交的两路信号，所述I路/Q路数字调制基带信号的采样率为262.5MSPS，所述多相插值滤波器用来提高I路/Q路数字调制基带信号的采样率，提高I路/Q路数字调制基带信号的采样率的过程即为插值滤波过程，经插值后的I路/Q路数字调制基带信号变为I1～I8/Q1～Q8数字调制基带信号8路并行输出。

4.根据权利要求3所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述16位I路/Q路数字调制基带信号的输入与上述基带参考时钟和跳频同步脉冲同步。

5.根据权利要求1所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述DA转换器上设置有时钟接口和4线SPI配置端口，所述时钟接口包括数据时钟接口DCI、同步时钟接口DCO及采样时钟接口CLK；所述现场可编程门阵列FPGA内还设置有DCM时钟分配模块和IO端口；所述时钟产生器上设置有差分时钟接口和3线SPI配置端口；上述2路串行信号经上述双通道DDR数据接口传输至DA转换器时，来自于并串转换单元的数据时钟同步送出到DA转换器的数据时钟接口DCI，DCM时钟分配模块的输入与DA转换器的同步时钟接口DCO的输出相连，DCM时钟分配模块分配后生成262.5MHz和525MHz的内部处理时钟；所述DA转换器的4线SPI配置端口与FPGA的IO端口相连，所述时钟产生器的3线SPI端口与FPGA的IO端口相连。

6.根据权利要求5所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述PC机可通过上述4线SPI配置端口和3线SPI配置端口对上述DA转换器和时钟产生器进行初始化，使DA转换器工作在普通模式并自动对齐其内部的采样时钟，并使时钟产生器产生2.1GHz的差分时钟信号；所述PC机可对上述现场可编程门阵列FPGA的内部参数进行控制，对FPGA的内部参数进行控制是指对存储在跳频序列存储器内的各跳频频率点的参数控制字进行配置。

7.根据权利要求1所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述DA转换器与低通滤波器之间设置有变压器，所述DA转换器用于将上述2路串行信号合并后转换成模拟电压信号并将该模拟电压信号传输至变压器，所述变压器可将该模拟电压信号转换成单端信号并将该单端信号传输至上述低通滤波器；所述低通滤波器的通带截止频率为850MHz，用于对上述单端信号进行滤波，抑制大于850MHz的杂散信号；所述低通滤波器的输出即为上述基于数字上变频的超宽带跳频频率合成器的输出，输出信号频率为10MHz～850MHz。

8.根据权利要求6所述的一种基于数字上变频的超宽带跳频频率合成器，其特征在于：所述PC机与现场可编程门阵列FPGA之间设置有接口电压转换器。