JP2008136202A - デジタルフィルタ処理されたパルス幅変調 - Google Patents

デジタルフィルタ処理されたパルス幅変調 Download PDF

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Abstract

【課題】ＤＡＣの連続時間ステージは インターシンボル干渉とクロック特性効果の減少をさせる改善が必要とする。
【解決手段】デジタル−アナログ変換器（図１Ａ）は、入力デジタルデータストリーム（１０１）を変調するノイズシェーピング変調器（１０２）と、変調器からの変調された出力ストリームからの中間データストリームをマルチプル生成する複数の出力要素（１０３）と、中間データストリームを合計して出力アナログストリームを生成する出力加算器（１０６）とを含む。ノイズシェーピング変換器は、出力要素のエッジ遷移レートのバランスを保ち、２つの選択された要素のエッジ遷移レートがほぼ等しくなるようにする。
【選択図】図１Ａ

Description

本発明は一般にはデルタ−シグマデータ変換器に関係し、特に、デジタルフィルタ処理
されたパルス幅変調出力ステージを有するデータ変換器、ならびにそれを使用する方法お
よびシステムに関係する。
デルタ−シグマ変調器は、デジタル−アナログおよびアナログ−デジタル変換器（ＤＡ
ＣおよびＡＤＣ）において特に有用である。オーバーサンプリングを用いて、デルタ−シ
グマ変調器は、量子化雑音電力をオーバーサンプリング周波数帯域に拡散させる。オーバ
ーサンプリング周波数帯域は、典型的に入力信号帯域幅よりもずっと大きい。さらに、デ
ルタ−シグマ変調器は、出力信号の低域フィルタおよびノイズの高域フィルタとして作用
し、ノイズシェーピングを行う。それによってほとんどの量子化雑音電力は信号帯域から
シフトされる。
典型的なデルタ−シグマ変調器は、入力信号を負帰還で合計する加算器、ループフィル
タ、量子化器、量子化器出力に結合し、加算器の入力を反転させるフィードバックループ
を含む。第一次変調器において、ループフィルタは単一の積分器または他のフィルタステ
ージを含む一方、より大きな次数の変調器のループフィルタはフィルタステージの対応す
る数のカスケードを有する。より高次の変調器は、より低い次数のものよりも量子化雑音
遷移特徴を改善するが、次数が大きくなるに従って、安定性がより決定的な設計要素にな
る。量子化器は１ビット量子化器またはマルチプル・ビット量子化器のどちらかであり得
る。
低帯域外（ｌｏｗ ｏｕｔ−ｏｆ−ｂａｎｄ）ノイズＤＡＣというようなＤＡＣアプリ
ケーションでは、量子化された変調器出力を比較的スムーズなアナログ信号に変換させる
電流加算器などのような連続時間出力ステージは、スイッチキャパシタ出力ステージのよ
うな離散時間出力ステージに比べて多くの利点がある。たとえば、変調器の出力が多くの
レベルに量子化される（たとえば、８以上のビットで表される６４以上のレベル）ＤＡＣ
システムにおいて、連続時間出力ステージは比較的容易に設計、構成される。さらに、多
くの量子化レベルで操作する連続時間出力ステージは、ジッターおよび帯域から離れた（
ｆａｒ ｏｕｔ−ｏｆ−ｂａｎｄ）エネルギーのサンプリングの問題に対して比較的影響
を受ける。これらの利点により、連続時間出力ステージは、大きなデジタルチップに集積
されるための最善の選択肢になる。より小さなデータ変換器およびコーダ・デコーダ（Ｃ
ｏｄｅｃｓ）に関しては、高周波数エネルギーのサンプリングを回避することによって、
クロック管理スキームが単純化できるようになる。
そのような利点があるにもかかわらず、連続時間出力ステージはまた、インターシンボ
ル干渉への感受性などのような顕著な欠陥を負いやすい。（ここではＩＳＩ（Ｉｎｔｅｒ
−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）とするインターシンボル干渉は、通常、連
続時間要素またはアナログメモリからの出力信号の立上りおよび立下りエッジの非対称の
原因によって起こる。非対称では各シンボルが前のシンボルに依存する。）たとえ多くの
連続時間変換要素が多くの量子化レベルを有してデータサンプルで操作したとしても、Ｉ
ＳＩはノイズおよび連続時間データ変換器の出力アナログストリームにおけるひずみ要素
を支配する。ＩＳＩがゼロ復帰（ＲＴＺ）技術を用いて最小化される一方で、ＲＴＺ技術
は通常、制御クロックの特性に対する回路の感受性を高める。
それゆえ、連続時間出力ステージが、一方でＩＳＩを最小化するのと同時に回路効レー
トにおけるクロック特性の効果を減少させ、ＤＡＣのようなアプリケーションで利用され
ることを可能にする改善された回路および方法が必要とされる。
（発明の要約）
特定の一実施態様によると、入力デジタルデータストリームを変調させるノイズシェー
ピング変調器、変調器からの変調された出力ストリームからの複数の中間データストリー
ムを生成する複数の出力要素、中間データストリームを合計して出力アナログストリーム
を生成する出力アナログ加算器を含むデジタル−アナログ変換器が開示されている。ノイ
ズシェーピング変換器は出力要素のエッジ遷移レートのバランスを保ち、２つの選択され
た要素のエッジ遷移レートがほぼ等しくなるようにする。要素のエッジ変遷レートのバラ
ンスをとることで、ＩＳＩの影響は大きく削減される。
本発明的な原理は、ＩＳＩおよびクロックの不測の変化（ｖａｇａｒｙ）に最小の感受
性を有する連続時間出力要素を利用して、デジタルデータ変換器の設計および構成、特に
ＤＡＣに適用される。一般的に、デューティサイクル変調器はデジタル入力ストリームを
受信して、デューティサイクル、データストリームにコード化されているパルス幅変調（
ＰＷＭ）を生成する。ＦＩＲ（ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）フィ
ルタは、デューティサイクル変調ストリームから基本周波数およびＰＷＭレートの高調波
を取り除く。連続時間、または離散時間様式において、複数のデジタル−アナログ変換要
素を有するＦＩＲフィルタのステージをタッピングすることで、アナログ出力信号が生成
され、ＩＳＩのジッターによるひずみが減少される。特定の一実施態様において、マルチ
プル（ｍｕｌｔｉｐｌｅ）のパルス幅変調器ステージが、時間内にインタリーブしてマル
チプルの時間オーバーラップＰＷＭコード化されたデータストリームを生成する。これら
のオーバーラップＰＷＭコード化されたデータストリームは、マッチした利用および遷移
レートを有するマルチプルの変換要素を駆動する。インタリーブされたＰＷＭステージの
前のマルチプルの減衰帯域を有するデルタ−シグマ変調器は、ノイズを弱める。さもなけ
ればノイズは、アナログステージ間での不一致（ｍｉｓｍａｔｃｈ）によって復調される
であろう。それぞれのインタリーブされたＰＷＭステージの後に結合されたＦＩＲフィル
タは、ＰＷＭ処理によって引き起こされたエネルギーを帯域外に取り除く。
本発明の原理および利点は図１〜５に図示される実施形態を参照することでもっとも理
解される。図において、同様の番号は同様の部分を示す。
図１Ａは、本発明の原理を実証するのに適した例示的なデジタル−アナログ変換システ
ム１００のハイレベルな機能的ブロック図である。考察するためには、ＣＤ（コンパクト
ディスク）またはＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）プレーヤー
のようなソース１０１からのデジタルオーディオ上で操作するオーディオアプリケーショ
ンが記載されているが、以下に記載される概念は、デジタル−アナログ変換を必要とする
幅広い回路およびシステムで利用される。システム１００において、デジタルソース１０
１からのデータ出力はマルチプル・ビットオーディオデータで、ベースサンプリング周波
数（レート）ｆｓおよびオーバーサンプリングによってオーバーサンプルされた要素Ｋを
有する。たとえば、図示された実施形態では、オーディオストリームは、６４倍（６４ｘ
）のオーバーサンプリング（すなわちＫ＝６４）のもと、４８ｋＨｚのベースサンプリン
グ周波数（ｆｓ）を有するデジタルオーディオソース１０１からの出力である。
システム１００は、ノイズ伝達関数（ＮＴＦ）にマルチプルの減衰帯域を有するマルチ
プル・ビットノイズシェーパー１０２（たとえば、デルタ−シグマ変調器）に基づいてい
る。ノイズシェーパー１０２は以下で詳細が考察されるが、一般的にＮＴＦは信号通過帯
域でノイズを弱める１つの減衰帯域およびノイズを弱めるためのさらなる減衰帯域を含む
。さもなければ、以下に記載されるマルチプルのＰＷＭステージ実施形態での以下のパル
ス幅変調器（ＰＷＭ）ステージ１０４間での非ゼロ不一致によって復調される。
図示される実施形態においてノイズシェーパー１０２はオーバーサンプリング周波数Ｌ
・ｆｓで量子化されたサンプルのマルチプル・ビットを出力する。オーバーサンプリング
周波数Ｌ・ｆｓにおいて、Ｌはノイズシェーパー１０２のオーバーサンプリングレートで
ある。ノイズシェーパー１０２のＭＩ（Ｍｏｄｕｌａｔｉｏｎ Ｉｎｄｅｘ）は、好まし
くは、フルスケールの出力量子化レベルが次のＰＷＭステージ１０４に出力されないこと
を確実にするように、設定される。しかしながら、出力ストリームにおけるＩＳＩのある
レベルは、耐性がある別の実施形態では、フルスケールの出力量子化レベルが利用される
。
ノイズシェーパー１０２からの各１ビットサンプル出力は、１〜Ｎインタリーブ回路１
０３によってインタリーブされて、Ｎ並列のＰＷＭステージセットの１つに対応される。
Ｎは整数で１より大きいか１に等しい。図１Ａでは、代表的なパルス幅変調（ＰＷＭ）ス
テージ１０４ａ〜１０４Ｎが考察のために示されている。従って各ＰＷＭステージ１０４
ａ〜１０４Ｎは、Ｌ／Ｎ・ｆｓレートで入力サンプルで効果的に動作する。システム１０
０のＰＷＭステージ１０４ａ〜１０４Ｎでの使用に適する例示的なＰＷＭステージが、次
の、本願と同一出願人（ｃｏａｓｓｉｇｎｅｄ）である、米国特許第６，１５０，９６９
号、Ｍｅｌａｎｓｏｎ、「Ｃｏｒｒｅｃｔｉｏｎ ｏｆ Ｎｏｎｌｉｎｅａｒ Ｏｕｔｐ
ｕｔ Ｄｉｓｔｏｒｔｉｏｎ Ｉｎ ａ Ｄｅｌｔａ Ｓｉｇｍａ ＤＡＣ」および米国
特許第５，８１５，１０２号、Ｍｅｌａｎｓｏｎ、「Ｄｅｌｔａ Ｓｉｇｍａ ＰＷＭ
ＤＡＣ ｔｏ Ｒｅｄｕｃｅ Ｓｗｉｔｃｈｉｎｇ」に記載されている。これらは、ここ
で援用される。インタリーブ回路１０３は例示的な回路である。ＰＷＭステージ１０４ａ
、１０４ｂの典型的な実行は、それらをノイズシェーパー１０２に接続して、ノイズシェ
ーパー１０２からの適切なサンプルに応答することができるのみにし得ることである。た
とえば、Ｎが２である場合、ＰＷＭステージ１０４ａはノイズシェーパー１０２からの偶
数のサンプルのみに応答し、ＰＷＭステージ１０４ｂは奇数サンプルのみに応答するのみ
である。
システム１００の図示された実施形態では、ＰＷＭステージ１０４ａ〜１０４Ｎのそれ
ぞれは、オーバーサンプリング係数（ｆａｃｔｏｒ）Ｍおよびオーバーサンプリング周波
数Ｍ・（Ｌ／Ｎ）・ｆｓでのオーバーサンプリングのクロック信号を用いて動作する。従
って各ＰＷＭステージは、インタリーブ回路１０３から受信する１サンプルあたり（Ｍ＋
１レベル）を表すＮ／（Ｍ・Ｌ）クロック周期の長い（ｃｌｏｃｋ ｐｅｒｉｏｄ ｌｏ
ｎｇ）ＰＷＭパターンのＭ数を出力する。信号ベースバンド（およそ０〜ｆｓ／２）での
エネルギーに加えて、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、また基本周波数
で著しいエネルギーおよびＬ／Ｎ・ｆｓのＰＷＭの反復レートの高調波を出力する。従っ
て、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれの後に、これらの高調波に対応する減
衰帯域を有するデジタルイン、デジタルアウトＦＩＲ（ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ
ｒｅｓｐｏｎｓｅ）フィルタが続く。代表的なＦＩＲフィルタ１０５ａ〜１０５Ｎが図１
Ａに示されている。ＦＩＲフィルタからのアナログ出力は出力加算器１０６に合計されて
、アナログ出力が生成される。
この動作の連続によって、デルタ−シグマノイズシェーパー１０２（以下で考察）のマ
ルチプルＮＴＦゼロによって保証されているように、システム１００は、ＦＩＲフィルタ
１０５ａ〜１０５Ｎ（以下で考察）の１１１ａ、．．．、Ｎすべての出力要素の使用はお
よそ同一であるということを確実にする。別の実施形態では、独立のデルタ−シグマ変調
器のような他の技術が使用され得る。さらに、システム１００のこの構成によって、すべ
ての要素１１１ａ〜１１１ｂのエッジレートはまたほぼ等しい。この結果は、連結したデ
ルタ−シグマ変調器の固定したエッジレートのサイド効果および一般的にパルス幅変調器
によるものである。まとめると、これらの２つの規制は、アナログ出力ステージにおける
ひずみ源の大部分を取り除く。直接的にエッジレートのバランスを保つための他の技術も
別の実施形態において可能である。例として、エッジレートはモニターされ、遷移は応答
で修正される得る。
図１Ｂは、デジタルイン、アナログアウトＦＩＲフィルタ１０５ａ〜１０５Ｎの詳細の
例示的な実施形態を示している。１０５ａ〜１０５Ｎの各フィルタは、Ｘ数の出力タップ
を有する単純な係数のボックスカーフィルタなどの従来のＦＩＲフィルタを含む。各ＦＩ
Ｒフィルタ１０５ａ〜１０５Ｎの長さ（ステージの数）は、フィルタ出力伝達関数におい
て、ＰＷＭの反復周波数の基礎に対応するノッチを導入する、前述のＰＷＭステージ１０
４ａ〜１０４ＮからのＰＷＭパターン幅よりも長いか等しい。すなわち、各ＦＩＲフィル
タ１０５ａ〜１０５Ｎの長さは、ＦＩＲフィルタの入力周波数に対するＦＩＲフィルタの
出力周波数の比率に比例する。より長いＦＩＲフィルタ１０５ａ〜１０５Ｎ（たとえば、
より多くのステージを有するＦＩＲフィルタ）は、要素の数が増えた犠牲によって帯域エ
ネルギーからより弱められる。ＰＷＭのパターンの長さに等しいタップの数である等しい
ウエイトを有するＦＩＲフィルタ１０５ａ〜１０５Ｎを使用することは、帯域エネルギー
から著しく減らすのに易しい技術である。
フィルタタップの各ｘ番号は（ｘが整数で１よりも大きい）電流源または同様の単一ビ
ットデジタル−アナログ変換要素に関連し、その２つのが、１１１ａおよび各フィルタ１
０５ａ〜１０５Ｎに示されている。電流源１１１ａ、．．．、Ｎは単純な構成で、電圧ソ
ースおよび抵抗、または定電流領域またはカスケードトランジスタで作動するトランジス
タなどである。電流源からの出力は、シングルエンドまたは差動的なソースである。図示
される実施形態では、単一ビットデジタル−アナログ変換器が電流源１１１ａ、．．．、
Ｎによって実行されるとき、出力加算器１０６は電流−電圧変換器を含む。電流は、ボッ
クスカーフィルタにおけるように等しくあり得るか、または不規則に偏っていることがあ
り得る。有利なことに、等しいタップを有するＦＩＲフィルタ１０５ａ〜１０５Ｎのボッ
クスカーの実施形態は実現するのにもっとも単純であり、ほとんどの目的にとって適切で
ある。
オーディオシステム１００では、加算器１０６によって生成させられるアナログ出力信
号が、アナログフィルタリングおよび増幅回路ブロック１０７でさらなる従来のアナログ
フィルタリングおよび増幅の対象になる。ヘッドセットまたはスピーカー１０８のセット
は、可聴の出力を提供する。
４つに（つまりＮ＝４）インタリーブされたシステム１００でのノイズシェーパー１０
２の動作が図２Ａおよび図２Ｂで図示されている。Ｎ＝４の場合、ノイズシェーパー１０
２は、量子化されたサンプルを出力し、各周波数がＬ・ｆｓ／４である４つのサンプルス
トリームに分けられる。この例では、ノイズシェーパー１０２がオーバーサンプリング周
波数１２８ｆｓでデータサンプルを出力し、それゆえ、インタリーブ回路１０３はノイズ
シェープされたデータストリームを各ストリームが周波数３２ｆｓである４つのストリー
ムに分ける。それゆえ、次のＰＷＭステージ１０４ａ〜１０４Ｎ間の不一致（ｍｉｓｍａ
ｔｃｈ）は復調器帯域１２８・ｆｓ／４、１２８・ｆｓ／２および１２８・３ｆｓ／４（
各３２ｆｓ、６４ｆｓおよび９６ｆｓ）でノイズを復調する。有利なことに、各出力でＰ
ＷＭステージ１０５ａ〜１０５Ｎを用いると、以下のＤＡＣ要素の一致の正確さが増すの
は、出力不一致の効果がＰＷＭアップサンプリング（ｕｐ−ｓａｍｐｌｉｎｇ）において
のスロット数により減少されることによる。
図２Ａに示されるように、ＰＷＭステージ１０４ａ、．．．、Ｎ間での非ゼロ不一致の
影響を受けるノイズは、３つのさらなる減衰帯域によって最小にされる。３つのさらなる
減衰帯域は、信号ベースバンドと同様、周波数３２ｆｓ、６４ｆｓ、９６ｆｓについての
ノイズシェーパー１０２のノイズ伝達関数（ＮＴＦ）に含まれる。信号帯域での減衰レベ
ルの平均と周波数３２ｆｓ、６４ｆｓ、９６ｆｓでの減衰レベルの平均の違いは、以下の
ＰＷＭステージ１０４ａ〜１０４Ｎ間の不一致によるものである。より多くの不一致が存
在する場合、より多くの変調器ノイズが３２ｆｓ、６４ｆｓ、９６ｆｓの周波数帯域で復
調され、周波数３２ｆｓ、６４ｆｓ、９６ｆｓ周辺の変調器ＮＴＦでより多くの減衰が必
要とされる。しかしながら、周波数３２ｆｓ、６４ｆｓ、９６ｆｓで減衰が高まる結果、
信号帯域での減衰が減少する。（通常、図２Ａのｘ軸の下の領域は、ｘ軸の上の領域と等
しくなければならない。）このように、変調器出力周波数範囲に渡るＮＴＦのグローバル
ノイズシェーピングと周波数３２ｆｓ、６４ｆｓ、９６ｆｓ周辺のローカル減衰レベルと
の間でバランスがとられなければならない。
信号帯域における減衰レベルの平均と周波数３２ｆｓ、６４ｆｓ、９６ｆｓの減衰の平
均で特定の違いを有するノイズシェーパー１０２におけるＮＴＦが生成される必要がある
。ＮＴＦ信号帯域減衰を設定する極−ゼロ組（ｐａｉｒ）の１セットおよび周波数３２ｆ
ｓ、６４ｆｓ、９６ｆｓについてより少ない極のセットを生成するノイズシェーパートポ
ロジーが必要とされる。１つのそのようなノイズシェーパーを特徴づける極とゼロのｚ平
面プロットが図２Ｂに示されている。この例では、１１次のノイズシェーパーが特徴づけ
られていて、ＮＴＦの低周波数（信号帯域）ノイズ減衰のシェープを限定する５つの極−
ゼロ組の第１のセット２０を含む。この図示される実施形態において、極−ゼロ組セット
２０は、バターワース（Ｂｕｔｔｅｗｏｒｔｈ）ロケーションに４つの極−ゼロ組と１つ
の実際の極−ゼロ組を含む。極の３つのさらなる２１，２２，２３セットはそれぞれ周波
数３２ｆｓ、６４ｆｓ、９６ｆｓのノイズ減衰帯域のシェープを限定する。各セット２０
〜２３の極とゼロの数は、所望の望ましいノイズシェーピングおよび、ＮＴＦ信号帯域で
の減衰レベルとＮＴＦの周波数帯域３２ｆｓ、６４ｆｓ、９６ｆｓでの減衰レベルの間と
の関係によって、実施形態例の間で変わり得る。図２Ｂでは、周波数３２ｆｓ、６４ｆｓ
、９６ｆｓでのＮＴＦゼロは、ｚ平面での単位円に沿って分かれている。別の実施形態で
は、これらのゼロは分かれないで（共通に位置して）、ノイズシェーパー１０２を実行す
るのに必要なハードウエアの量を減らし得る。
複数の減衰帯域をＮＴＦで生成し、ノイズシェーパー１０２で用いるのに適切な例示的
なデルタシグマ変調器（ノイズシェーパー）トポロジーが、同時係属で、本願と同一出願
人である、特許出願「ＤＥＬＴＡ−ＳＩＧＭＡ ＭＯＤＵＬＡＴＩＯＮ ＣＩＲＣＵＩＴ
Ｓ ＡＮＤ ＭＥＴＨＯＤＳ ＵＴＩＬＩＺＩＮＧ ＭＵＬＴＩＰＬＥ ＮＯＩＳＥ Ａ
ＴＴＥＮＵＡＴＩＯＮ ＢＡＮＤＳ ＡＮＤ ＤＡＴＡ ＣＯＮＶＥＲＴＥＲＳ ＵＳＩ
ＮＧ ＴＨＥ ＳＡＭＥ」（Ｕ．Ｓ．Ｓｅｒｉａｌ Ｎｏ．０／１９１，０１６、Ａｔｔ
ｏｎｅｙ Ｄｏｃｋｅｔ Ｎｕｍｂｅｒ １３５４−ＣＡ{２８３６−Ｐ１９４ＵＳ}）に
記載され、ここで援用される。たとえば、図２Ｂに示されるｚ平面極−ゼロプロットは、
図２Ｃおよび図２Ｄに示されるインタリーブされた変調器トポロジー２００を用いること
によって達成され得て、以下に簡潔に考察され得る。あるいは、フィードフォワード設計
が利用され得る。フィードフォワード設計は１／（１−Ｚ−１）の伝達関数を備える５つ
のフィルタステージを有し、極とゼロをＺ＝０ポイントに設置し、１／（１−Ｚ−４）の
伝達関数を備える１組のフィルタステージを設置するフィードバックループに関連し、極
とゼロをＺ＝１、−１、ｊ、−ｊに設置するフィードバックループに関連している。フィ
ードバック変調器は他の実施形態でも用いられ得るが、フィードバックトポロジーはより
正確な係数およびさらなるハードウエアを必要とする。フィードフォワード設計を含むデ
ルタ−シグマ変調器トポロジーの一般的な考察は、Ｎｏｒｓｗｏｒｔｈｙら著による「Ｄ
ｅｌｔａ−Ｓｉｄｍａ Ｄａｔａ Ｃｏｎｖｅｒｔｅｒｓ、Ｔｈｅｏｒｙ、Ｄｅｓｉｇｎ
ａｎｄ Ｓｉｍｕｌａｔｉｏｎ」、ＩＥＥＥ Ｐｒｅｓｓ、１９９６年などの出版物に
見られる。
図２Ｃに示される例示的な変調器トポロジー２００では、周波数ｆｓ／４（ｚ平面ポイ
ントＲｅ＝０、Ｉｍ＝ｊ）、ｆｓ／２４（ｚ平面ポイントＲｅ＝−１、Ｉｍ＝０）、３ｆ
ｓ／４（ｚ平面ポイントＲｅ＝０、Ｉｍ＝−ｊ）でのローカルノイズシェーピングが独立
したループフィルタステージ２０１ａ〜２０１ｄの４つのそれぞれのセットを用いて実行
される。その出力は、スイッチ（”ＳＷ”）２０２によって以下に考察されるメインノイ
ズシェーピングループ２０９に時間的にインタリーブされる。図２Ｄに詳細が示される独
立したフィルタステージ２０１ａ〜２０１ｄのセットのそれぞれは、ローカル極を設定す
る係数Ｃ１およびＣ２を有するフィードフォワードステージ２０４ａおよび２０４ｂに対
応するフィルタステージ２０３ａおよび２０３ｂの１組、フィードバックループ２０５（
１つのディレイＺ−１およびゲインｇ１を有する）、ローカルゼロを設定する加算器２０
６を含む。（独立フィルタステージ２０１ａ〜２０１ｄのそれぞれの構成は、単一フィル
タステージ２０３から３つ以上のフィルタステージ２０３で変わり得、ローカル極および
ゼロの望ましい数とロケーションによって１つ以上のフィードバックループが含まれ得る
。）独立ループフィルタステージ２０１ａ〜２０１ｄのゲインステージ２０４ａ〜２０４
ｂからの出力は対応するスイッチ（ＳＷ）２０７ａ〜２０７ｂのセットによって変調器出
力加算器２０８にインタリーブされる。
ＤＣ（（直流またはゼロ周波数）（ｚ平面ポイントＲｅ＝０、Ｉｍ＝０））のグローバ
ル（ベースバンド）ノイズシェーピングはメイン（共通の）ノイズシェーピングループ２
０９である第５次（５ｔｈ）よって特徴づけられる。メインノイズシェーピングループ２
０９は図２Ｅに詳細が示されていて、５つのグローバルフィルタステージ２１０ａ〜２１
０ｅ、およびそれぞれ係数Ｃ３〜Ｃ７を有して出力加算器２０８（図２Ｃを参照）にフィ
ードフォワードする関連したフィードフォワードステージ２１１ａ〜２１１ｅを含む。（
グローバルフィルタステージ２１０ａ〜２１０ｅの数はまた、ＮＴＦのグローバル極−ゼ
ロ組の望ましい数とロケーションによって、実施形態から実施形態で変わり得る。）ｚ平
面単位回路上のグローバルノイズシェーピングゼロをＤＣポイント（Ｒｅ＝０、Ｉｍ＝０
）から動かすためにフィードバックループ２１２ａ〜２１２ｂ（ｇ２のゲインおよびディ
レイＺ−１を含む）および加算器２１３ａ〜２１３ｂが示される。
ＰＷＭステージ１０５ａ〜１０５Ｎのそれぞれのエネルギーが通常時間をかけて入力エ
ネルギーをトラックする一方で（たとえば、入力エネルギーの第１の積分は入力エネルギ
ーの第１の積分をトラックする）、ＰＷＭ出力で明らかなひずみが起こるのは、ＰＷＭ出
力エネルギーの瞬間が異なるＰＷＭパターンで変わるからである（たとえば、ＰＷＭ出力
エネルギーの第２次およびそれより高次の積分値は入力エネルギーのより高次の積分値を
トラックしない）。特に、特定のＰＷＭ出力パターンの第２次およびより高次の瞬間のロ
ケーションは、変換される特定のデジタルワード、パターンのロジックハイおよびロジッ
クロースロットの対応する数、これらのスロットをパターンの時間に渡って分配すること
に依るからである。スロットをそれぞれのパターンで分配することは、たとえば、そのパ
ターン（たとえば、ｇｒｏｗ ｒｉｇｈｔ，ｇｒｏｗ ｌｅｆｔなど）を生成するのに用
いられる技術によって影響を受ける。
図２Ｃのデルタ−シグマ変調器１０２では、量子化器２１４の出力に含まれるフィード
バック補償ブロック２２０は、第２次のループフィルタ２０１（図２Ｄ参照）の積分器ス
テージ２０３ａ〜２０３ｂおよび／または第５次の整数ループフィルタ２０９（図２Ｅ参
照）の積分器ステージ２１０ａ〜２１０ｅに非線形フィードバックを提供する。フィード
バック補償ブロック２２０によって提供される非線形フィードバックは、先に援用された
援用米国特許６，１５０，９６９および５，８１５，１０２に記載されている。通常、修
正要素（ｆａｃｔｏｒ）は、フィードバック補償ブロック２２０から、デルタ−シグマ変
調器ループフィルタ２０１ａ〜２０１ｄおよび２０９の積分器ステージ２０３ａ〜２０３
ｂおよび２１０ａ〜２１０ｂにフィードバックされる。対応する積分器ステージに入力を
選択的に修正することによって、以下のＰＷＭステージ１０５ａ〜１０５Ｎにデータが入
力される瞬間は変えられる。次いで、ＰＷＭ出力の瞬間はひずみを減少させるために修正
され、そうでなければ、出力エネルギー瞬間を変える時間を起因とする。たとえば、特定
のＰＷＭ出力パターンで第２の瞬間の変化に対して修正するために、非線形修正要素は、
少なくともデルタ−シグマ変調器ループフィルタ２０１ａ〜２０１ｄおよび２０９の第２
の積分器ステージにフィードバックされる。
図２Ｃに戻ると、単一ビット量子化器２１４およびディレイ要素（Ｚ−１）２１５は、
変調器２００の出力を生成することが好ましい。結果として生じる出力信号は、変調器入
力加算器２１６の反転入力にフィードバックされる。独立したフィルタステージ２０１ａ
〜２０１ｄのセット間でインタリーブすることで、フィルタステージ２０１ａ〜２０１ｄ
のそれぞれのセットは、変調器入力時にサンプリングレートｆｓの４分の１（１／４）で
加算器２０８の入力に導く。したがって、フィルタセット２０１ａ〜２０１ｄによって設
定される極とゼロは、図２Ｂに示されるｚ平面ポイントに変換される。
図１のデータ変換器１００の４つ（Ｎ＝４）にインターリーブされた実施形態を続ける
と、インターリービング回路１０３からの３２ｆｓ量子化された４つのサンプルストリー
ム出力は、それぞれ４つのＰＷＭステージ１０４ａ〜１０４Ｎにパスされる。この例では
、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、２５６ｆｓオーバーサンプリングク
ロック信号（つまりＭ＝８）から８倍（８ｘ）のオーバーサンプリングを実行する。結果
として生じるＰＷＭコード化された出力パルスストリームは、図３に示されるように時間
的にオーバーラップする。
図３のタイミング図は、１２８ｆｓオーバーサンプリング周波数のノイズシェーパー１
０２から任意に選択された１ビット量子化されたサンプル出力の多くを、２５６ｆｓオー
バーサンプリング周波数のマルチプルＰＷＭストリームに変換することを示す。図３では
、ノイズシェーパー１０２の出力からの８つの代表的なビットまたはサンプル（１〜８）
がＮＳＯＵＴとラベルされたトレースによって示されている。４つのインタリーブの後、
ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、ＰＷＭ１、ＰＷＭ２、ＰＷＭ３、ＰＷ
Ｍ４とラベルされるオーバーラップするストリームによってそれぞれ示されるように、３
２ｆｓレートで新しいオペランド（サンプル）で動作する。
８倍オーバーサンプリングの間、ＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは、３
２ｆｓオーバーサンプリング周波数で受信する各対応するサンプルを、図３でＰＷＭ１０
ｕｔ、ＰＷＭ２０ｕｔ、ＰＷＭ３０ｕｔ、ＰＷＭ４０ｕｔとラベルされるストリームによ
って表されるように、２５６ｆｓオーバーサンプリングクロック信号の８期間である、Ｐ
ＷＭコード化されたパルスにコード化する。たとえば、ＰＷＭ１０ｕｔストリームは、イ
ンターリービング回路１０３による４つのインタリーブの後のノイズシェーパー１０２の
出力サンプル１および５、および、対応するＰＷＭステージ１０４ａ〜１０４Ｎによって
８倍のオーバーサンプリングを表す。これは、ＰＷＭ変調期間（パルス）１−１から１−
８、および５−１から５−８として示されている。
ＰＷＭコード化されたビットストリームＰＷＭ１０ｕｔ、ＰＷＭ２０ｕｔ、ＰＷＭ３０
ｕｔ、ＰＷＭ４０ｕｔは、２５６ｆｓＰＷＭオーバーサンプリングクロック（または等し
くは、１２８ｆｓノイズシェーパーオーバーサンプリングクロックの１つの期間）の２つ
の期間によって時間的にオフセットされている。これらの時間のオーバーラップしたスト
リームはそれぞれ、図４の出力ゲイン対周波数プロットのトレース４０１に示されるよう
に、反復周波数３２ｆｓ（たとえば、３２ｆｓ、６４ｆｓ、９６ｆｓなど）の高調波での
著しいエネルギーと同様に約０〜ｆｓ／２の単一ベースバンドでエネルギーを変調する。
したがって、４つのＰＷＭステージ１０４ａ〜１０４Ｎのそれぞれは出力ＦＩＲフィルタ
１０５ａ〜１０５Ｎに関連し、応答は通常図４のトレース４０２によって示される。特に
、各ＦＩＲフィルタ１０５ａ〜１０５Ｎの応答は、同一周波数で対応するＰＷＭステージ
１０４ａ〜１０４Ｎの出力応答でのピークに対応する３２ｆｓの高調波のノッチをつける
。ＦＩＲ応答４０２は、たとえば、単純な係数（ｃｏｅｆｆｉｃｉｅｎｔ）を有する１６
ステージボックスカーＦＩＲフィルタを用いることで達成される。
それぞれが１６ステージボックスカーフィルタを有する４つのデジタルイン、アナログ
アウトＦＩＲフィルタ１０５ａ〜１０５Ｎを備える実施形態において、６４のアナログ出
力が出力加算器１０６に提供されている。６４のアナログ出力は時間的にオーバーラップ
し、用法と遷移レート（遷移密度）が一致している。その結果は、ＩＳＩのために最小の
ノイズおよびひずみを有する連続時間アナログ出力である。有利には、すべてのＤＡＣ要
素が同一エッジレートおよび同一デューティサイクルを有するように構成される。著しい
程度に、この有利点はすべてのひずみとノイズ生成をキャンセルさせる。
本発明の原理はまた図５に示される例示的なデルタ−シグマデータ変換器５００に具体
化される。図５では、デルタ−シグマ変換器（ノイズシェーパー）５０１ａ〜５０１Ｎの
Ｎ番号は時間的にインタリーブされ、その結果として生じるデインタリーブされた（ｄｅ
−ｉｎｔｅｒｌｅａｖｅｄ）出力ストリームは、出力デジタルインアナログアウトＦＩＲ
フィルタ１０５ａ〜１０５Ｎに直接パスされる。図５では、Ｌは、各ノイズシェーピング
ステージ５０１ａ〜５０１Ｎのオーバーサンプリング係数（ｆａｃｔｏｒ）である。ノイ
ズシェーピングステージ５０１ａ〜５０１Ｎからの量子化されたデータストリームは、ノ
イズシェーパー５０１ａ〜５０１Ｎのオーバーサンプリング周波数Ｌ・（Ｋ／Ｎ）ｆｓよ
り大きいかまたは等しい周波数で、ＦＩＲフィルタ１０５ａ、．．．、Ｎに向けられる。
それゆえ、有利なことに、ＦＩＲフィルタ１０５ａ、．．．、ＮのＤＡＣ要素は、すでに
述べられたように、デューティサイクル（用法）および遷移レートが一致する。
本発明は特定の実施形態を参照しながら述べられてきたが、これらの記述は限定された
意味で解釈されるべきではない。開示された実施形態のさまざまな修正、また本発明の代
替の実施態様は、本発明の記述を参照することによって当業者にとって明らかになるであ
ろう。開示された概念およびある実施態様は、本発明と同じ目的を実行するために他の構
成に修正、または設計するための基として容易に利用されるということが、当業者によっ
て認められるべきである。また、そのような同様の構成は、付属の請求項に述べられてい
る本発明の精神および範囲から逸脱していないことが当業者によって認識されるべきであ
る。
それゆえ、請求項は、発明の真の範囲に含まれるそのような修正または実施態様を網羅
すると考えられる。
発明的な原理に従って、マルチプル減衰帯域およびインタリーブされたパルス幅変調器を有するデルタ−シグマ変調器を利用するデジタル−アナログ変換器を含む、例示的なデジタルオーディオシステムのハイレベルなブロック図である。 図１Ａに示される例示的なアナログイン、デジタルアウトブロックで用いられるのに適した例示的なデジタルイン、アナログアウトＦＩＲ（ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）フィルタの詳細なブロック図である。 ４つのインタリーブされたパルス幅変調器を利用する図１に示されるデータ変換器の選択された実施形態で使用するのに適した４つのノイズ減衰帯域を有する例示的なデルタ−シグマ変調器の、ノイズ伝達関数（ＮＴＦ）のゲイン対周波数プロットである。 図２Ａに示されるノイズ減衰帯域に対応するマルチプルＮＴＦノイズ減衰帯域を有するデルタ−シグマ変調器の、ｚ平面における極およびゼロのプロットである。 図２Ｂに示される極−ゼロ配置を製造するのに適した例示的なフィードフォワードデルタ−シグマ変調器のブロック図である。 図２Ｂに示される極−ゼロ配置を製造するのに適した例示的なフィードフォワードデルタ−シグマ変調器のブロック図である。 図２Ｂに示される極−ゼロ配置を製造するのに適した例示的なフィードフォワードデルタ−シグマ変調器のブロック図である。 例示的な４つのインタリーブされたパルス幅変調器を示す図１で示されるデルタ−シグマ変調器およびパルス幅変調器の代表的動作の単一タイミングを図示するタイミング図である。 例示的な４つのインタリーブされたＰＷＭおよび関連するＦＩＲ出力フィルタを示す図１のパルス幅変調器の選択された１つの出力のゲイン対周波数プロットである。 発明的な原理に従ったインタリーブされたノイズシェーパーおよび対応するデジタル出力フィルタを利用する例示的なデジタル−アナログ変換器のハイレベルな動作上のブロック図である。

Claims (17)

  1. 周波数を有する受信されたデータストリームをデューティサイクル変調されたデータストリームに変換するデューティサイクル変調器と、
    該デューティサイクル変調されたデータストリームからの該受信されたデータストリームの該周波数の高調波をフィルタリングする有限インパルス応答フィルタと
    を備えた、データ変換器。
  2. 前記有限インパルス応答フィルタは、前記デューティサイクル変調されたデータストリームの反復レートでヌルを有する、請求項１に記載のデータ変換器。
  3. 前記有限インパルス応答フィルタの対応するタップに結合されている複数のデジタル−アナログ変換要素をさらに備えている、請求項１に記載のデータ変換器。
  4. 前記複数のデジタル−アナログ変換要素は、複数の連続時間変換要素を含む、請求項３に記載のデータ変換器。
  5. 前記複数のデジタル−アナログ変換要素は、複数の制御された電流源を含む、請求項４に記載のデータ変換器。
  6. 前記複数のデジタル−アナログ変換要素は、複数の抵抗を含む、請求項４に記載のデータ変換器。
  7. 周波数を有する第２のデータストリームを第２のデューティサイクル変調されたデータストリームに変換する第２のデューティサイクル変調器と、
    該第２のデューティサイクル変調されたデータストリームからの該第２のデータストリームの該周波数の高調波をフィルタリングする第２の有限インパルス応答フィルタと
    をさらに備えている、請求項１に記載のデータ変換器。
  8. 第１および第２の出力を組み合わせる合成回路をさらに備えている、請求項７に記載のデータ変換器。
  9. 入力データストリームを前記受信されたデータストリームと前記第２のデータストリームとにデインタリーブするデインタリーブ回路をさらに備えている、請求項７に記載のデータ変換器。
  10. 前記入力データストリームをノイズシェーピングするデルタ−シグマ変調器をさらに備え、該デルタ−シグマ変調器は、前記デューティサイクル変調器と前記第２のデューティサイクル変調器との間の不一致に影響を受けるノイズを低減する複数の減衰帯域を有するノイズ伝達関数を有する、請求項９に記載のデータ変換器。
  11. 前記受信されたデータストリームは、少なくとも１つの積分器と、該少なくとも１つの積分器への非線形フィードバックとを有するデルタ−シグマ変調器によって生成される、請求項１に記載のデータ変換器。
  12. 前記非線形フィードバックは、前記デューティサイクル変調されたデータストリームの選択された瞬間の変化を修正する、請求項１１に記載のデータ変換器。
  13. 前記非線形フィードバックは、複数の非線形フィードバック動作のうちの選択された１つによって提供される、請求項１２に記載のデータ変換器。
  14. 周波数を有するデータストリームをデューティサイクル変調されたデータストリームに変換することと、
    有限インパルス応答フィルタを用いて、該デューティサイクル変調されたデータストリームからのデータストリームの該周波数の高調波をフィルタリングすること
    を包含する、データ変換の方法。
  15. より高いスロット周波数の前記デューティサイクル変調されたデータストリームに変換する前に、前記周波数で前記データストリームをノイズシェーピングすることをさらに包含する、請求項１４に記載の方法。
  16. 前記高調波をフィルタリングすることは、前記スロット周波数以上の周波数で、デューティサイクル変調されたデータパターンのストリームをフィルタリングすることをさらに包含する、請求項１５に記載の方法。
  17. 入力された信号と、
    該入力された信号に応答する第１および第２のデューティサイクル変調された信号と、
    該第１のデューティサイクル信号に応答する第１の制御可能な電流源と、
    該第２のデューティサイクル信号に応答する第２の制御可能な電流源と、
    両方の制御された電流源に応答する加算器と
    を備えた、データ変換器。
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