JP3544685B2 - 演算素子結合網 - Google Patents
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Description
【産業上の利用分野】
本発明は、演算素子結合網に関するものである。
【0002】
【従来の技術】
現在、パタ―ン認識や制御等で必要とされる所望の入出力関数を学習によって近似的に実現する装置として、あるい連想記憶装置や最適化問題の近似解を高速に得る手段として神経回路網が注目されている。
【0003】
この学習とは、所定の入出力関係を備えた神経細胞素子を結合した神経回路網が所望の入出力関係を実現するように回路網の各パラメ―タを最適化して行くことである。例えば、一般的な学習の手法としては、学習デ―タとして与えていった特定の入力に対して、実際の回路網の出力と所望の出力との誤差の自乗和が最小になるように、全ての神経細胞素子間の結合の重み付け係数を変更してゆくことが行われている。そして、この学習を繰り返すことによって、神経回路網の入出力関係は所望の入出力関係に近いものとなって行き、当該神経回路網は関数近似装置としての役割を果たせるようになってくる。
【0004】
また、神経回路網を連想記憶装置あるいは最適化問題等の近似解を求める手段として適用する場合は、それらの問題において規定される評価関数を単調増加の入出力特性を備えた神経細胞素子を用いた回路網の構造に埋め込み、その関数の値が神経細胞素子の状態が遷移する毎に単調に減少してゆくような状態遷移規則を与えることにより、評価関数の極小解を求めるというのが従来の一般的な手法であった。
【0005】
(1)ここで、一つの入力情報に対する神経回路網の出力を計算するためには、神経細胞素子が持つ入出力関数による演算を複数回実行する必要があるが、従来、これを演算素子を用いて構成する場合、図5に示すように、各神経細胞素子における入出力関係φ(x)は全て同一であるにもかかわらず上記演算回数と同一の個数の神経細胞素子を設けていた。すなわち、これは回路的に冗長な構成であり、ハ―ドウェア作製上の不利益となっていた。
【0006】
さらに、実現したい入出力関係が複雑であったり、近似精度を高めようとすると、最終的に所望の入出力関係を実現するために必要となる神経細胞素子の数が増大せざるを得ず、これがハ―ドウェア作製上の問題点となっていた。
【0007】
(2)また、実現したい入出力関係が複雑であったり、近似精度を高めようとすると、図5に示すように最終的に所望の入出力関係を実現するために必要となる中間層神経細胞素子の数n1 ,n2 が増大し、それに伴って、神経細胞素子間の結合の重み付け係数の数が爆発的に増加するという事態を招くことが知られている。
【0008】
このことは、重み付け係数の値を保持するメモリ―数の増大、さらにそれらの値を学習によって変更するための信号線の数の増大、また、神経細胞素子の出力との積を計算するための乗算回路の数の増加につながるという問題点を有していた。さらに、学習による変分の計算量の増大が学習に要する時間を増大させるという不都合もあった。
【0009】
(3)一方、従来、神経回路網を、関数近似装置、連想記憶装置あるいは最適化問題を解く手段として用いるいずれの場合でも、神経細胞素子に相当する部分は差動増幅器等の単一の演算素子で構成され、その入出力特性は演算素子の電気的特性で規定されたものであった。そして、一般的に良く用いられ、差動増幅器で実現可能なシグモイド関数を入出力関数として用いた場合、多くの問題に対して有効に機能することは理論的および実験的に示されている。
【0010】
しかし、所望の入出力特性を実現するための神経回路網においては、本来その神経細胞素子の入出力特性は、従来のように画一的に規定されている必要はなく、当該神経回路網に与えられた解決すべき問題に依存して選択することによって、回路網全体の能力が向上することが期待されるので、入出力特性を柔軟に変化させられることが望まれていた。
【0011】
一方、例えば図4に示すような神経回路網(引用文献:Sprecher,D.A:”On the structure of continuous functions of several variables.”Transaction of The American Mathematical Society,115,340-355.(1965))では、特定の連続関数χ、単調増加連続関数ψ、実定数λおよび正定数εを選択すれば、x1〜xnを変数とする任意の多変数連続関数を表現することが可能であることが知られている。この神経回路網に所望の入出力関係を近似学習させるためには、神経細胞素子の入出力関数に相当する連続関数χおよび単調増加連続関数ψを学習する必要があるが、これら連続関数χおよび単調増加連続関数ψを学習することは極めて困難であるので、この種の神経回路網において学習すべきパラメ―タの数を確定し(すなわちパラメ―タの数を有限にし)、学習を容易にすることが望まれていた。
【0012】
従来の演算素子結合網では、実現したい入出力関係が複雑であったり、その近似精度を高めようとすると、必要となる演算素子の数が増大するという問題点があった。また、それに伴い重み付け係数の数が爆発的に増加し、これにより、関連するメモリー回路、信号線あるいは乗算回路などのハードウェアの増大につながるという問題点があった、加えて、学習に要する時間を増大させるという不都合もあった。
本発明は、上記問題点に鑑みてなされたものであり、従来より少数の演算素子で実現でき、また、重み付け係数の値を保持するために必要なメモリー数、それらの値を学習によって変更するための信号線の数および学習による変分の計算量、さらに演算素子の出力との積を計算するための乗算回路の数の削減された演算素子結合網を提供することを目的とする。
【0018】
【課題を解決するための手段】
本発明(請求項1)に係る演算素子結合網は、第1乃至第nの入力信号の各々に対応して設けられ、対応する入力信号に対して所定個数の相異なる演算を時分割的に施す第1乃至第nの時分割型演算素子と、前記第1乃至第nの時分割型演算素子の各々に対応して設けられた第1乃至第nの乗算回路であって、第i(iは1乃至n)の時分割型演算素子から出力される前記所定個数と同数の演算結果に対してそれぞれ第iの重み付け係数を乗じる乗算回路と、前記第1乃至第nの乗算回路による乗算結果のうち前記第1乃至第nの時分割型演算素子における同一の演算に係る演算結果に対するn個の乗算結果ごとに、少なくとも当該n個の乗算結果を入力とする所定の演算を行う演算素子と、前記演算素子による前記所定個数と同数の前記所定の演算の結果に基づいて出力信号を生成し、この生成した出力信号を出力する出力素子と、所定の学習を繰り返すことにより前記重み付け係数を逐次的に調整する学習手段とを備え、前記重み付け係数は、前記重み付け係数の総個数nより少ない個数のパラメータを有する所定の関数を用いて生成されるものであり、前記学習手段は、前記学習により調整する変数として、前記関数のパラメータを用いることを特徴とする。
本発明(請求項2)に係る演算素子結合網は、第1乃至第nの入力信号を時系列的に入力し、該入力信号に対して同一の演算を施す時分割型演算素子であって、互いに異なる演算を施す所定個数の時分割型演算素子と、前記第1乃至第nの入力信号の各々に対応して設けられた第1乃至第nの乗算回路であって、前記所定個数の時分割型演算素子から出力される演算結果のうち第i(iは1乃至n)の入力信号に係る前記所定個数と同数の演算結果に対してそれぞれ第iの重み付け係数を乗じる乗算回路と、前記第1乃至第nの乗算回路による乗算結果のうち同一の前記時分割型演算素子に係る演算結果に対するn個の乗算結果ごとに、少なくとも当該n個の乗算結果を入力とする所定の演算を行う演算素子と、前記演算素子による前記所定個数と同数の前記所定の演算の結果に基づいて出力信号を生成し、この生成した出力信号を出力する出力素子と、所定の学習を繰り返すことにより前記重み付け係数を逐次的に調整する学習手段とを備え、前記重み付け係数は、前記重み付け係数の総個数nより少ない個数のパラメータを有する所定の関数を用いて生成されるものであり、前記学習手段は、前記学習により調整する変数として、前記関数のパラメータを用いることを特徴とする。
本発明(請求項3)に係る演算素子結合網は、第1乃至第nの入力信号の各々に対する所定個数の相異なる演算を時分割的に実行する時分割型演算素子と、前記第1乃至第nの入力信号の各々に対応して設けられた第1乃至第nの乗算回路であって、前記所定個数の時分割型演算素子から出力される演算結果のうち第i(iは1乃至n)の入力信号に係る前記所定個数と同数の演算結果に対してそれぞれ第iの重み付け係数を乗じる乗算回路と、前記第1乃至第nの乗算回路による乗算結果のうち前記時分割型演算素子における同一の演算に係る演算結果に対するn個の乗算結果ごとに、少なくとも当該n個の乗算結果を入力とする所定の演算を行う演算素子と、前記演算素子による前記所定個数と同数の前記所定の演算の結果に基づいて出力信号を生成し、この生成した出力信号を出力する出力素子と、所定の学習を繰り返すことにより前記重み付け係数を逐次的に調整する学習手段とを備え、前記重み付け係数は、前記重み付け係数の総個数nより少ない個数のパラメータを有する所定の関数を用いて生成されるものであり、前記学習手段は、前記学習により調整する変数として、前記関数のパラメータを用いることを特徴とする。
好ましくは、前記所定の関数のパラメータはλであり、前記第i(iは1乃至n)の重み付け係数は前記パラメータλをi乗して得た値であるようにしてもよい。
【0024】
ここで、上記解決手段において、さらに次のような構成を採用しても良い。
(i )前記演算素子結合網において、同一階層に存在し、各々がそれよりさらに下位の階層構造を持たず、一つ上の階層における同一の演算素子を構成している複数の演算素子の各々の入出力関係を表す関数として、
複数の変数を有する多変数関数であって、当該変数それぞれに定数を加え、それらを線形変換したものを新たな変数のセットとし、当該新たな変数のセットに当該多変数関数による演算を施して得られる関数値を定数倍することにより特定の関数と同一の関数に変換される多変数関数のうちのいずれか、または、一つの変数を有する一変数関数であって、当該変数に定数を加え、それを定数倍したものを新たな変数とし、当該新たな変数に当該一変数関数による演算を施して得られる関数値を定数倍することにより特定の関数と同一の関数に変換される一変数関数のうちのいずれかを用いても良い。あるいは、
(ii)前記演算素子結合網において、それよりさらに下位の階層構造を持たない全ての演算素子の各々の入出力関係を表す関数として、
複数の変数を有する多変数関数であって、当該変数それぞれに定数を加え、それらを線形変換したものを新たな変数のセットとし、当該新たな変数のセットに当該多変数関数による演算を施して得られる関数値を定数倍することにより特定の関数と同一の関数に変換される多変数関数のうちのいずれか、または、一つの変数を有する一変数関数であって、当該変数に定数を加え、それを定数倍したものを新たな変数とし、当該新たな変数に当該一変数関数による演算を施して得られる関数値を定数倍することにより特定の関数と同一の関数に変換される一変数関数のうちのいずれかを用いても良い。
【0025】
また、上記(i )および(ii)の場合、さらに次のような構成を採用しても良い。
(iii )前記演算素子結合網において、階層構造を有する演算素子の全てまたは一部が、一つの入力信号または二つ以上の入力信号の総和に対し一つの出力値を出力する演算素子であり、全てまたは一部の前記演算素子の一つの入力信号または二つ以上の入力信号の総和に対する出力を決める所定の入出力関係として、複数の所定の入出力関係を備えた一入力一出力素子の重み付き線形結合を用いて階層的に構成するか、あるいは、さらにこの階層構造を有限回繰り返して構成しても良い。あるいは、
(iv)前記演算素子結合網において、階層構造を有する演算素子の全てまたは一部が、全ての出力値が一つまたは二つ以上の前記入力信号のうちの一つの入力信号のみの関数値とする演算素子であり、
全てまたは一部の前記一入力一出力の所定の入出力関係を、複数の所定の入出力関係を備えた一入力一出力素子の重み付き線形結合を用いて階層的に構成するか、あるいは、さらにこの階層構造を有限回繰り返して構成しても良い。
【0026】
また、上記(ii)の場合、さらに次のような構成を採用しても良い。
(v )前記演算素子結合網において、それよりさらに下位の階層構造を持たない全ての演算素子が、一つの入力信号または二つ以上の入力信号の総和に対して、所定の入出力関係に従った一つの出力値を出力する演算素子であり、
前記演算素子の一つの入力信号または二つ以上の入力信号の総和に対する出力を決める所定の入出力関係として、
一つの変数を有する一変数関数であって、当該変数に定数を加え、それを定数倍したものを新たな変数とし、当該新たな変数に当該一変数関数による演算を施して得られる関数値を定数倍することにより特定の関数と同一の関数に変換される一変数関数のうちのいずれかを用いても良い。
【0027】
さらに、上記(i ),(ii),(iii ),(iv),(v )の場合、次のような構成を採用しても良い。
(vi)前記所定の入出力関係を表現する一変数関数として、その変数に定数を加え、それを定数倍したものを新たな変数とし、当該新たな変数に当該一変数関数による演算を施して得られる関数値を定数倍することにより(1+exp(−x))-1と同一の関数に変換される一変数関数のうちのいずれかを用いても良い。
【0028】
(vii )前記所定の入出力関係を表現する一変数関数として、その変数に定数を加え、それを定数倍したものを新たな変数とし、当該新たな変数に当該一変数関数による演算を施して得られる関数値を定数倍することにより exp(−x2 )と同一の関数に変換される一変数関数のうちのいずれかを用いても良い。
【0029】
あるいは、上記(i )または(ii)の場合、次のような構成を採用しても良い。
(viii)前記所定の入出力関係を表現する多変数関数として、当該変数それぞれに定数を加え、それらを線形変換したものを新たな変数のセットとし、当該新たな変数のセットに当該多変数関数による演算を施して得られる関数値を定数倍することにより、数式(1)
【0030】
【数1】
と同一の関数に変換される多変数関数のうちのいずれか用いても良い。
【0031】
【作用】
本発明の演算素子結合網では、重み付け係数の全個数より少ない個数のパラメータによる関数を用いて各々の重み付け係数を生成する。そして、前記学習においては、前記重み付け係数を学習するのではなく、前記パラメータを学習し、前記重み付け係数手段がこのパラメータを用いて前記重み付け係数を生成する。
これにより、前記重み付け係数の代わりにそれより少ない個数の前記パラメータを扱えば良いので、重み付け係数の値を保持するために必要なメモリー数、それらの値を学習によって変更するための信号線の数および学習による変分の計算量は、それぞれ全ての重み付け係数の個数より少ない個数のパラメータに対応するだけあれば良いことになり、それらの削減が可能となる。同時に、学習に要する時間を短縮することが可能となる。
また、時分割演算素子が複数の演算を時分割的に実行し、それらの出力値を順次時系列的に出力するようにすることによって、従来の複数の演算素子を1つの時分割演算素子を用いて構成することができるので、所望の入出力関係を近似する能力を保持したまま、演算素子結合網を構成する全演算素子の数を大幅に削減することが可能となる。
【0037】
【実施例】
以下、図面を参照しながら実施例を説明する。
(1)<第1の実施例>
本発明の第1の実施例に係る演算素子結合網について説明する。
【0038】
本発明はより少数の演算素子で所望の演算素子結合網を構成するものである。ここでは、まず、より少数の演算素子を用いて図4に示される従来の演算素子結合網と同一の入出力特性を提供することが可能な演算素子結合網について説明する。図1は、そのような演算素子結合網の一例を示す図である。
【0039】
初めに、図1の演算素子結合網が提供すべき図4の演算素子結合網の入出力特性に関して説明する。この図4の演算素子結合網は、n本の入力信号x1〜xnをそのままの2n+1個の出力とする入力素子P01〜P0n、その後段に結合されたn×(2n+1)個の第1中間層演算素子P11−0〜P11−2n,P12−0〜P12−2n,…,P1n−0〜P1n−2n、この第1中間層演算素子のそれぞれの後段に接続された重み付け係数を乗ずるための乗算器(図示せず)、この乗算器を介して前記第1中間層演算素子と結合されている2n+1個の第2中間層演算素子P20〜P2(2n)、これら第2中間層演算素子の全ての入力の和を出力する出力素子P30により構成される。この第1中間層演算素子P1i−j(i=1〜n,j=0〜2n)は、入出力特性がψ(x+j×ε)で表現される素子であり、第1中間層演算素子P1i−jからの出力は、図4に示すように、各乗算器(図示せず)によりパラメ―タλのi乗の値が乗ぜられ、その値が第2中間層演算素子P2jへの入力として伝えられる。また、第2中間層演算胞素子P2jは、第1中間層演算素子からの入力の全ての和Xにたいして、入出力特性χ(X+j)の演算結果を出力する素子である。このような演算過程を経た最終的な出力信号は、入力信号x1〜xnに対して、数式(2)のように表現されることになる。
【0040】
【数2】
【0041】
なお、前述したように、この表現形式は、特定の、連続関数χ、単調増加連続関数ψ、実定数λ、正定数εを選択すれば、x1〜xnを変数とする任意の多変数連続関数を表現可能であることが知られている。また、この図4の演算素子結合網では、第1および第2中間層演算素子の個数はそれぞれn×(2n+1)個および2n+1個づつ必要であった。
【0042】
次に、図1の本実施例に係る演算素子結合網について説明する。この演算素子結合網は、それぞれ入力信号x1〜xnをそのまま出力とする入力素子A01〜A0n、その後段に結合されたn個の第1中間層演算素子A11〜A1n、この第1中間層演算素子のそれぞれの後段に接続されたn個の乗算器(図示せず)、この乗算器を介して前記第1中間層演算素子と結合されている第2中間層演算素子A20、その後段に結合された出力素子A30、および前記第2中間層演算素子A30に後述するような出力を与える出力素子A40により構成される。
【0043】
第1中間層演算素子A1iは、それぞれ、入力Xi (i=1,…,n)に対して2n+1個の出力値ψ(xi +j×ε),(j=0,…,2n)を時系列的に順次出力する時分割演算素子であり、各第1中間層演算素子ごとのjの値は各時刻で一致するように同期をとる。
【0044】
出力素子A40は、第1中間層演算素子A11〜A1nとjに関して同期を取ってjの値を出力する素子である。
第2中間層演算素子A20は、各時刻における全入力の和Xにたいして、入出力特性χ(X)の演算結果を出力する素子である。
【0045】
出力素子A30は、第2中間層演算素子から時系列的に(2n+1回に分けて)入力される出力を全て加算して出力する素子である。
乗算器は、第1中間層演算素子A1iの出力に重み付け係数λi を乗ずるための素子である。ここで、図1の第1中間層演算胞素子と第2中間層演算素子とを結合する線の横に乗算を意味する×とともに示されている記号λないしλn は、この乗算器により乗ぜられる重み付け係数の値を示す。なお、以下の説明で参照される他の図の1つの素子と他の素子とを結合する線の横に乗算を意味するxとともに示されている記号は、図示しない乗算器により乗ぜられる重み付け係数の値を示すものとする。
【0046】
次に、図1の演算素子結合網の動作について説明する。
まず、j=0として、各第1中間層演算素子A1iからはそれぞれψ(xi +εj)が同時に出力され、これらに重み付け係数λi が各乗算器により乗ぜられ、それぞれλi ψ(xi +εj)として第2中間層演算素子A20へ送られる。一方、これに同期して、同期素子A40からも出力値jが第2中間層演算素子A20に与えられる。
【0047】
第2中間層演算素子20は、それら全ての入力信号の和を入力xとしてχ(x)を演算して出力する。この出力は、出力素子A30に与えられる。
同様にして、j=1からj=2nについて、以上の動作を順次繰り返す。
【0048】
その結果、出力素子30には、第2中間層演算素子A20からのj=0からj=2nにそれぞれ対応する2n+1個の出力が時分割的に入力される。出力素子30はこれらを全て加算して出力する。
【0049】
このようにして得られる出力値は、前述した図4の場合と全く同一である。すなわち、本実施例のように時分割演算素子を用いることにより効果的に演算素子の数を削減することができる。図4との対比では、回路網に所望の入出力関係を保たせたまま第1および第2中間層演算素子の数を、それぞれ、n×(2n+1)個からn個、2n+1個から1個へと削減することが可能となる。また、重み付け係数の値を第1中間層演算素子の出力に乗ずるためにn×(2n+1)個必要であった乗算回路もn個で済むことになる。
【0050】
加えて、本実施例に用いる時分割演算素子が実行する複数の演算は、入力値に数値j×εを加えたものを変数とした後は全く同一の演算を施すものであり、簡単な回路で実現できる利点がある。
【0051】
なお、図4との対比で記した図1の入力素子A01〜A0nは入力信号をそのまま出力するので実際には不要である。
ここで、本実施例の説明では、図4の演算素子結合網に本発明を適用した場合を例にとって説明したが、もちろん、本発明は他の一般的な演算素子結合網においても同様に適用できる。
【0052】
<第2の実施例>
本発明の第2の実施例に係る演算素子結合網について説明する。図2は、本実施例に係る演算素子結合網を示す図である。この演算素子結合網は、入力素子B01〜B0n、2n+1個の第1中間層演算素子B10〜B1(2n)、乗算器(図示せず)、第2中間層演算素子B20、出力素子B30および出力素子B40により構成される。
【0053】
入力素子B01〜B0nは、それぞれ入力信号x1〜xnをそのままの形の2n+1個の出力とする素子である。
各第1中間層演算素子B1j(j=0,…,2n)は、それぞれが入力xi (i=1〜n)をすべて入力し、各入力xi に対する出力値ψ(xi +j×ε)を同時に出力する演算素子あるいは時系列的に順次出力する時分割演算素子である。ここでは、後述するように、第1中間層演算素子B1jは排他的に出力動作させる。
【0054】
出力素子B40は、出力している第1中間層演算素子B1jに関する値jを出力する素子である。
第2中間層演算素子B20は、すべての入力の和Xにたいして、入出力特性χ(X)の演算結果を出力する素子である。
【0055】
出力素子B30は、第2中間層演算素子から時系列的に(2n+1回に分けて)入力される出力を全て加算して出力する素子である。
乗算器は、第1中間層演算素子B1jの出力に重み付け係数λi を乗ずるための素子である。すなわち、本実施例では、重み付け係数は、当該出力に関連する入力xi (i=1〜n)の入力位置(入力端子)に従って決定される。
【0056】
次に、図2の演算素子結合網の動作について説明する。
まず、j=0として、第1中間層演算素子B1jからψ(xi +εj)が同時にあるいは時系列的に出力され、これらに重み付け係数λi が各乗算器により乗ぜられ、それぞれλi ψ(xi +εj)として第2中間層演算素子B20へ送られる。一方、これに同期するように、同期素子B40からも出力値jが第2中間層演算素子B20に与えられる。
【0057】
第2中間層演算素子20は、それら全ての入力信号の和を入力xとしてχ(x)を演算して出力する。この出力は、出力素子B30に与えられる。
同様にして、j=1からj=2nについて、以上の動作を順次繰り返す。
【0058】
その結果、出力素子30には、第2中間層演算素子B20からのj=0からj=2nにそれぞれ対応する2n+1個の出力が、2n+1回に分けて時分割的に入力される。出力素子30はこれらを全て加算して出力する。
【0059】
このようにして得られる出力値は、前述した図4の場合と全く同一である。すなわち、本実施例のように時分割演算素子を用いることにより効果的に演算素子の数を削減することができる。図4との対比では、回路網に所望の入出力関係を保たせたまま第1および第2中間層演算素子の数を、それぞれ、n×(2n+1)個から2n+1個、2n+1個から1個へと削減することが可能となる。さらに、重み付け係数の値を第1中間層演算素子の出力に乗ずるためにn×(2n+1)個必要だった乗算回路もn個で済む。また、各第1中間層演算素子B1jがn個の出力値を順次時系列的に出力するならば、乗算回路も時分割的に動作させることにより、この乗算回路はさらに節約でき1個で済むことになる。
【0060】
加えて、本実施例に用いる時分割演算素子は異なる入力値に対して全く同一の演算を施すものであり、極めて簡単な回路で実現できる利点がある。
ここで、本実施例の説明では、図4の演算素子結合網に本発明を適用した場合を例にとって説明したが、もちろん、本発明は他の一般的な演算素子結合網においても同様に適用できる。
【0061】
<第3の実施例>
本発明の第3の実施例に係る演算素子結合網について説明する。図3は、本実施例に係る演算素子結合網を示す図である。この演算素子結合網は、入力素子C01〜C0n、第1中間層演算素子C10、乗算器(図示せず)、第2中間層演算素子C20、出力素子C30および出力素子C40により構成される。
【0062】
入力素子C01〜C0nは、それぞれ入力信号x1〜xnをそのまま出力とする素子である。
第1中間層演算素子C10は、入力素子C01〜C0nからの入力信号x1からxnに対してn×(2n+1)個の出力値ψ(xi +j×ε),(i=1〜n,j=0〜2n)をjの若い番号から順にi=1からnまでの出力を1セットとして、順次出力する素子である。ここで、同一のjに対するi=1からnまでの1セット(n個)の出力は同時並列的に出力しても良いし、順次時系列的に出力しても良い。
【0063】
出力素子C40は、第1中間層演算素子C10が、あるjに対するn個の出力にそれぞれ重み付け係数を乗じて第2中間層演算素子C20に送っている時と同時にjの値を出力し第2中間層演算素子C20に送っている素子である。
【0064】
第2中間層演算素子C20は、各j毎に、第1中間層演算素子C10のn個の出力にそれぞれ重み付け係数を乗じた値と出力素子C40の出力とからなるすべての入力の和Xにたいして、入出力特性χ(X)の演算結果を出力する素子である。
【0065】
出力素子C30は、第2中間層演算素子から各j毎に順次入力される2n+1個の出力を全て加算して出力する素子である。
乗算器は、第1中間層演算素子C10の出力に重み付け係数λi を乗ずるための素子である。すなわち、本実施例では、重み付け係数は、当該出力に関連する入力xi (i=1〜n)の入力位置(入力端子)に従って決定される。
【0066】
次に、図3の演算素子結合網の動作について説明する。
まず、j=0として、第1中間層演算素子C10からψ(xi +εj),(i=1〜n)が同時にあるいは時系列的に出力され、これらに重み付け係数λi が乗算器により乗ぜられ、それぞれλi ψ(xi +εj)として第2中間層演算素子C20へ送られる。このとき、同期素子C40からも出力値jが第2中間層演算素子C20に与えられる。
【0067】
第2中間層演算素子20は、それら全ての入力信号の和を入力xとしてχ(x)を演算して出力する。この出力は、出力素子C30に与えられる。
同様にして、j=1からi=2nについて、以上の動作を順次繰り返す。
【0068】
その結果、出力素子30には、第2中間層演算素子B20からのj=0からj=2nにそれぞれ対応する出力が、2n+1回に分けて時分割的に入力される。出力素子30はこれらを全て加算して出力する。
【0069】
このようにして得られる出力値は、前述した図4の場合と全く同一である。すなわち、本実施例のように時分割演算素子を用いることにより効果的に演算素子の数を削減することができる。図4との対比では、回路網に所望の入出力関係を保たせたまま第1および第2中間層演算素子の数を、それぞれ、n×(2n+1)個から1個、2n+1個から1個へと大幅に削減することが可能となる。さらに、重み付け係数の値を第1中間層演算素子の出力に乗ずるためにn×(2n+1)個必要だった乗算回路もn個で済む。また、各第1中間層演算素子C10が各時刻フェーズjごとの1セットすなわちn個の出力値を順次時系列的に出力するならば、乗算回路も時分割的に動作させることにより、この乗算回路はさらに節約でき1個で済むことになる。
【0070】
なお、図4との対比で記した図3の入力素子C01〜C0nは入力信号をそのまま出力するので実際には不要である。
ここで、本実施例の説明では、図4の演算素子結合網に本発明を適用した場合を例にとって説明したが、もちろん、本発明は他の一般的な演算素子結合網においても同様に適用できる。
【0071】
(2)<第4の実施例>
本発明の第4の実施例に係る演算素子結合網について説明する。図6は、本実施例に係る演算素子結合網を示す図である。この演算素子結合網は、入力素子D01〜D0n、第1中間層演算素子D11〜D1n1 、第2中間層演算素子D21〜D2n2 、出力素子D30、各素子間に連結され前段の素子の出力に重み付け係数を乗ずるための(n×n1 +n1 ×n2 +n2 )個の乗算器(図示せず)、および重み付け係数生成手段(図示せず)から構成される。すなわち、重み付け係数生成手段を設けた以外は、一般的な演算素子結合網の構成をなしている。
【0072】
この重み付け係数生成手段は、本実施例に係る演算素子結合網に含まれる重み付け係数の総個数すなわち乗算器の総個数より少ない個数のパラメータを有する所定の関数を用いて、それら重み付け係数をすべて生成するための手段である。例えば、図6の2つの演算素子A,B間の重み付け係数を、2つの演算素子に固有なパラメ―タと、全ての重み付け係数の個数より少ない個数のパラメ―タの関数により生成する。具体的には、例えば、
wA,B =α×nA,B +βである場合や、
wA,B =δ×n A,B +ζである場合などである。
【0073】
ここで、nA,B は二つの演算素子A,Bの組み合わせに固有なパラメ―タであり、α,β,γ,δおよびζは学習すべき回路網パラメ―タである。
この場合、学習においては、前記重み付け係数を学習するのではなく、前記パラメータαおよびβあるいはγ,δおよびζを学習し、前記重み付け係数生成手段がこのパラメータを用いて前記重み付け係数を生成する。
【0074】
このように、重み付け係数に所定の制約を与え、前記重み付け係数生成手段を設けることにより、重み付け係数のために必要なパラメータを保持するメモリ―数、それらの値を学習によって変更するための信号線の数を効果的に削減することが可能となる。
【0075】
一方、学習すべきパラメータ数が大幅に削減されるので、学習による変分の計算量も大幅に削減できることが期待される。従って、高速に学習を実行することができる。
【0076】
<第5の実施例>
本発明の第5の実施例に係る演算素子結合網について説明する。なお、本実施例に係る演算素子結合網の構成は、図4の演算素子結合網に後述する重み付け係数生成手段を付加したものであり、簡略化のために図面については省略する。また、この重み付け係数生成手段に関する構成および動作以外は、前述した図4の演算素子結合網と同一であり、簡略化のために詳細な説明は省略する。
【0077】
この重み付け係数生成手段は、本実施例に係る演算素子結合網に含まれる重み付け係数の総個数より少ない個数のパラメータを有する所定の関数を用いて、それら重み付け係数をすべて生成するための手段である。
【0078】
そして、学習においては、前記重み付け係数を学習するのではなく、前記パラメータを学習し、前記重み付け係数生成手段がこのパラメータを用いて前記重み付け係数を生成する。
【0079】
上記のような回路網構成を採用した場合、図4の前記第1中間層演算素子P1i−jから前記第2中間層演算素子P2jへの重み付け係数は全て1つのパラメ―タλのべき乗の値であり、入力素子01〜0nから前記第1中間層演算素子P1i−jへの重み付け係数および前記第2中間層演算素子P2jから前記出力素子P30への重み付け係数は全て1であるので、全ての重み付け係数の値を間接的に保持するために必要なメモリ―数およびそれらの値を学習によって変更するための信号線の数は各々1つにまで削減させる。
【0080】
この場合、重み付け係数の値を直接保持するためにλのべき乗の値それぞれに対してメモリ―を用意したとしても、メモリ―数は高々n個で済む。
さらに、第1中間層演算素子P1i−jから第2中間層演算素子P2jへの2n+1個の重み付け係数の値は全て同じ値λi であるため、第1中間層演算素子の出力との積を計算するための乗算回路は、同一値をとる重み付け係数に対しては共用して用いれば、λ1 からλn に対応して全部でn個ですむことになる。
【0081】
一方、学習すべきパラメータ数が大幅に削減されるので、学習による変分の計算量も大幅に削減できることが期待される。従って、高速に学習を実行することができる。
【0082】
本実施例の変形例として、上記演算素子結合網において、第1中間層演算素子から第2中間層演算素子への重み付け係数を表現するパラメ―タλが、1に非常に近い場合はλ=1+α(α《1)となるので、λi ≒1+i×αとなり、全ての重み付け係数を間接的あるいは直接的に保持するためには、αあるいはαの1倍からn倍までの倍数値を記憶するメモリ―があれば良く、上記と同様の効果が期待できる上、さらにメモリ―の精度を落とすことも可能となる。
【0083】
(3)<第6の実施例>
本発明の第6の実施例に係る演算素子結合網について説明する。本発明の演算素子結合網は、前述した図4の演算素子結合網を構成する各演算素子をさらに複数の演算素子で構成するものである。従って、そのような複数の演算素子により構成される演算素子を1つの上位レベルでの1つの演算素子とすれば、本発明の演算素子結合網をそのような階層構造の上位レベルで表すと、図4と同一の構成になる。なお、図4の演算素子結合網の構成については、前述したのでここでは省略する。
【0084】
ここで、前述のように、図4の第2中間層演算素子P2jからの出力は全てそのまま出力素子P30に伝えられそこで全ての入力の和がとられ出力される。このような演算過程を経た最終的な出力信号は、入力信号x1〜xnに対して、前述した数式(2)で表現されることになる。
【0085】
【数3】
【0086】
ここで、関数χは連続関数、関数ψは単調増加連続関数、定数λは実定数、定数εは正定数である。
この回路網に特定の多入力一出力の入出力関係を最急降下法等の学習によって近似表現させるためには、上記の連続関数χ、単調増加連続関数ψ、に対する学習パラメ―タを定める必要があり、本実施例においては上記2関数を、それぞれ次に示す数式(3)および(4)と変数をシフトおよびスケ―リングした所定の一変数関数の重み付き線形和で近似する。
【0087】
【数4】
【0088】
【数5】
【0089】
ここで、a1 〜aN ,b1 〜bN ,c1 〜cN ,e1 〜eM ,f1 〜fM およびg1 〜gM は、各演算素子E1〜ENおよびF1〜FMの入出力関係を調整するためのパラメ―タである。
【0090】
この所定の一変数関数としては、例えば、シグモイド関数(1+exp(−x))-1や、ガウシアン関数 exp(−x2 )などを用いれば好ましい。
次に、そのような入出力関係を有する演算素子の具体例を図7および図8に示す。
【0091】
1つの第1中間層演算素子を構成する図7の演算素子結合網E100は、φ(ai x+bi ) を実行するN個の演算素子Ei(i=1〜N)と、それらの後段にそれぞれ接続され、演算素子Eiの出力にCiを乗ずるための乗算器(図示せず)と、これらの出力をすべて加算して出力する出力素子(図示せず)により構成される。
【0092】
また、1つの第2中間層演算素子を構成する図8の演算素子結合網F200は、入力yi の総和zを出力する入力素子F0と、φ(ei z+fi )を実行するM個の演算素子Fi(i=1〜M)と、それらの後段にそれぞれ接続され、演算素子Fiの出力にgiを乗ずるための乗算器(図示せず)と、これらの出力をすべて加算して出力する出力素子(図示せず)により構成される。
【0093】
このように、上記ψおよびχの入出力特性を担う第1および第2中間層演算素子を、図7および図8に示すようにそれぞれψおよびχにおける線形和に対応するN個およびM個の一入力一出力演算素子の重み付き線形和で近似して階層的に構成すれば、本来無限自由度を持つ関数の自由度をそれぞれ3×N、3×Mの有限値に落とすことが可能となる。
【0094】
このことによって、上記の回路網において自由度を持つパラメ―タの数を、実定数λおよび正定数εと併せて、3×N+3×M+2個と有限に抑えることが可能となり、この回路網に最急降下法等の学習アルゴリズムを適用することができ、階層構造を構成する演算素子の入出力特性とその数を適当に選べば、与えられた多変数関数の近似学習が可能となる。
【0095】
また、与えられた多変数関数と要求される近似精度によっては、N、Mを小さく取ることができ、回路網全体のパラメ―タ数を、図11に示すような従来の層状演算素子結合網より削減することが可能となる。
【0096】
さらに、本発明によって、回路網全体で使用する中間層演算素子を全て同一構造の素子で構成することが可能となり、ハ―ドウェア作製上の利点となる。
また、上記の階層構造を構成する図7の演算素子E1〜EN、図8の演算素子F1〜FMの一部または全てを、上記と別種の同一構造の演算素子の重み付き線形和や、上記と同種の同一構造の演算素子の結合網でさらに階層的に構成することによって、中間層演算素子の入出力関係表現能力の適応力を向上し、回路網全体の関数近似能力を高めても良い。
【0097】
<第7の実施例>
本発明の第7の実施例に係る演算素子結合網について説明する。
ここで、前述した図7の演算素子E100あるいは図8の演算素子F200のように1つの(上位レベルの)演算素子を構成するために複数の(下位レベルの)演算素子を用いる階層構造は、他の一般的な演算素子結合網においても適用することが可能である。第6の実施例では、上位レベルの演算素子を構成するために、一入力一出力演算素子を用いたが、本実施例では、多入力一出力演算素子を用いて構成した一般的な演算素子結合網に関して説明する。
【0098】
1つの(上位レベルの)演算素子を構成する図9の演算素子G300は、入力ui (i=1〜n)に対してf(u1 +h1j,u2 +h2j,…,un +hnj) を実行するL個の演算素子Gj(j=1〜L)と、入力xi (i=1〜n)に重み付け係数dijを乗じて各演算素子Gjに与えるための乗算器(図示せず)と、演算素子Gjの後段にそれぞれ接続されこの演算素子Gjの出力にkj を乗ずるための乗算器(図示せず)と、これら乗算器の出力をすべて加算して出力する出力素子(図示せず)により構成される。ここで、hij(i=1〜n)は定数のセットである。
その結果、この演算素子G300は、次の数式(5)で表されるような入出力特性を与える。
【0099】
【数6】
【0100】
この演算素子G300を用いて演算素子結合網を構成した場合、演算素子G300の階層構造を形成する演算素子間の重み付け係数dij,kj やhijも、回路網全体のパラメ―タの一部とみなせば、従来同様に最急降下法等の学習アルゴリズムが適用可能で、所望の入出力関数の近似学習ができることになる。
【0101】
従って、ハードウェア上実現しやすい入出力特性を有する演算素子を複数結合して演算素子結合網を構成することにより、従来の層状演算素子結合網のように同一の非線形素子を層状に並べていった回路網より、学習速度あるいは近似能力を向上させることが期待できる。この点に関しては、図7の演算素子E100および図8の演算素子F200についても同様のことが言える。
【0102】
<第8の実施例>
本発明の第8の実施例に係る演算素子結合網について説明する。
図7、図8あるいは図9の演算素子は、一入力一出力素子あるいは多入力一出力素子の重み付き線形結合により構成したが、本実施例では、上位レベルの演算素子を、前記多入力一出力演算素子および前記一入力一出力演算素子を任意に結合し、結合した演算素子間においては一方の素子の出力値に所定の重み付け係数を乗じた値を他方の素子への入力信号とする演算素子の網状結合を用いて階層的に構成するものである。
【0103】
図10は、そのような演算素子を用いて構成した本実施例の演算素子結合網を示す図である。
このn入力m出力の層状の演算素子結合網は、入力素子H01〜H0n、第1中間層演算素子H11〜H1n1 、第2中間層演算素子H21〜H1n2 、出力素子H31〜H3mにより構成される。また、n入力1出力素子である第1中間層演算素子H11は下位レベルの演算素子H111〜H116により構成され、n1 入力2出力素子である第2中間層演算素子H22は下位レベルの演算素子H221〜H224により構成される。ここでは、その他の第1および第2中間層演算素子と演算素子H111〜H116,H221〜H224は最下層の演算素子であり、それ以上の階層構造はないものとする。
【0104】
ここで、上記の階層構造を構成する演算素子H111〜H116、H221〜H224は、残りの中間層演算素子H12〜H1n1 、H21、H23〜H2n2 と同一構造の素子、例えば有界で単調なシグモイド関数の入出力特性を持った素子であるとする。
【0105】
図10の回路網は、中間層演算素子H11、H22の階層構造を形成する演算素子結合網の演算素子間の重み付け係数も、回路網全体のパラメ―タの一部とみなせば、従来同様に最急降下法等の学習アルゴリズムが適用可能で、所望の入出力関数の近似学習ができることになる。
【0106】
さらに、従来と同様に回路網全体では同一構造の演算素子しか用いないにもかかわらず、中間層演算素子H11、H22の入出力特性は、他の中間層演算素子のそれとは、一般に異なったものとなっており、図10の回路網全体で実現したい入出力関係によっては、図11のような従来の層状演算素子結合網のように同一の非線形素子を層状に並べていった回路網より、学習速度あるいは近似能力を向上させることができる。
【0107】
また、階層構造を構成する演算素子H111〜H116、H221〜H224の一部または全てを、さらに上記と同一あるいは別種の構造の素子からなる演算素子結合網で階層的に構成することによって、中間層演算素子H11、H22の入出力関係表現能力の適応力をさらに向上し、回路網全体の関数近似能力を高めても良い。
【0108】
いずれにしても、回路網全体では同一構造の演算素子しか用いない場合は、ハードウェア作製上の観点からも非常に有益である。
このように、本発明の要旨は、従来の演算素子に階層構造を持たせることにより、演算素子の入出力特性を学習させたい場合に、学習すべきパラメ―タの数を確定し、さらに演算素子の入出力特性を既存の素子のみを用いても柔軟に変化させることを可能にすることであり、相互結合型神経回路網等の他の演算素子結合網にも適用可能であり、上記実施例に限定されるものではない。
【0109】
以上、各発明に係る各実施例について説明してきたが、各発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【0110】
【発明の効果】
本発明によれば、演算素子間の全ての重み付け係数の値がそれらの個数より少ない個数パラメータの関数を用いて生成されることにより、重み付け係数の値を保持するために必要なメモリー数、それらの値を学習によって変更するための信号線の数および学習による変分の計算量を大幅に削減することが可能になる。また、学習に要する時間を短縮することが可能となる。さらに、同一値の重み付け係数を持つ演算素子間の結合が複数存在する場合は、演算素子の出力との積を計算するための乗算回路の数も大幅に削減可能となる。
また、時分割演算素子が複数の演算を時分割的に実行し、それらの出力値を順次時系列的に出力するようにすることによって、従来の複数の演算素子を1つの時分割演算素子を用いて構成することができるので、所望の入出力関係を近似する能力を保持したまま、演算素子結合網を構成する全演算素子の数を大幅に削減することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る演算素子結合網の構成を示す図
【図2】本発明の第2の実施例に係る演算素子結合網の構成を示す図
【図3】本発明の第3の実施例に係る演算素子結合網の構成を示す図
【図4】従来の演算素子結合網の構成を示す図
【図5】従来の他の演算素子結合網の構成を示す図
【図6】本発明の第4の実施例に係る演算素子結合網の構成を示す図
【図7】本発明の第6の実施例に係る階層構造を有する演算素子を示す図
【図8】本発明の第6の実施例に係る階層構造を有する他の演算素子を示す図
【図9】本発明の第7の実施例に係る演算素子結合網の構成を示す図
【図10】本発明の第8の実施例に係る演算素子結合網の構成を示す図
【図11】従来のさらに他の演算素子結合網の構成を示す図
【符号の説明】
x1〜xn…入力信号
A01〜A0n…入力素子
A11〜A1n、A20…演算素子
A30、A40…出力素子
E1−EN、F1−FM、G1−GL、H111〜H116、H221〜H224…上位レベルの演算素子を構成する下位レベルの演算素子
Claims (4)
- 第1乃至第nの入力信号の各々に対応して設けられ、対応する入力信号に対して所定個数の相異なる演算を時分割的に施す第1乃至第nの時分割型演算素子と、
前記第1乃至第nの時分割型演算素子の各々に対応して設けられた第1乃至第nの乗算回路であって、第i(iは1乃至n)の時分割型演算素子から出力される前記所定個数と同数の演算結果に対してそれぞれ第iの重み付け係数を乗じる乗算回路と、
前記第1乃至第nの乗算回路による乗算結果のうち前記第1乃至第nの時分割型演算素子における同一の演算に係る演算結果に対するn個の乗算結果ごとに、少なくとも当該n個の乗算結果を入力とする所定の演算を行う演算素子と、
前記演算素子による前記所定個数と同数の前記所定の演算の結果に基づいて出力信号を生成し、この生成した出力信号を出力する出力素子と、
所定の学習を繰り返すことにより前記重み付け係数を逐次的に調整する学習手段とを備え、
前記重み付け係数は、前記重み付け係数の総個数nより少ない個数のパラメータを有する所定の関数を用いて生成されるものであり、
前記学習手段は、前記学習により調整する変数として、前記関数のパラメータを用いることを特徴とする演算素子結合網。 - 第1乃至第nの入力信号を時系列的に入力し、該入力信号に対して同一の演算を施す時分割型演算素子であって、互いに異なる演算を施す所定個数の時分割型演算素子と、
前記第1乃至第nの入力信号の各々に対応して設けられた第1乃至第nの乗算回路であって、前記所定個数の時分割型演算素子から出力される演算結果のうち第i(iは1乃至n)の入力信号に係る前記所定個数と同数の演算結果に対してそれぞれ第iの重み付け係数を乗じる乗算回路と、
前記第1乃至第nの乗算回路による乗算結果のうち同一の前記時分割型演算素子に係る演算結果に対するn個の乗算結果ごとに、少なくとも当該n個の乗算結果を入力とする所定の演算を行う演算素子と、
前記演算素子による前記所定個数と同数の前記所定の演算の結果に基づいて出力信号を生成し、この生成した出力信号を出力する出力素子と、
所定の学習を繰り返すことにより前記重み付け係数を逐次的に調整する学習手段とを備え、
前記重み付け係数は、前記重み付け係数の総個数nより少ない個数のパラメータを有する所定の関数を用いて生成されるものであり、
前記学習手段は、前記学習により調整する変数として、前記関数のパラメータを用いることを特徴とする演算素子結合網。 - 第1乃至第nの入力信号の各々に対する所定個数の相異なる演算を時分割的に実行する時分割型演算素子と、
前記第1乃至第nの入力信号の各々に対応して設けられた第1乃至第nの乗算回路であって、前記所定個数の時分割型演算素子から出力される演算結果のうち第i(iは1乃至n)の入力信号に係る前記所定個数と同数の演算結果に対してそれぞれ第iの重み付け係数を乗じる乗算回路と、
前記第1乃至第nの乗算回路による乗算結果のうち前記時分割型演算素子における同一の演算に係る演算結果に対するn個の乗算結果ごとに、少なくとも当該n個の乗算結果を入力とする所定の演算を行う演算素子と、
前記演算素子による前記所定個数と同数の前記所定の演算の結果に基づいて出力信号を生成し、この生成した出力信号を出力する出力素子と、
所定の学習を繰り返すことにより前記重み付け係数を逐次的に調整する学習手段とを備え、
前記重み付け係数は、前記重み付け係数の総個数nより少ない個数のパラメータを有する所定の関数を用いて生成されるものであり、
前記学習手段は、前記学習により調整する変数として、前記関数のパラメータを用いることを特徴とする演算素子結合網。 - 前記所定の関数のパラメータはλであり、
前記第i(iは1乃至n)の重み付け係数は前記パラメータλをi乗して得た値であることを特徴とする請求項1ないし3のいずれか1項に記載の演算素子結合網。
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