JPS63123209A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS63123209A JPS63123209A JP27009186A JP27009186A JPS63123209A JP S63123209 A JPS63123209 A JP S63123209A JP 27009186 A JP27009186 A JP 27009186A JP 27009186 A JP27009186 A JP 27009186A JP S63123209 A JPS63123209 A JP S63123209A
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- 230000003111 delayed effect Effects 0.000 claims abstract description 12
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
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- 238000005070 sampling Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は入力信号に対して所定時間遅延された信号を得
る信号処理回路において、 超音波遅延線或いはシフトレジスタを用いて構成されて
いるために大規模になってしまう従来回路の問題点を解
決するため、 入力信号と一定値との加減算を行なう加減算回路と、加
減算回路の出力振幅を一定周期で補正して入力信号に対
する遅延信号を得る回路とを設けたことにより、 従来回路のような大規模な構゛成を必要としないで遅延
信号を得るようにしたものである。
る信号処理回路において、 超音波遅延線或いはシフトレジスタを用いて構成されて
いるために大規模になってしまう従来回路の問題点を解
決するため、 入力信号と一定値との加減算を行なう加減算回路と、加
減算回路の出力振幅を一定周期で補正して入力信号に対
する遅延信号を得る回路とを設けたことにより、 従来回路のような大規模な構゛成を必要としないで遅延
信号を得るようにしたものである。
（産業上の利用分野）
本発明は信号処理回路、特に、入力信号に対して所定時
間遅延された信号を得る信号処理回路に関するもので、
デジタルフィルタ及びアナログフィルタ等の回路の一部
分に適用される。
間遅延された信号を得る信号処理回路に関するもので、
デジタルフィルタ及びアナログフィルタ等の回路の一部
分に適用される。
遅延信号を得る従来回路としては、例えば超音波遅延線
等を用いたアナログ系信号処理回路、フリップフロップ
によるシフトレジスタ等を用いたデジタル系信号処理回
路が知られている。
等を用いたアナログ系信号処理回路、フリップフロップ
によるシフトレジスタ等を用いたデジタル系信号処理回
路が知られている。
上記超音波遅延線を用いた従来回路は形状が大きく、コ
ンパクトに構成し得ない問題点があった。
ンパクトに構成し得ない問題点があった。
一方、上記シフトレジスタを用いた従来回路では、第５
図に示す如く、入力信号Ｖｉに対して例えば遅延量（ｉ
ｓ ｔｏ）の信号ＶＯ３を得るにはフリップフロップ
を３段、同様にして、入力信号Ｖｉに対して例えば遅延
ｆｔ１（ｔｓ ｉｏ）の信号Ｖｏｓを得るにはフリッ
プ７０ツブを５段夫々用いる必要があり、回路規模が大
きくなり、このものもコンパクトに構成し得ない問題点
があった。
図に示す如く、入力信号Ｖｉに対して例えば遅延量（ｉ
ｓ ｔｏ）の信号ＶＯ３を得るにはフリップフロップ
を３段、同様にして、入力信号Ｖｉに対して例えば遅延
ｆｔ１（ｔｓ ｉｏ）の信号Ｖｏｓを得るにはフリッ
プ７０ツブを５段夫々用いる必要があり、回路規模が大
きくなり、このものもコンパクトに構成し得ない問題点
があった。
（問題点を解決するための手段）
第１図は本発明回路の原理ブロック図を示す。
同図中、４は遅延量ｄｉに対応した一定値αｉを発生す
る一定値発生回路、２は入力信号Ｖｉ （ｔ）の１７
２周期毎に、入力信号ｖ＋ （ｔ）から一定値αｉを
減算及び入力信号Ｖｉ （ｔ）に一定値αｉを加埠す
る加減算回路、６は加減算回路２の出力を、入力信号Ｖ
ｉ （ｔ）の１７２周期毎に遅延量ｄｉに応じた期間
振幅補正して入力信号■１（１）の振幅と対応した振幅
の出力信号Ｖｏ（ｊ）を得る振幅補正回路である。
る一定値発生回路、２は入力信号Ｖｉ （ｔ）の１７
２周期毎に、入力信号ｖ＋ （ｔ）から一定値αｉを
減算及び入力信号Ｖｉ （ｔ）に一定値αｉを加埠す
る加減算回路、６は加減算回路２の出力を、入力信号Ｖ
ｉ （ｔ）の１７２周期毎に遅延量ｄｉに応じた期間
振幅補正して入力信号■１（１）の振幅と対応した振幅
の出力信号Ｖｏ（ｊ）を得る振幅補正回路である。
入力信号Ｖｉ （ｔ）に一定値αｉを１ｙ２周期毎に
加減算し、かつ、これを１７２周期毎に振幅補正するこ
とにより、所定遅延量ｄｉ！延された信号Ｖ０（ｔ）を
得る。
加減算し、かつ、これを１７２周期毎に振幅補正するこ
とにより、所定遅延量ｄｉ！延された信号Ｖ０（ｔ）を
得る。
第２図は本発明回路の一実施例の回路図を示す。
以下、扱う信号は例えばデジタル信号とするが、デジタ
ル信号のままでは波形が分りにくいのでアナログ信号波
形を用いて説明する。同図において、端子１に入来した
例えば三角波状入力信号ＱＯ〜Ｑ７（第３図（Ａ）の実
線）は加減算回路２に供給される一方、端子３に入来し
たタイミング信号５Ｃ（Ｑ）（第３図（Ｃ））と逆極性
の加減算タイミング信号ＳＣ（σ）は加減算回路２及び
一定値発生回路４に供給される。
ル信号のままでは波形が分りにくいのでアナログ信号波
形を用いて説明する。同図において、端子１に入来した
例えば三角波状入力信号ＱＯ〜Ｑ７（第３図（Ａ）の実
線）は加減算回路２に供給される一方、端子３に入来し
たタイミング信号５Ｃ（Ｑ）（第３図（Ｃ））と逆極性
の加減算タイミング信号ＳＣ（σ）は加減算回路２及び
一定値発生回路４に供給される。
タイミング信号ＳＣ（σ）は所望の遅延量に応じたタイ
ミングを有し、一定値発生回路４に供給されてここで後
述の一定値αｉが得られる。一定値αｉは加減算回路２
に供給される。加減算回路２において、入力信号ＱＯ〜
Ｑ７、一定値αｉはタイミング信＠ＳＯ（σ）のタイミ
ングに応じて加減算され、第３図（Ｂ）の実線に示す信
号ＳＯ〜Ｓ７が取出される。即ち、タイミング信号５Ｃ
（Ｑ）（第３図（Ｃ））のＬレベル期間減算が行なわれ
る一方、そのＨレベル期間加算が行なわれる。信号３０
−８７は入力信号ＱＯ〜Ｑ７の最大値点及び最小値点か
ら遅延時間に応じた期間波形が歪む信号であり、その歪
値は（０＋Ｘ）及び（（ｆｉ大値Ｍ）−Ｘ）である。
ミングを有し、一定値発生回路４に供給されてここで後
述の一定値αｉが得られる。一定値αｉは加減算回路２
に供給される。加減算回路２において、入力信号ＱＯ〜
Ｑ７、一定値αｉはタイミング信＠ＳＯ（σ）のタイミ
ングに応じて加減算され、第３図（Ｂ）の実線に示す信
号ＳＯ〜Ｓ７が取出される。即ち、タイミング信号５Ｃ
（Ｑ）（第３図（Ｃ））のＬレベル期間減算が行なわれ
る一方、そのＨレベル期間加算が行なわれる。信号３０
−８７は入力信号ＱＯ〜Ｑ７の最大値点及び最小値点か
ら遅延時間に応じた期間波形が歪む信号であり、その歪
値は（０＋Ｘ）及び（（ｆｉ大値Ｍ）−Ｘ）である。
加減算回路２から取出されたタイミング信号５０１（同
図（Ｄ））は前記所望の遅延量に応じたタイミングを有
し、端子３に入来したタイミング信号５Ｃ（Ｑ）（同図
（Ｃ））と共にタイミング信号発生回路５に供給され、
タイミング信号５０２（同図（Ｅ））とされる。
図（Ｄ））は前記所望の遅延量に応じたタイミングを有
し、端子３に入来したタイミング信号５Ｃ（Ｑ）（同図
（Ｃ））と共にタイミング信号発生回路５に供給され、
タイミング信号５０２（同図（Ｅ））とされる。
加減算回路２から取出された信号５ｏ−８７（同図（Ｂ
））、タイミング信号発生回路５から取出されたタイミ
ング信号５Ｃ２（同図（Ｅ））は振幅補正回路６に供給
され、タイミング信号Ｓ０２のタイミングに従って信号
５ｏ−８ｙが種々加減算される。即ち、信号Ｓｏ”＝３
７はタイミング信号ＳＣ２のＬレベル期間においてその
まま取出される一方、Ｈレベル期間ｔ１において（（最
大値Ｍ）−（歪値ｘ））の値（同図（Ｂ）中破線）とさ
れ、又、次のＨレベル期間ｔ２において（０＋Ｘ）の値
（同図（Ｂ）中破線）とされ、これが繰返される。
））、タイミング信号発生回路５から取出されたタイミ
ング信号５Ｃ２（同図（Ｅ））は振幅補正回路６に供給
され、タイミング信号Ｓ０２のタイミングに従って信号
５ｏ−８ｙが種々加減算される。即ち、信号Ｓｏ”＝３
７はタイミング信号ＳＣ２のＬレベル期間においてその
まま取出される一方、Ｈレベル期間ｔ１において（（最
大値Ｍ）−（歪値ｘ））の値（同図（Ｂ）中破線）とさ
れ、又、次のＨレベル期間ｔ２において（０＋Ｘ）の値
（同図（Ｂ）中破線）とされ、これが繰返される。
このように、信号Ｓｏ ＝Ｓｙ （同図（Ｂ）中実線
）は振幅補正回路６においてその最大値点及び最小値点
から所定期間ｔ＋ 、ｔｚの波形を破線に示す如く補正
され、信号５ＳＯ−８Ｓ７として取出される。
）は振幅補正回路６においてその最大値点及び最小値点
から所定期間ｔ＋ 、ｔｚの波形を破線に示す如く補正
され、信号５ＳＯ−８Ｓ７として取出される。
信号５ＳＯ−８Ｓ７は振幅調整回路７に供給され、調整
信号発生回路８からの信号ＯＦ（同図（Ｆ））及び信号
ＬＩＦ（同図（Ｇ））のタイミングにより最大値及び最
小値の各振幅を調整され、端子９より遅延信号ＤＱＯ〜
ＤＱ７ （同図（Ａ）の破線）として取出される。信号
ＯＦ、ＵＦは調整信号発生回路８において、加減算回路
２から取出されるタイミング信号ＳＣ１（同図（Ｄ））
のタイミングに対応して作られる。
信号発生回路８からの信号ＯＦ（同図（Ｆ））及び信号
ＬＩＦ（同図（Ｇ））のタイミングにより最大値及び最
小値の各振幅を調整され、端子９より遅延信号ＤＱＯ〜
ＤＱ７ （同図（Ａ）の破線）として取出される。信号
ＯＦ、ＵＦは調整信号発生回路８において、加減算回路
２から取出されるタイミング信号ＳＣ１（同図（Ｄ））
のタイミングに対応して作られる。
このように、入力信号ＱＯ−０７（同図（Ａ）の実線）
は一定値αｉを加減算され、かつ、１／２周期毎に遅延
量ｄｉに応じた期間振幅を補正されることにより、所定
量遅延された信号ＤＱＯ〜ＤＱ７（同図（Ｂ）の破線）
として取出される。
は一定値αｉを加減算され、かつ、１／２周期毎に遅延
量ｄｉに応じた期間振幅を補正されることにより、所定
量遅延された信号ＤＱＯ〜ＤＱ７（同図（Ｂ）の破線）
として取出される。
つまり、超音波遅延線やシフトレジスタ等の大規模な回
路を用いないでも、入力信＠ＱＯ〜Ｑ７に一定値αｉを
所定周期を以て加減算し、その後波形補正するだけで遅
延信号ＤＱＯ〜ＤＱ７を得ることができる。
路を用いないでも、入力信＠ＱＯ〜Ｑ７に一定値αｉを
所定周期を以て加減算し、その後波形補正するだけで遅
延信号ＤＱＯ〜ＤＱ７を得ることができる。
ここで、入力信号と遅延ｍ及び周期との関係について考
えてみる。第４図（Ｄ）に示すサンプリングタイミング
（第２ＶＡ中、調整信号発生回路８のクロックＯＫと同
一のもの）による例えば第４図（Ａ）’−（Ｃ）の実線
に示す入力信号波形について、その夫々の遅延後の波形
を考える。例えば第４図（Ａ）において、入力信号をＶ
ｉ （ｔ） 、その波高値をＶｌｘ遅延時間をｄｌ＋周
期をＴｔ。
えてみる。第４図（Ｄ）に示すサンプリングタイミング
（第２ＶＡ中、調整信号発生回路８のクロックＯＫと同
一のもの）による例えば第４図（Ａ）’−（Ｃ）の実線
に示す入力信号波形について、その夫々の遅延後の波形
を考える。例えば第４図（Ａ）において、入力信号をＶ
ｉ （ｔ） 、その波高値をＶｌｘ遅延時間をｄｌ＋周
期をＴｔ。
遅延後の信号をＶ（ｔ−ｄｉ）とすると、Ｉ
Ｖ（ｔ−ｄｉ）
−Ｖｉ （ｔ） −（±ｖｉ ／ （Ｔｉ ／２））・
ｄ＋となる。一般に、 Ｖ（ｔ−ｄｉ） −Ｖｉ （ｔ） −（±ｖｉ ／ （Ｔｉ ／２））−
ｄ＋＝Ｖｉ （ｔ）ｔ２Ｖｉ ・（ｄ＋ ／ＴＩ ）
となる。ここに、２ｖｉ ・（ｄ＋／Ｔｉ）Ｎαｉと
おくと、 ■ （ｔ−ｄｉ） −Ｖｉ（ｔ） ±αｉ（１） となる。αｉは前述の一定値であり、第２図中加減算回
路２において入力信号に加算、或いは入力信号から減算
する値である。
ｄ＋となる。一般に、 Ｖ（ｔ−ｄｉ） −Ｖｉ （ｔ） −（±ｖｉ ／ （Ｔｉ ／２））−
ｄ＋＝Ｖｉ （ｔ）ｔ２Ｖｉ ・（ｄ＋ ／ＴＩ ）
となる。ここに、２ｖｉ ・（ｄ＋／Ｔｉ）Ｎαｉと
おくと、 ■ （ｔ−ｄｉ） −Ｖｉ（ｔ） ±αｉ（１） となる。αｉは前述の一定値であり、第２図中加減算回
路２において入力信号に加算、或いは入力信号から減算
する値である。
第４図（Ｂ）、（Ｃ）に示す入力信号Ｖ２ （ｔ） 。
Ｖ３（ｔ）についても上記（１）式を適用でき、夫々の
遅延時ｔ！！Ｊｄｚ 、ｄ３に応じた遅延信号■ｄ２（
ｊ−ｄｚ ）、 Ｖ （ｔ−ｄｓ ）を得ることが
できる。
遅延時ｔ！！Ｊｄｚ 、ｄ３に応じた遅延信号■ｄ２（
ｊ−ｄｚ ）、 Ｖ （ｔ−ｄｓ ）を得ることが
できる。
上記（１）式において、一定値αｉを一定とおいた場合
、入力信号Ｖｉ（ｔ）の周期Ｔｉが変化したとすると（
第４図（Ａ）〜（Ｃ）に示す各入力信号Ｖ＋ （ｔ）
、 Ｖ２ （ｔ） 、 Ｖ３ （ｔ） ）、α’＋ −
２ｖｉ ・（ｄｉ ／Ｔｉ ＞のうち、■１は一定で
あり、周期Ｔｉ及び遅延時間ｄｉが夫々比例して変化す
ることになる。
、入力信号Ｖｉ（ｔ）の周期Ｔｉが変化したとすると（
第４図（Ａ）〜（Ｃ）に示す各入力信号Ｖ＋ （ｔ）
、 Ｖ２ （ｔ） 、 Ｖ３ （ｔ） ）、α’＋ −
２ｖｉ ・（ｄｉ ／Ｔｉ ＞のうち、■１は一定で
あり、周期Ｔｉ及び遅延時間ｄｉが夫々比例して変化す
ることになる。
即ち、第４図（Ａ）〜（Ｃ）において、一定値αｉとお
くと、入力信号Ｖｉ（ｔ）の周期（Ｔｉ ）に応じた遅
延時間ｄｉをもつ出力信号■ｄｉ （ｔ−ｄｉ ）を
得ることができる。従って、周波数の異なった入力信号
をその周波数に対応した遅延かを以て遅延せしめる際、
従来の回路ではシフトレジスタの段数を変更したり、又
は、クロック周波数を変更しなければならなかったが、
本発明ではこのような操作を全く必要としない。
くと、入力信号Ｖｉ（ｔ）の周期（Ｔｉ ）に応じた遅
延時間ｄｉをもつ出力信号■ｄｉ （ｔ−ｄｉ ）を
得ることができる。従って、周波数の異なった入力信号
をその周波数に対応した遅延かを以て遅延せしめる際、
従来の回路ではシフトレジスタの段数を変更したり、又
は、クロック周波数を変更しなければならなかったが、
本発明ではこのような操作を全く必要としない。
（発明の効果）
本発明回路によれば、入力信号を一定値と加減算し、そ
の後これを振幅補正するだけで所定遅延量をもった出力
信号を得ることができ、これにより、超音波遅延線やシ
フトレジスタ等を用いた従来回路に比して回路を簡単に
、安価に構成し得、特に、入力信号の周波数に追従した
遅延量をもった信号を得ることができるので、例えばシ
フトレジスタの段数又はクロック周波数を変更する等の
操作を全く必要としないで遅延信号を得ることができる
等の特長を有する。
の後これを振幅補正するだけで所定遅延量をもった出力
信号を得ることができ、これにより、超音波遅延線やシ
フトレジスタ等を用いた従来回路に比して回路を簡単に
、安価に構成し得、特に、入力信号の周波数に追従した
遅延量をもった信号を得ることができるので、例えばシ
フトレジスタの段数又はクロック周波数を変更する等の
操作を全く必要としないで遅延信号を得ることができる
等の特長を有する。
第１図は本発明回路の原理ブロック図、第２図は本発町
回路の一実施例の回路図、第３図は第２図に示す回路の
信号のタイミングチャート、 第４図は入力信号と遅延聞及び周期との関係を示す図、 第５図はシフトレジスタの段数を説明する図である。 図において、 １は信号入力端子、 ２は加減算回路、 ３はタイミング信号入力端子、 ４は一定値発生回路、 ５はタイミング信号発生回路、 ６は振幅補正回路、 ７は振幅調整回路、 ８は調整信号発生回路、 ９は出力端子である。
回路の一実施例の回路図、第３図は第２図に示す回路の
信号のタイミングチャート、 第４図は入力信号と遅延聞及び周期との関係を示す図、 第５図はシフトレジスタの段数を説明する図である。 図において、 １は信号入力端子、 ２は加減算回路、 ３はタイミング信号入力端子、 ４は一定値発生回路、 ５はタイミング信号発生回路、 ６は振幅補正回路、 ７は振幅調整回路、 ８は調整信号発生回路、 ９は出力端子である。
Claims (1)
- 【特許請求の範囲】 入力信号（Ｖｉ（ｔ））に対して所定遅延量（ｄｉ）遅
延された信号（Ｖ＿０（ｔ））を得る信号処理回路にお
いて、 上記遅延量（ｄｉ）に対応した一定値（αｉ）を発生す
る一定値発生回路（４）と、 上記入力信号（Ｖｉ（ｔ））の１／２周期毎に、上記入
力信号（Ｖｉ（ｔ））から上記一定値（αｉ）を減算及
び上記入力信号（Ｖｉ（ｔ））に上記一定値（αｉ）を
加算する加減算回路（２と、 該加減算回路（２）の出力を、上記入力信号（Ｖｉ（ｔ
））の１／２周期毎に上記遅延量（ｄｉ）に応じた期間
振幅補正して上記入力信号（Ｖｉ（ｔ））の振幅と対応
した振幅の出力信号（Ｖ＿０（ｔ））を得る振幅補正回
路（６）とよりなることを特徴とする信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009186A JPS63123209A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
| US07/119,451 US4811260A (en) | 1986-11-13 | 1987-11-10 | Signal processing circuit |
| EP87402560A EP0268532B1 (en) | 1986-11-13 | 1987-11-12 | Signal processing circuit |
| DE3751088T DE3751088T2 (de) | 1986-11-13 | 1987-11-12 | Signalverarbeitungseinrichtung. |
| KR1019870012814A KR900008364B1 (ko) | 1986-11-13 | 1987-11-13 | 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009186A JPS63123209A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123209A true JPS63123209A (ja) | 1988-05-27 |
| JPH0322090B2 JPH0322090B2 (ja) | 1991-03-26 |
Family
ID=17481401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27009186A Granted JPS63123209A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123209A (ja) |
-
1986
- 1986-11-13 JP JP27009186A patent/JPS63123209A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322090B2 (ja) | 1991-03-26 |
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