JPH066193A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH066193A JPH066193A JP16311792A JP16311792A JPH066193A JP H066193 A JPH066193 A JP H066193A JP 16311792 A JP16311792 A JP 16311792A JP 16311792 A JP16311792 A JP 16311792A JP H066193 A JPH066193 A JP H066193A
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Abstract
(57)【要約】
【目的】本発明はＣＰＵに対する負荷を軽減しながら、
出力信号の周期を変更することなくデューティ比だけを
調整可能としたパルス幅調整回路を提供することを目的
とする。 【構成】出力信号ＯＵＴのＬレベルのパルス幅をＬ幅デ
ータとして格納するためのデータレジスタ１ａと、Ｈレ
ベルのパルス幅をＨ幅データとして格納するためのデー
タレジスタ１ｂと、データレジスタ１ａ，１ｂに格納さ
れたデータに基づいて出力信号ＯＵＴを生成するパルス
信号生成回路１０とが備えられ、ＣＰＵ２から出力され
る新たなＬ幅データ若しくはＨ幅データを当該データレ
ジスタ１ａ，１ｂに格納し、新たなＬ幅データ若しくは
Ｈ幅データに基づいて出力信号ＯＵＴの周期を変えない
ような新たなＨ幅データ若しくはＬ幅データを演算して
当該データレジスタ１ａ，１ｂに格納するデータ生成回
路１１が備えられる。
出力信号の周期を変更することなくデューティ比だけを
調整可能としたパルス幅調整回路を提供することを目的
とする。 【構成】出力信号ＯＵＴのＬレベルのパルス幅をＬ幅デ
ータとして格納するためのデータレジスタ１ａと、Ｈレ
ベルのパルス幅をＨ幅データとして格納するためのデー
タレジスタ１ｂと、データレジスタ１ａ，１ｂに格納さ
れたデータに基づいて出力信号ＯＵＴを生成するパルス
信号生成回路１０とが備えられ、ＣＰＵ２から出力され
る新たなＬ幅データ若しくはＨ幅データを当該データレ
ジスタ１ａ，１ｂに格納し、新たなＬ幅データ若しくは
Ｈ幅データに基づいて出力信号ＯＵＴの周期を変えない
ような新たなＨ幅データ若しくはＬ幅データを演算して
当該データレジスタ１ａ，１ｂに格納するデータ生成回
路１１が備えられる。
Description
【０００１】
【産業上の利用分野】この発明はマイクロコンピュータ
システムで使用するパルス幅変調回路に関するものであ
る。
システムで使用するパルス幅変調回路に関するものであ
る。
【０００２】近年、マイクロコンピュータシステムで使
用するアナログ信号は、パルス幅変調回路の出力信号を
平滑回路で平滑することにより得られ、そのアナログ信
号はパルス幅変調回路の出力信号のデューティ比を変更
することにより調整される。そこで、パルス幅変調回路
の出力信号のデューティ比を簡単な構成で正確に調整す
ることが必要となっている。
用するアナログ信号は、パルス幅変調回路の出力信号を
平滑回路で平滑することにより得られ、そのアナログ信
号はパルス幅変調回路の出力信号のデューティ比を変更
することにより調整される。そこで、パルス幅変調回路
の出力信号のデューティ比を簡単な構成で正確に調整す
ることが必要となっている。
【０００３】
【従来の技術】従来のパルス幅変調回路の一例を図４に
従って説明すると、データレジスタ１ａはこのパルス幅
変調回路の出力信号ＯＵＴのＬレベルのパルス幅を設定
するためのＬ幅データを格納するものであり、データレ
ジスタ１ｂはこのパルス幅変調回路の出力信号ＯＵＴの
Ｈレベルのパルス幅を設定するためのＨ幅データを格納
するものである。
従って説明すると、データレジスタ１ａはこのパルス幅
変調回路の出力信号ＯＵＴのＬレベルのパルス幅を設定
するためのＬ幅データを格納するものであり、データレ
ジスタ１ｂはこのパルス幅変調回路の出力信号ＯＵＴの
Ｈレベルのパルス幅を設定するためのＨ幅データを格納
するものである。
【０００４】そして、両データレジスタ１ａ，１ｂには
ＣＰＵ２から各データが入力されて格納される。前記デ
ータレジスタ１ａ，１ｂの格納データはセレクタ３に出
力される。そのセレクタ３は前記データレジスタ１ａ，
１ｂから出力される格納データのいずれかを選択して出
力するものであり、その出力信号はダウンカウンタ４に
出力される。
ＣＰＵ２から各データが入力されて格納される。前記デ
ータレジスタ１ａ，１ｂの格納データはセレクタ３に出
力される。そのセレクタ３は前記データレジスタ１ａ，
１ｂから出力される格納データのいずれかを選択して出
力するものであり、その出力信号はダウンカウンタ４に
出力される。
【０００５】ダウンカウンタ４は前記データレジスタ１
ａ，１ｂのいずれかからセレクタ３を介して入力される
格納データに基づいて、外部から入力されるクロック信
号ＣＫのパルス数をカウントし、前記格納データに該当
するパルス数をカウントアップすると、出力制御回路５
にカウンタボロー信号ＳＧ１を出力する。
ａ，１ｂのいずれかからセレクタ３を介して入力される
格納データに基づいて、外部から入力されるクロック信
号ＣＫのパルス数をカウントし、前記格納データに該当
するパルス数をカウントアップすると、出力制御回路５
にカウンタボロー信号ＳＧ１を出力する。
【０００６】前記出力制御回路５はカウンタボロー信号
ＳＧ１の入力に基づいて出力信号ＯＵＴをＨレベルから
Ｌレベルに、若しくはＬレベルからＨレベルに切り換え
るとともに、前記セレクタ３に切り換え信号ＳＧ２を出
力する。
ＳＧ１の入力に基づいて出力信号ＯＵＴをＨレベルから
Ｌレベルに、若しくはＬレベルからＨレベルに切り換え
るとともに、前記セレクタ３に切り換え信号ＳＧ２を出
力する。
【０００７】そして、前記セレクタ３は出力制御回路５
から切り換え信号ＳＧ２が入力されると、データレジス
タ１ａに換えてデータレジスタ１ｂの格納データ、若し
くはデータレジスタ１ｂに換えてデータレジスタ１ａの
格納データをダウンカウンタ４に出力するようになって
いる。
から切り換え信号ＳＧ２が入力されると、データレジス
タ１ａに換えてデータレジスタ１ｂの格納データ、若し
くはデータレジスタ１ｂに換えてデータレジスタ１ａの
格納データをダウンカウンタ４に出力するようになって
いる。
【０００８】このように構成されたパルス幅変調回路で
は、例えばセレクタ３によりデータレジスタ１ａに格納
されているＬ幅データがダウンカウンタ４に出力されて
いる状態では出力制御回路５からＬレベルの出力信号Ｏ
ＵＴが出力されている。
は、例えばセレクタ３によりデータレジスタ１ａに格納
されているＬ幅データがダウンカウンタ４に出力されて
いる状態では出力制御回路５からＬレベルの出力信号Ｏ
ＵＴが出力されている。
【０００９】そして、ダウンカウンタ４はクロック信号
ＣＫをデータレジスタ１ａの格納データに該当するパル
ス数だけカウントアップすると、カウンタボロー信号Ｓ
Ｇ１を出力制御回路５に出力する。
ＣＫをデータレジスタ１ａの格納データに該当するパル
ス数だけカウントアップすると、カウンタボロー信号Ｓ
Ｇ１を出力制御回路５に出力する。
【００１０】すると、出力制御回路５は出力信号ＯＵＴ
をＬレベルからＨレベルに切り換えるとともに、前記セ
レクタ３に切り換え信号ＳＧ２を出力する。前記セレク
タ３に切り換え信号ＳＧ２が入力されると、セレクタ３
はデータレジスタ１ｂに格納されているＨ幅データをダ
ウンカウンタ４に出力する。そして、ダウンカウンタ４
は前記Ｈ幅データに基づくパルス数をクロック信号ＣＫ
に基づいてカウントアップすると、カウンタボロー信号
ＳＧ１を出力制御回路５に出力する。
をＬレベルからＨレベルに切り換えるとともに、前記セ
レクタ３に切り換え信号ＳＧ２を出力する。前記セレク
タ３に切り換え信号ＳＧ２が入力されると、セレクタ３
はデータレジスタ１ｂに格納されているＨ幅データをダ
ウンカウンタ４に出力する。そして、ダウンカウンタ４
は前記Ｈ幅データに基づくパルス数をクロック信号ＣＫ
に基づいてカウントアップすると、カウンタボロー信号
ＳＧ１を出力制御回路５に出力する。
【００１１】すると、出力制御回路５は出力信号ＯＵＴ
をＨレベルからＬレベルに切り換えるとともに、前記セ
レクタ３に切り換え信号ＳＧ２を出力して、前記と同様
な動作を繰り返す。
をＨレベルからＬレベルに切り換えるとともに、前記セ
レクタ３に切り換え信号ＳＧ２を出力して、前記と同様
な動作を繰り返す。
【００１２】従って、ＣＰＵ２によりデータレジスタ１
ａ，１ｂに設定されたＬ幅データ及びＨ幅データに基づ
いて出力信号ＯＵＴのデューティ比が調整され、その出
力信号ＯＵＴのデューティ比を調整することにより同出
力信号ＯＵＴを平滑して得られるアナログ信号の出力レ
ベルが調整されるようになっている。
ａ，１ｂに設定されたＬ幅データ及びＨ幅データに基づ
いて出力信号ＯＵＴのデューティ比が調整され、その出
力信号ＯＵＴのデューティ比を調整することにより同出
力信号ＯＵＴを平滑して得られるアナログ信号の出力レ
ベルが調整されるようになっている。
【００１３】
【発明が解決しようとする課題】上記のようなパルス幅
変調回路では、出力信号ＯＵＴを平滑して得られるアナ
ログ信号の出力レベルを調整するために同出力信号ＯＵ
Ｔのデューティ比を調整する際に、図５に示すように例
えばデータレジスタ１ａに格納されているＬ幅データだ
けを変更すると、同出力信号ＯＵＴの周期ｔ１が同ｔ２
に変わってしまう。
変調回路では、出力信号ＯＵＴを平滑して得られるアナ
ログ信号の出力レベルを調整するために同出力信号ＯＵ
Ｔのデューティ比を調整する際に、図５に示すように例
えばデータレジスタ１ａに格納されているＬ幅データだ
けを変更すると、同出力信号ＯＵＴの周期ｔ１が同ｔ２
に変わってしまう。
【００１４】そこで、出力信号ＯＵＴの周期を変更する
ことなくデューティ比を調整するためにはＣＰＵ２でＬ
幅データ及びＨ幅データを演算してそれぞれデータレジ
スタ１ａ，１ｂに格納する必要がある。
ことなくデューティ比を調整するためにはＣＰＵ２でＬ
幅データ及びＨ幅データを演算してそれぞれデータレジ
スタ１ａ，１ｂに格納する必要がある。
【００１５】従って、出力信号ＯＵＴを平滑して得られ
るアナログ信号の出力レベルを頻繁にかつ細かく調整す
る必要がある場合には、ＣＰＵ２の演算量が増大して同
ＣＰＵ２による他の演算処理動作を遅延させるという問
題点がある。
るアナログ信号の出力レベルを頻繁にかつ細かく調整す
る必要がある場合には、ＣＰＵ２の演算量が増大して同
ＣＰＵ２による他の演算処理動作を遅延させるという問
題点がある。
【００１６】この発明の目的は、ＣＰＵに対する負荷を
軽減しながら、出力信号の周期を変更することなくデュ
ーティ比だけを調整可能としたパルス幅調整回路を提供
することにある。
軽減しながら、出力信号の周期を変更することなくデュ
ーティ比だけを調整可能としたパルス幅調整回路を提供
することにある。
【００１７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、出力信号ＯＵＴのＬレベルのパル
ス幅をＬ幅データとして格納するためのデータレジスタ
１ａと、出力信号ＯＵＴのＨレベルのパルス幅をＨ幅デ
ータとして格納するためのデータレジスタ１ｂと、前記
データレジスタ１ａ，１ｂに格納されたデータに基づい
て前記Ｌ幅データとＨ幅データとに基づくパルス幅の出
力信号ＯＵＴを生成するパルス信号生成回路１０とが備
えられたパルス幅変調回路で、ＣＰＵ２から出力される
新たなＬ幅データ若しくはＨ幅データを当該データレジ
スタ１ａ，１ｂに格納するとともに、前記新たなＬ幅デ
ータ若しくはＨ幅データに基づいて出力信号ＯＵＴの周
期を変えないような新たなＨ幅データ若しくはＬ幅デー
タを演算して当該データレジスタ１ａ，１ｂに格納する
データ生成回路１１が備えられる。
図である。すなわち、出力信号ＯＵＴのＬレベルのパル
ス幅をＬ幅データとして格納するためのデータレジスタ
１ａと、出力信号ＯＵＴのＨレベルのパルス幅をＨ幅デ
ータとして格納するためのデータレジスタ１ｂと、前記
データレジスタ１ａ，１ｂに格納されたデータに基づい
て前記Ｌ幅データとＨ幅データとに基づくパルス幅の出
力信号ＯＵＴを生成するパルス信号生成回路１０とが備
えられたパルス幅変調回路で、ＣＰＵ２から出力される
新たなＬ幅データ若しくはＨ幅データを当該データレジ
スタ１ａ，１ｂに格納するとともに、前記新たなＬ幅デ
ータ若しくはＨ幅データに基づいて出力信号ＯＵＴの周
期を変えないような新たなＨ幅データ若しくはＬ幅デー
タを演算して当該データレジスタ１ａ，１ｂに格納する
データ生成回路１１が備えられる。
【００１８】また、図２に示すように前記データ生成回
路は前記ＣＰＵ２と前記データレジスタ１ａ，１ｂとの
間に介在するマルチプレクサ６ａ，６ｂと、前記データ
レジスタ１ａ，１ｂに格納されているＬ幅データとＨ幅
データとを加算して出力する加算器９と、前記加算器９
の出力信号から前記新たなＬ幅データ若しくはＨ幅デー
タを減算して前記マルチプレクサ６ａ，６ｂに出力する
減算器７とから構成され、前記マルチプレクサ６ａ，６
ｂは前記ＣＰＵ２から出力される制御信号に基づいて一
方のデータレジスタにはＣＰＵ２から出力される新たな
Ｌ幅データ若しくはＨ幅データを出力し、他方のデータ
レジスタには前記減算器７から出力される新たなＨ幅デ
ータ若しくはＬ幅データを出力する。
路は前記ＣＰＵ２と前記データレジスタ１ａ，１ｂとの
間に介在するマルチプレクサ６ａ，６ｂと、前記データ
レジスタ１ａ，１ｂに格納されているＬ幅データとＨ幅
データとを加算して出力する加算器９と、前記加算器９
の出力信号から前記新たなＬ幅データ若しくはＨ幅デー
タを減算して前記マルチプレクサ６ａ，６ｂに出力する
減算器７とから構成され、前記マルチプレクサ６ａ，６
ｂは前記ＣＰＵ２から出力される制御信号に基づいて一
方のデータレジスタにはＣＰＵ２から出力される新たな
Ｌ幅データ若しくはＨ幅データを出力し、他方のデータ
レジスタには前記減算器７から出力される新たなＨ幅デ
ータ若しくはＬ幅データを出力する。
【００１９】
【作用】ＣＰＵ２から新たなＬ幅データがデータ生成回
路１１に入力されると、同データ生成回路１１はそのＬ
幅データを当該データレジスタ１ａに格納するととも
に、前記新たなＬ幅データに基づいて出力信号ＯＵＴの
周期を変えない新たなＨ幅データを演算して当該データ
レジスタ１ｂに格納する。
路１１に入力されると、同データ生成回路１１はそのＬ
幅データを当該データレジスタ１ａに格納するととも
に、前記新たなＬ幅データに基づいて出力信号ＯＵＴの
周期を変えない新たなＨ幅データを演算して当該データ
レジスタ１ｂに格納する。
【００２０】また、ＣＰＵ２から新たなＨ幅データがデ
ータ生成回路１１に入力されると、同データ生成回路１
１はそのＨ幅データを当該データレジスタ１ｂに格納す
るとともに、前記新たなＨ幅データに基づいて出力信号
ＯＵＴの周期を変えない新たなＬ幅データを演算して当
該データレジスタ１ａに格納する。
ータ生成回路１１に入力されると、同データ生成回路１
１はそのＨ幅データを当該データレジスタ１ｂに格納す
るとともに、前記新たなＨ幅データに基づいて出力信号
ＯＵＴの周期を変えない新たなＬ幅データを演算して当
該データレジスタ１ａに格納する。
【００２１】そして、前記データレジスタ１ａ，１ｂに
格納された新たなＬ幅データ及びＨ幅データに基づいて
パルス信号生成回路１０から出力信号ＯＵＴが出力され
る。
格納された新たなＬ幅データ及びＨ幅データに基づいて
パルス信号生成回路１０から出力信号ＯＵＴが出力され
る。
【００２２】
【実施例】以下、この発明を具体化した一実施例を図２
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
に従って説明する。なお、前記従来例と同一構成部分は
同一符号を付して説明する。
【００２３】図２に示すパルス幅調整回路はＣＰＵ２で
演算されたＬ幅データ及びＨ幅データがマルチプレクサ
６ａ，６ｂ及び減算器７に入力される。前記減算器７の
出力信号は前記マルチプレクサ６ａ，６ｂに入力され
る。
演算されたＬ幅データ及びＨ幅データがマルチプレクサ
６ａ，６ｂ及び減算器７に入力される。前記減算器７の
出力信号は前記マルチプレクサ６ａ，６ｂに入力され
る。
【００２４】前記マルチプレクサ６ａ，６ｂにはデコー
ダ８の出力信号Ｂ１，Ｂ２がそれぞれ入力され、同デコ
ーダ８には前記ＣＰＵ２からデューティモード信号ＤＭ
と制御信号φが入力される。
ダ８の出力信号Ｂ１，Ｂ２がそれぞれ入力され、同デコ
ーダ８には前記ＣＰＵ２からデューティモード信号ＤＭ
と制御信号φが入力される。
【００２５】そして、例えばデューティモード信号ＤＭ
がＨレベルとなるとデコーダ８が活性化され、この状態
でＨレベルの制御信号φが入力されると、例えば出力信
号Ｂ１がＨレベル、出力信号Ｂ２がＬレベルとなる。
がＨレベルとなるとデコーダ８が活性化され、この状態
でＨレベルの制御信号φが入力されると、例えば出力信
号Ｂ１がＨレベル、出力信号Ｂ２がＬレベルとなる。
【００２６】すると、マルチプレクサ６ａはＣＰＵ２か
ら出力されるＬ幅データをデータレジスタ１ａに出力
し、マルチプレクサ６ｂは前記減算器７の出力データを
データレジスタ１ｂに出力する。
ら出力されるＬ幅データをデータレジスタ１ａに出力
し、マルチプレクサ６ｂは前記減算器７の出力データを
データレジスタ１ｂに出力する。
【００２７】また、制御信号φがＬレベルとなると、出
力信号Ｂ１がＬレベル、出力信号Ｂ２がＨレベルとな
り、マルチプレクサ６ａは減算器７の出力データをデー
タレジスタ１ａに出力し、マルチプレクサ６ｂは前記Ｃ
ＰＵ２から出力されるＨ幅データをデータレジスタ１ｂ
に出力する。
力信号Ｂ１がＬレベル、出力信号Ｂ２がＨレベルとな
り、マルチプレクサ６ａは減算器７の出力データをデー
タレジスタ１ａに出力し、マルチプレクサ６ｂは前記Ｃ
ＰＵ２から出力されるＨ幅データをデータレジスタ１ｂ
に出力する。
【００２８】前記データレジスタ１ａ，１ｂの格納デー
タはセレクタ３に出力される。そのセレクタ３は前記デ
ータレジスタ１ａ，１ｂから出力される格納データのい
ずれかを選択して出力するものであり、その出力信号は
ダウンカウンタ４に出力される。
タはセレクタ３に出力される。そのセレクタ３は前記デ
ータレジスタ１ａ，１ｂから出力される格納データのい
ずれかを選択して出力するものであり、その出力信号は
ダウンカウンタ４に出力される。
【００２９】ダウンカウンタ４は前記データレジスタ１
ａ，１ｂのいずれかから入力される格納データに基づい
て外部から入力されるクロック信号ＣＫのパルス数をカ
ウントし、前記格納データに該当するパルス数をカウン
トアップすると、出力制御回路５にカウンタボロー信号
ＳＧ１を出力する。
ａ，１ｂのいずれかから入力される格納データに基づい
て外部から入力されるクロック信号ＣＫのパルス数をカ
ウントし、前記格納データに該当するパルス数をカウン
トアップすると、出力制御回路５にカウンタボロー信号
ＳＧ１を出力する。
【００３０】前記出力制御回路５はカウンタボロー信号
ＳＧ１の入力に基づいて出力信号ＯＵＴをＨレベルから
Ｌレベルに、若しくはＬレベルからＨレベルに切り換え
るとともに、前記セレクタ３に切り換え信号ＳＧ２を出
力する。
ＳＧ１の入力に基づいて出力信号ＯＵＴをＨレベルから
Ｌレベルに、若しくはＬレベルからＨレベルに切り換え
るとともに、前記セレクタ３に切り換え信号ＳＧ２を出
力する。
【００３１】そして、前記セレクタ３は出力制御回路５
から切り換え信号ＳＧ２が入力されると、データレジス
タ１ａに換えてデータレジスタ１ｂの格納データ、若し
くはデータレジスタ１ｂに換えてデータレジスタ１ａの
格納データをセレクタ３に出力するようになっている。
から切り換え信号ＳＧ２が入力されると、データレジス
タ１ａに換えてデータレジスタ１ｂの格納データ、若し
くはデータレジスタ１ｂに換えてデータレジスタ１ａの
格納データをセレクタ３に出力するようになっている。
【００３２】前記データレジスタ１ａ，１ｂの格納デー
タは加算器９にも出力され、同加算器９は両データレジ
スタ１ａ，１ｂの格納データを加算して前記減算器７に
出力する。
タは加算器９にも出力され、同加算器９は両データレジ
スタ１ａ，１ｂの格納データを加算して前記減算器７に
出力する。
【００３３】次に、上記のように構成されたパルス幅変
調回路の作用を説明する。さて、このパルス幅変調回路
ではデータレジスタ１ａ，１ｂ、セレクタ３、ダウンカ
ウンタ４及び出力制御回路５の動作は前記従来例と同様
であり、データレジスタ１ａ，１ｂに格納されたＬ幅デ
ータ及びＨ幅データに基づくデューティ比で出力信号Ｏ
ＵＴが出力される。
調回路の作用を説明する。さて、このパルス幅変調回路
ではデータレジスタ１ａ，１ｂ、セレクタ３、ダウンカ
ウンタ４及び出力制御回路５の動作は前記従来例と同様
であり、データレジスタ１ａ，１ｂに格納されたＬ幅デ
ータ及びＨ幅データに基づくデューティ比で出力信号Ｏ
ＵＴが出力される。
【００３４】この状態で、出力信号ＯＵＴのデューティ
比を変更する場合にはＣＰＵ２からデコーダ８にＨレベ
ルのデューティモード信号ＤＭと、例えばＨレベルの制
御信号φが入力され、これと同時にＣＰＵ２から新しい
Ｌ幅データが出力されると、デコーダ８の出力信号Ｂ
１，Ｂ２に基づいてマルチプレクサ６ａはＣＰＵ２から
出力されるＬ幅データをデータレジスタ１ａに出力し、
マルチプレクサ６ｂは減算器７の出力信号をデータレジ
スタ１ｂに出力する状態となる。
比を変更する場合にはＣＰＵ２からデコーダ８にＨレベ
ルのデューティモード信号ＤＭと、例えばＨレベルの制
御信号φが入力され、これと同時にＣＰＵ２から新しい
Ｌ幅データが出力されると、デコーダ８の出力信号Ｂ
１，Ｂ２に基づいてマルチプレクサ６ａはＣＰＵ２から
出力されるＬ幅データをデータレジスタ１ａに出力し、
マルチプレクサ６ｂは減算器７の出力信号をデータレジ
スタ１ｂに出力する状態となる。
【００３５】すなわち、減算器７には加算器９の出力デ
ータとＣＰＵ２から出力される新しいＬ幅データとが入
力され、加算器９の出力データはそれまでデータレジス
タ１ａ，１ｂに格納されていたＬ幅データとＨ幅データ
との和が出力されている。
ータとＣＰＵ２から出力される新しいＬ幅データとが入
力され、加算器９の出力データはそれまでデータレジス
タ１ａ，１ｂに格納されていたＬ幅データとＨ幅データ
との和が出力されている。
【００３６】従って、減算器７は加算器９の出力データ
から新しいＬ幅データを減算した値を新しいＨ幅データ
として出力し、その新しいＨ幅データがマルチプレクサ
６ｂを介してデータレジスタ１ｂに格納される。
から新しいＬ幅データを減算した値を新しいＨ幅データ
として出力し、その新しいＨ幅データがマルチプレクサ
６ｂを介してデータレジスタ１ｂに格納される。
【００３７】そして、データレジスタ１ａ，１ｂに新た
に格納されたＬ幅データ及びＨ幅データに基づいて設定
されるデューティ比に基づいて出力信号ＯＵＴが出力さ
れ、この出力信号ＯＵＴは図３に示すように周期ｔ３は
変更されることなくデューティ比だけが変更される。
に格納されたＬ幅データ及びＨ幅データに基づいて設定
されるデューティ比に基づいて出力信号ＯＵＴが出力さ
れ、この出力信号ＯＵＴは図３に示すように周期ｔ３は
変更されることなくデューティ比だけが変更される。
【００３８】また、ＣＰＵ２からデコーダ８にＬレベル
の制御信号φを入力し、ＣＰＵ２から新しいＨ幅データ
を出力すれば、デコーダ８の出力信号Ｂ１，Ｂ２に基づ
いて新しいＨ幅データはマルチプレクサ６ｂを介してデ
ータレジスタ１ｂに入力され、マルチプレクサ６ａは減
算器７から出力される新しいＬ幅データをデータレジス
タ１ａに出力する。
の制御信号φを入力し、ＣＰＵ２から新しいＨ幅データ
を出力すれば、デコーダ８の出力信号Ｂ１，Ｂ２に基づ
いて新しいＨ幅データはマルチプレクサ６ｂを介してデ
ータレジスタ１ｂに入力され、マルチプレクサ６ａは減
算器７から出力される新しいＬ幅データをデータレジス
タ１ａに出力する。
【００３９】そして、データレジスタ１ａ，１ｂに新た
に格納されたＬ幅データ及びＨ幅データに基づいて周期
が一定でデューティ比だけが変更された出力信号ＯＵＴ
が出力される。
に格納されたＬ幅データ及びＨ幅データに基づいて周期
が一定でデューティ比だけが変更された出力信号ＯＵＴ
が出力される。
【００４０】以上のようにこのパルス幅変調回路では、
出力信号ＯＵＴのデューティ比を調整する場合にはＣＰ
Ｕ２からデューティモード信号ＤＭとＨレベル若しくは
Ｌレベルの制御信号φをデコーダに出力した状態で、同
ＣＰＵ２からＬ幅データ若しくはＨ幅データを出力すれ
ば、出力信号ＯＵＴの周期を変えることなくデューティ
比だけを自動的に調整することができる。
出力信号ＯＵＴのデューティ比を調整する場合にはＣＰ
Ｕ２からデューティモード信号ＤＭとＨレベル若しくは
Ｌレベルの制御信号φをデコーダに出力した状態で、同
ＣＰＵ２からＬ幅データ若しくはＨ幅データを出力すれ
ば、出力信号ＯＵＴの周期を変えることなくデューティ
比だけを自動的に調整することができる。
【００４１】従って、出力信号ＯＵＴのデューティ比を
調整する場合には新たなＬ幅データ若しくはＨ幅データ
をＣＰＵ２から出力すれば、新たなＨ幅データ若しくは
Ｌ幅データはＣＰＵ２で演算することなく加算器９及び
減算器７の動作により自動的に演算されるので、ＣＰＵ
２に対する負荷を軽減することができる。
調整する場合には新たなＬ幅データ若しくはＨ幅データ
をＣＰＵ２から出力すれば、新たなＨ幅データ若しくは
Ｌ幅データはＣＰＵ２で演算することなく加算器９及び
減算器７の動作により自動的に演算されるので、ＣＰＵ
２に対する負荷を軽減することができる。
【００４２】
【発明の効果】以上詳述したように、この発明はＣＰＵ
に対する負荷を軽減しながら、出力信号の周期を変更す
ることなくデューティ比だけを調整可能としたパルス幅
調整回路を提供することができる優れた効果を発揮す
る。
に対する負荷を軽減しながら、出力信号の周期を変更す
ることなくデューティ比だけを調整可能としたパルス幅
調整回路を提供することができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】一実施例を示すブロック図である。
【図３】一実施例の動作を示す出力波形図である。
【図４】従来例を示すブロック図である。
【図５】従来例の動作を示す出力波形図である。
１ａ データレジスタ １ｂ データレジスタ ２ ＣＰＵ １０ パルス信号生成回路 １１ データ生成回路 ＯＵＴ 出力信号
Claims (2)
- 【請求項１】 出力信号（ＯＵＴ）のＬレベルのパルス
幅をＬ幅データとして格納するためのデータレジスタ
（１ａ）と、出力信号（ＯＵＴ）のＨレベルのパルス幅
をＨ幅データとして格納するためのデータレジスタ（１
ｂ）と、前記データレジスタ（１ａ，１ｂ）に格納され
たデータに基づいて前記Ｌ幅データとＨ幅データとに基
づくパルス幅の出力信号（ＯＵＴ）を生成するパルス信
号生成回路（１０）とを備えたパルス幅変調回路であっ
て、 ＣＰＵ（２）から出力される新たなＬ幅データ若しくは
Ｈ幅データを当該データレジスタ（１ａ，１ｂ）に格納
するとともに、前記新たなＬ幅データ若しくはＨ幅デー
タに基づいて出力信号（ＯＵＴ）の周期を変えないよう
な新たなＨ幅データ若しくはＬ幅データを演算して当該
データレジスタ（１ａ，１ｂ）に格納するデータ生成回
路（１１）を備えたことを特徴とするパルス幅変調回
路。 - 【請求項２】 前記データ生成回路は前記ＣＰＵ（２）
と前記データレジスタ（１ａ，１ｂ）との間に介在する
マルチプレクサ（６ａ，６ｂ）と、前記データレジスタ
（１ａ，１ｂ）に格納されているＬ幅データとＨ幅デー
タとを加算して出力する加算器（９）と、前記加算器
（９）の出力信号から前記新たなＬ幅データ若しくはＨ
幅データを減算して前記マルチプレクサ（６ａ，６ｂ）
に出力する減算器（７）とから構成され、前記マルチプ
レクサ（６ａ，６ｂ）は前記ＣＰＵ（２）から出力され
る制御信号に基づいて一方のデータレジスタにはＣＰＵ
（２）から出力される新たなＬ幅データ若しくはＨ幅デ
ータを出力し、他方のデータレジスタには前記減算器
（７）から出力される新たなＨ幅データ若しくはＬ幅デ
ータを出力することを特徴とする請求項１記載のパルス
幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16311792A JPH066193A (ja) | 1992-06-22 | 1992-06-22 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16311792A JPH066193A (ja) | 1992-06-22 | 1992-06-22 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066193A true JPH066193A (ja) | 1994-01-14 |
Family
ID=15767499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16311792A Withdrawn JPH066193A (ja) | 1992-06-22 | 1992-06-22 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066193A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403452B1 (en) | 1999-02-22 | 2002-06-11 | Kabushiki Kaisha Toshiba | Ion implantation method and ion implantation equipment |
| KR101136436B1 (ko) * | 2004-12-15 | 2012-04-19 | 에스에무케이 가부시키가이샤 | 펄스폭변조신호 생성장치 및 펄스폭변조신호의 생성방법 |
-
1992
- 1992-06-22 JP JP16311792A patent/JPH066193A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403452B1 (en) | 1999-02-22 | 2002-06-11 | Kabushiki Kaisha Toshiba | Ion implantation method and ion implantation equipment |
| US6693023B2 (en) | 1999-02-22 | 2004-02-17 | Kabushiki Kaisha Toshiba | Ion implantation method and ion implantation equipment |
| KR101136436B1 (ko) * | 2004-12-15 | 2012-04-19 | 에스에무케이 가부시키가이샤 | 펄스폭변조신호 생성장치 및 펄스폭변조신호의 생성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |