JPH10177403A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄコンバータを含むコントローラにおい
て、ＣＰＵがＡ／Ｄコンバータにアクセスする回数を極
力減少させること。 【解決手段】 Ａ／Ｄコンバータの各ブロックを制御す
るコントローラと、実際のＡ／Ｄ変換を行うＡ／Ｄ変換
回路１０と、一次的にＡ／Ｄ変換の内容を格納する一次
レジスタ１２と、Ａ／Ｄ変換の結果を格納するＡ／Ｄ変
換結果レジスタ１１と、Ａ／Ｄ変換レジスタの内容と一
次レジスタの内容とを比較する比較回路１３と、割り込
み信号をマスクする論理積回路１６よりなり、Ａ／Ｄコ
ンバータのアナログ入力信号の変化を検出して割り込み
信号を発生することとしてＡ／Ｄコンバータを構成し
た。これにより、通常ＣＰＵが評価する処理をＡ／Ｄコ
ンバータ側に持たせ、Ａ／Ｄコンバータの入力電圧の変
換により割り込み信号を発生し、入力電圧が変化した時
のみＣＰＵにＡ／Ｄ変換値が取りこまれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、センサなどからア
ナログ電圧を判別し、制御する装置に用いるＡ／Ｄコン
バータに関し、特にアナログ電圧が変化した時のみ割り
込みを発生させてＣＰＵが変換結果の処理を転送し、そ
れ以外のときは割り込み信号を発生せずに、ＣＰＵに他
の処理を行えるようにしたＡ／Ｄコンバータに関する。

【０００２】

【従来の技術】制御用のマイクロコントローラでは、セ
ンサから入力したアナログ電圧をＡ／Ｄ変換回路により
デジタル値に変換し、そのデジタル値をＣＰＵが取り込
んで評価し、制御に用いている。このためにＣＰＵは定
期的にＡ／Ｄコンバータの変換結果を調べ、そのたびに
値の評価および制御の為の処理を実行している。しか
し、センサの出力電圧があまり変化せず、制御が不要で
ある場合は、ＣＰＵのＡ／Ｄコンバータからの変換結果
の転送動作と、その値の評価処理が無駄であり、ＣＰＵ
の負荷を増大する要因となっている。特に高速の変換
と、高速の反応が要求され繁雑にデータ転送、評価の処
理を実行するような場合、ＣＰＵの負荷の増大は無視で
きないものとなる。

【０００３】

【発明が解決しようとする課題】ここで、逐次比較Ａ／
Ｄコンバータには、あらかじめ設定した比較値と入力電
圧との比較を定期的に行い、その結果が所定の状態にな
った時に割り込みを発生するモードを持つものが知られ
ている（特開平４−６５９１８号公報参照）。しかし、
この方法は電圧の変化量をリアルタイムに取り込み評価
を必要とする用途の場合には、従来と同じように毎回変
換を行って、その値をＣＰＵに取り込む必要があり、結
局ＣＰＵの負担が減少しない事になる。

【０００４】以上述べたように、センサなどからアナロ
グ電圧をＡ／Ｄコンバータでデジタル値にして読み込
み、プロセッサが評価して制御に用いるコントローラで
は、ＣＰＵが常にＡ／Ｄコンバータからのデータの転送
と評価を行わなければならずＣＰＵの負荷が重くなる。

【０００５】本発明はこのような点を改善し、通常ＣＰ
Ｕが評価する部分をＡ／Ｄコンバータ側に持たせ、入力
電圧が変化した時のみＣＰＵがＡ／Ｄ変換値を取り込み
制御に用いるようにし、ＣＰＵがＡ／Ｄコンバータにア
クセスする回数を極力減らすことを目的とするものであ
る。

【０００６】

【課題を解決するための手段】本発明では、上記課題を
解決するため次のようにＡ／Ｄコンバータを構成した。
すなわち、Ａ／Ｄコンバータを、アナログ入力電圧を常
に監視して、アナログ電圧の変化を検出し、この検出結
果をもとに割り込み信号を発生させることとした。

【０００７】又、アナログ入力値をデジタル値に変換す
るＡ／Ｄ変換回路と、Ａ／Ｄ変換回路で変換されたデジ
タル値を格納する一次レジスタと、一次レジスタからの
値を格納するＡ／Ｄ変換結果レジスタと、一次レジスタ
の値とＡ／Ｄ変換結果レジスタの値を比較し、両者の値
が異なっていると判別したとき判別信号を送る比較回路
と、判別信号に基づいてＣＰＵに割り込み信号を送る信
号発生手段とからＡ／Ｄコンバータを構成した。

【０００８】又、比較回路が差分検出回路であり、この
差分検出回路では一次レジスタの値と前記Ａ／Ｄ変換結
果レジスタの値の差分を求め、求めた差分が所定値以上
のとき判別信号を送ることとした。

【０００９】又、割り込み信号を得たＣＰＵは、割り込
み処理を起動し、Ａ／Ｄ変換結果レジスタより変換結果
を読み取り、制御のための処理を行うように構成した。

【００１０】

【作用】本発明のＡ／Ｄコンバータでは、ＣＰＵはＡ／
Ｄ変換結果を（アナログ入力電圧レベルと無関係に）Ａ
／Ｄ変換終了の度に読み込まなくても、アナログ入力電
圧の変化したタイミングのみをとらえ、変換値を読み込
む事ができる。例えば、アナログ入力電圧が不定期に変
化するような場合に、ＣＰＵはＡ／Ｄ変換結果を繁雑に
アクセスしなくても、値の変化した瞬間をとらえる事が
できる。特に高速なＡ／Ｄ変換回路で高速な反応を必要
とするような応用の場合、従来のＡ／Ｄコンバータの構
成ではＣＰＵの負荷の多くがＡ／Ｄ変換結果の定期的な
読み込みに取られてしまうが、本発明のような構成にす
れば、Ａ／Ｄコンバータを用いたＣＰＵの処理において
オーバーヘッドを最小限に抑えることが可能となる。

【００１１】

【発明の実施の形態】図１に本発明のＡ／Ｄコンバータ
の原理図を示す。

【００１２】Ａ／Ｄコンバータは、図１に示すように外
部より制御可能なコントローラ１５と、Ａ／Ｄ変換回路
１０と、一次レジスタ１２と、Ａ／Ｄ変換結果レジスタ
１１と、比較回路１３と、論理積回路１６で構成されて
いる。

【００１３】コントローラ１５は図示しないＣＰＵ等か
らの設定により基準クロックにしたがってＡ／Ｄコンバ
ータの各ブロックを制御する。Ａ／Ｄ変換回路１０によ
りＡ／Ｄ変換が行われると、まず変換直後の結果が一次
レジスタ１２に格納される。これで、Ａ／Ｄ変換の１変
換サイクルが終了したことになる。そして、必要に応じ
て一次レジスタ１２の内容がＡ／Ｄ変換結果レジスタ１
１に格納される。このＡ／Ｄ変換のサイクルを繰り返す
事により、一次レジスタ１２には最新のＡ／Ｄ変換の値
が格納され、Ａ／Ｄ変換結果レジスタ１１には一変換サ
イクル前の変換結果が格納される。また変換サイクル中
に、比較回路１３により一次レジスタ１２とＡ／Ｄ変換
結果レジスタ１１の出力を比較回路１３により比較し、
値が異なっていた場合アナログ入力が変化しているとみ
なし”１”を出力する。論理積回路１６では比較回路１
３からの信号とコントローラ１５からの変換終了信号Ｃ
ＯＭＰ＿ＥＮＤ１０２の論理積を取り、割り込み信号１
０１を発生する。

【００１４】ＣＰＵでは、この割り込み信号１０１を検
知し、割り込み処理を起動し、Ａ／Ｄ変換結果レジスタ
１１よりＡ／Ｄ変換結果を読み取り、制御の為の処理を
実行する。

【００１５】（実施例１）本発明のＡ／Ｄコンバータの
実施の形態について図面を参照して説明する。

【００１６】図２は本発明の実施形態の１つを示すブロ
ック図である。図２に示されるように本実施形態は、コ
ントローラ１５と、Ａ／Ｄ変換回路１０と、Ａ／Ｄ変換
結果レジスタ１１と、一次レジスタ１２と、比較回路１
３と、論理積回路１６によって構成される。また、変換
精度を２ｂｉｔにし、Ａ／Ｄ変換回路にフラッシュ型Ａ
／Ｄ変換回路を用いた場合の具体例として、Ａ／Ｄ変換
回路１０の内部構成を図５に、一次レジスタ１２の内部
構成を図６に、Ａ／Ｄ変換結果レジスタ１１の内部構成
を図７に、比較回路１３の内部構成を図８に、それぞれ
示す。

【００１７】図５に示すようにＡ／Ｄ変換回路１０は、
２ｂｉｔ精度のフラッシュ型のＡ／Ｄ変換回路で、ＧＮ
Ｄはグランドレベルを、ＶＲＥＦは基準電圧を示す。基
準電圧を４分圧した３箇所から比較電圧をとり、それぞ
れをアナログ入力と比較するコンバレータＣＯＭＰ１，
ＣＯＭＰ２，ＣＯＭＰ３と、比較値をデコードする回路
からなる。また、このＡ／Ｄ変換回路は２ｂｉｔ精度な
ので、１／４ＶＲＥＦの電圧が１ＬＳＢの電圧となる。

【００１８】図６に示すように一次レジスタ１２は、コ
ントローラ１５からの転送許可タイミング信号ＷＲ＿Ｔ
１０６がアクティブの時にＣＬＫ１０９に同期してＡ／
Ｄ変換結果を格納する２ｂｉｔ分のＦ／Ｆからなる。

【００１９】図７に示すようにＡ／Ｄ変換結果レジスタ
１１は、上記の一次レジスタ１２の内容を、コントロー
ラ１５からの転送許可タイミング信号ＷＲ＿Ｒ１０４が
アクティブの時にＣＬＫ１０９に同期して格納する２ｂ
ｉｔ分のＦ／Ｆとバスドライバーからなる。

【００２０】図８に示すように、比較回路１３はゲート
回路からなりＦ［1:0]１０５とＥ［1:0]１０７を比較し
てＦ［1:0]１０５≠Ｅ［1:0]１０７のときにＣＯ１０３
が論理値”１”となる回路である。

【００２１】本実施例の構成の場合の、アナログ電圧の
変化量とＡ／Ｄ変換と割り込み信号１０１の発生の関係
を示すタイムチャートを、図１０に示す。アナログ入力
１１０，ＣＬＫ１０９，Ｄ［1:0]１０８、Ｅ［1:0]１０
７、ＷＲ＿Ｔ１０６、Ｆ［1:0]１０５、ＷＲ＿Ｒ１０
４、ＣＯ１０３は、それぞれ図５〜図８のそれぞれの信
号に対応し、ＣＯＭＰ＿ＥＮＤ１０２はコントローラ１
５よりＡ／Ｄ変換の終了を知らせるタイミングを示す。
また説明の便宜上、変換サイクルｔ１〜ｔ８を示してあ
る。

【００２２】（動作）アナログ入力値は、まずＡ／Ｄ変
換回路１０によりデジタル値に変換される。変換サイク
ルｔ１ではアナログ入力値が０〜１／４ＶＲＥＦの間の
値なので、出力のデジタル値Ｄ［1:0]１０８の値は２進
数で”００”である。この変換結果は一次レジスタ１２
に送られ格納され（）、同時に一次レジスタ１２の出
力Ｅ［1:0]１０７はＡ／Ｄ変換結果レジスタ１１に転送
され格納（）される。このサイクルが毎回繰り返され
る事により、一次レジスタ１２に最新のＡ／Ｄ変換の値
が格納され、Ａ／Ｄ変換結果レジスタ１１には一変換サ
イクル前の変換結果が格納される。変換サイクルｔ２で
は、アナログ入力値が３／４ＶＲＥＦ〜ＶＲＥＦの間の
値なので、Ａ／Ｄ変換回路１０の出力デジタル値Ｄ［1:
0]１０８の値は２進数で”１１”になり、一次レジスタ
１２に格納され（）同時に、一次レジスタ１２の出力
Ｅ［1:0]１０７の値であり１変換サイクル前の値である
２進数”００”がＡ／Ｄ変換結果レジスタ１１に転送さ
れ格納（）される。また、それらの転送と同時に、比
較回路１３により、一次レジスタ１２の出力であるＥ
［1:0]１０７の値と、Ａ／Ｄ変換結果レジスタ１１の出
力であるＦ［1:0]１０５の値を比較し、一致していなか
った場合は出力ＣＯ１０３の論理値”１”を出力する。
変換サイクルｔ２の場合Ｅ［1:0]１０７の値が２進数
で”００”、Ｆ［1:0]１０５の値が２進数で”１１”な
ので一致していない。よってここではＣＯ１０３の論理
値”１”が出力される。また、変換の終了する度にコン
トローラ１５から出力されるＣＯＭＰ＿ＥＮＤ１０２信
号とＣＯ１０３信号により、割り込み信号１０１が生成
されＣＰＵにＡ／Ｄ変換が終了した事を知らせる。ｔ２
では、ＣＯ１０３の論理値”１”なので割り込み信号１
０１が出力される。

【００２３】このような変換サイクルを繰り返すことで
変換動作が進むが、本実施例で特徴的なのは図１０中の
変換サイクルｔ３、ｔ５、ｔ６、で割り込み信号１０１
が発生していないところである。変換サイクルｔ３に注
目すると変換サイクルｔ２から変換サイクルｔ３の間で
はアナログ入力値の変化量が少ないので、Ａ／Ｄ変換回
路１０の出力Ｄ［1:0]１０８は変化しない。よって、変
換サイクルｔ２で一次レジスタ１２に転送されたＤ［1:
0]１０８の値と、Ａ／Ｄ変換結果レジスタ１１に転送さ
れたＥ［1:0]１０７の値が同じであり、比較回路１３の
出力ＣＯ１０３として論理値”０”が出力され、論理積
回路１６の結果、割り込み信号１０１は論理値”０”の
ままである。変換サイクルｔ５、ｔ６も同様である。

【００２４】（実施例２） （構成）図３は本発明の実施形態の１つを示すブロック
図である。図３に示されるように本実施形態は、コント
ローラ１５と、Ａ／Ｄ変換回路１０と、Ａ／Ｄ変換結果
レジスタ１１と、一次レジスタ１２と、差分検出回路１
４と、論理積回路１６によって構成される。また、変換
精度を２ｂｉｔにし、Ａ／Ｄ変換回路にフラッシュ型Ａ
／Ｄ変換回路を用いた場合の具体例として、Ａ／Ｄ変換
回路１０の内部構成を図５に、一次レジスタ１２の内部
構成を図６に、Ａ／Ｄ変換結果レジスタ１１の内部構成
を図７に、差分検出回路１４の内部構成を図９に、それ
ぞれ示す。

【００２５】図５に示すようにＡ／Ｄ変換回路１０は、
２ｂｉｔ精度のフラッシュ型Ａ／Ｄ変換回路で、ＧＮＤ
はグランドレベルを、ＶＲＥＦは基準電圧を示す。基準
電圧を４分圧した３箇所から比較電圧をとり、それぞれ
をアナログ入力と比較するコンバレータＣＯＭＰ１、Ｃ
ＯＭＰ２、ＣＯＭＰ３と、比較値をデコードする回路か
らなる。また、このＡ／Ｄ変換回路は２ｂｉｔ精度なの
で、１／４ＶＲＥＦの電圧が１ＬＳＢの電圧となる。

【００２６】図６に示すように一次レジスタ１２は、コ
ントローラ１５からの転送許可タイミング信号ＷＲ＿Ｔ
１０６がアクティブの時にＣＬＫ１０９に同期してＡ／
Ｄ変換結果を格納する２ｂｉｔ分のＦ／Ｆからなる。

【００２７】図７に示すようにＡ／Ｄ変換結果レジスタ
１１は、上記の一次レジスタ１２の内容を、コントロー
ラ１５からの転送許可タイミング信号ＷＲ＿Ｒ１０４が
アクティブの時にＣＬＫ１０９に同期して格納する２ｂ
ｉｔ分のＦ／Ｆとバスドライバーからなる。

【００２８】図９に示すように、差分検出回路１４はゲ
ートからなりＦ［1:0]１０５とＥ［1:0]１０７を比較し
てＦ［1:0]１０５・Ｅ［1:0]１０７≧”１０”（２進
数）のときにＤＥ１１１の論理値が”１”となる回路で
ある。

【００２９】本実施例の場合の、アナログ電圧の変化量
とＡ／Ｄ変換と割り込み信号の発生を示すタイムチャー
トを、図１１に示す。アナログ入力１１０、ＣＬＫ１０
９、Ｄ［1:0]１０８、Ｅ［1:0]１０７、ＷＲ＿Ｔ１０
６、Ｆ［1:0]１０５、ＷＲ＿Ｒ１０４、ＤＥ１１１はそ
れぞれ、図５〜図７および図９のそれぞれの信号に対応
し、ＣＯＭＰ＿ＥＮＤ１０２はコントローラ１５よりＡ
／Ｄ変換の終了を知らせるタイミングである。また説明
の便宜上変換サイクルｔ１〜ｔ８を示してある。 （動作）アナログ入力値はまずＡ／Ｄ変換回路１０で、
デジタル値に変換される。変換サイクルｔ１ではアナロ
グ入力値が０〜１／４ＶＲＥＦの間の値なので、出力の
デジタル値Ｄ［1:0]１０８の値は２進数で”００”であ
る。この変換結果は一次レジスタ１２に送られレジスタ
に格納され（）、同時に、一次レジスタ１２の出力は
Ａ／Ｄ変換結果レジスタ１１に転送され格納（）され
る。このサイクルが毎回繰り返される事により、一次レ
ジスタ１２には最新のＡ／Ｄ変換の値が格納され、Ａ／
Ｄ変換結果レジスタ１１には一変換サイクル前の変換結
果が格納される。変換サイクルｔ２に注目すると、アナ
ログ入力値が３／４ＶＲＥＦ〜ＶＲＥＦの間の値なの
で、Ａ／Ｄ変換回路１０の出力デジタル値Ｄ［1:0]１０
８の値は２進数で”１１”になり一次レジスタ１２に格
納され（）、同時に一次レジスタ１２の出力Ｅ［1:0]
１０７の値であり、１変換サイクル前の値である２進数
で”００”がＡ／Ｄ変換結果レジスタ１１に転送され格
納（）される。また、それらの転送と同時に、差分検
出回路１４により、一次レジスタ１２の出力であるＥ
［1:0]１０７と、Ａ／Ｄ変換結果レジスタ１１の出力で
あるＦ［1:0]１０５の値を比較し、その差分が”２”以
上だった場合に出力ＤＥ１１１は１を出力する。変換サ
イクルｔ２の場合Ｅ［1:0]１０７が２進数で”００”Ｆ
［1:0]１０５が２進数で”１１”なので、その差分”
３”なので、ここではＤＥ１１１の論理値”１”が出力
される。また、変換の終了する度にコントローラ１５か
ら出力されるＣＯＭＰ＿ＥＮＤ１０２信号とＤＥ１１１
信号により、割り込み信号１０１が生成されＣＰＵにＡ
／Ｄ変換が終了した事を知らせる。ｔ２では、ＤＥ１１
１の論理値”１”なので割り込み信号１０１が出力され
る。

【００３０】このような変換サイクルを繰り返すことで
変換動作が進むが、本実施例では特徴的なのは図１１中
の変換サイクルｔ２、ｔ４、で割り込み信号１０１が発
生し、他の変換サイクルでは割り込みが発生していない
ところである。ｔ４に注目すると、ｔ３から変換サイク
ルｔ４、の間ではアナログ入力値の変化量２ＬＳＢあっ
たので（）、ＤＥ１１１の出力”１”が出力され、割
り込み信号１０１が出力される。変換サイクルｔ２も同
様である。変換サイクルｔ２、ｔ４以外では、アナログ
量の変換が２ＬＳＢ未満なので、差分検出回路１４の出
力ＤＥ１１１の論理値”１”になり、割り込み信号１０
１が発生しないのである。

【００３１】（特徴点）この実施例の特徴は、一定の変
化量に応じた検出を行うことにより実施例１に比べて割
り込みの発生の回数を最小限に抑えることができるとこ
ろである。本発明の解決しようとする課題に対しては、
こちらの実施例の方が優れていると言える。

【００３２】（実施例３） （構成）図４は本発明の実施形態の１つを示すブロック
図である。図４に示めされるように本実施形態は、コン
トローラ１５、Ａ／Ｄ変換回路１０と、Ａ／Ｄ変換結果
レジスタ１１と、一次レジスタ１２と、差分検出回路１
４と、論理積回路１６によって構成される。また、変換
精度を２ｂｉｔにし、Ａ／Ｄ変換回路にフラッシュ型Ａ
／Ｄ変換回路を用いた場合の具体例として、Ａ／Ｄ変換
回路１０の内部構成を図５に、一次レジスタ１２の内部
構成を図６に、Ａ／Ｄ変換結果レジスタ１１の内部構成
を図７に、差分検出回路１４の内部構成を図９に、それ
ぞれ示す。図５に示すようにＡ／Ｄ変換回路１０は、２
ｂｉｔ精度のフラッシュ型Ａ／Ｄ変換回路で、ＧＮＤは
グランドレベルを、ＶＲＥＦは基準電圧を示す。基準電
圧を４分圧した３箇所から比較電圧をとり、それぞれを
アナログ入力と比較するコンバレータＣＯＭＰ１、ＣＯ
ＭＰ２、ＣＯＭＰ３と、比較値をデコードする回路から
なる。また、このＡ／Ｄ変換回路は２ｂｉｔ精度なの
で、１／４ＶＲＥＦの電圧が１ＬＳＢの電圧となる。

【００３３】図６に示すように一次レジスタ１２は、コ
ントローラ１５からの信号ＷＲ＿Ｔ１０６がアクティブ
の時にＣＬＫ１０９に同期してＡ／Ｄ変換結果を格納す
るＦ／Ｆからなる。

【００３４】図７に示すようにＡ／Ｄ変換結果レジスタ
１１は、コントローラ１５からの信号ＷＲ＿Ｒ１０４と
ＯＵＴ＿ＥＮによって制御され、上記一次レジスタ１２
の内容をＣＬＫ１０９に同期して格納するＦ／Ｆとバス
ドライバーからなる。転送許可信号ＷＲ＿Ｒ１０４がア
クティブすなわち論理値”１”の時にＣＬＫの立上りエ
ッジで一次レジスタ１２の内容がＦ／Ｆに転送される。

【００３５】図８に示すように、差分検出回路１４はゲ
ートからなりＦ［1:0]１０５とＥ［1:0]１０７を比較し
てＦ［1:0]１０５・Ｅ［1:0]１０７≧”１０”（２進
数）のときにＤＥ１１１の論理値が”１”となる回路で
ある。

【００３６】本実施例の場合の、アナログ電圧の変化量
とＡ／Ｄ変換と割り込み信号の発生を示すタイムチャー
トを、図１２に示す。アナログ入力、ＣＬＫ１０９、Ｄ
［1:0]１０８、Ｅ［1:0]１０７、ＷＲ＿Ｔ１０６、Ｆ
［1:0]１０５、ＷＲ＿Ｒ１０４、ＤＥ１１１はそれぞ
れ、図５〜図７および図９のそれぞれの信号に対応し、
ＣＯＭＰ＿ＥＮＤ１０２はコントローラ１５よりＡ／Ｄ
変換の終了を知らせるタイミングである。また、転送許
可信号ＷＲ＿Ｔ１０６、ＷＲ＿Ｒ１０４、変換終了信号
ＣＯＭＰ ＥＮＤ１０２はコントローラ１５によって適
宜生成される信号である。

【００３７】また説明の便宜上タイムチャート図１２に
変換サイクルｔ１〜ｔ８を示している。

【００３８】（動作）アナログ入力値はまずＡ／Ｄ変換
回路１０で、デジタル値に変換される。変換サイクルｔ
２ではアナログ入力値が０〜１／４ＶＲＥＦの間の値な
ので、出力のデジタル値Ｄ［1:0]１０８の値は２進数
で”１１”である。この変換結果は一次レジスタ１２に
送られレジスタに格納（）される。変換結果が一次レ
ジスタ１２レジスタに格納されると同時に、一次レジス
タ１２の出力は、転送許可信号ＷＲ＿Ｒ１０４によって
Ａ／Ｄ変換結果レジスタ１１への転送が許可されていれ
ば、Ａ／Ｄ変換結果レジスタ１１に転送され格納（）
される。Ａ／Ｄ変換結果レジスタ１１への転送許可信号
ＷＲ＿Ｒ１０４の信号の生成は、コントローラ１５によ
って、割り込み信号１０１を１変換サイクルおくらせた
もの（）になっている。このサイクルが毎回繰り返さ
れる事により、一次レジスタ１２には最新のＡ／Ｄ変換
の値が格納され、Ａ／Ｄ変換結果レジスタ１１には、割
り込み信号１０１が発生していれば、一変換サイクル前
の変換結果が格納される。

【００３９】変換サイクルｔ２〜ｔ３にかけて注目する
と、変換サイクルｔ２では、アナログ入力値が３／４Ｖ
ＲＥＦ〜ＶＲＥＦの間の値なので、Ａ／Ｄ変換回路１０
の出力デジタル値Ｄ［1:0]１０８の値は２進数で”１
１”になり、一次レジスタ１２に格納されるが、転送許
可信号ＷＲ＿Ｒ１０４信号が０なので一次レジスタ１２
の出力Ｅ［1:0]１０７は、Ａ／Ｄ変換結果レジスタ１１
には転送されない（）。また、それらの操作と同時
に、差分検出回路１４により、一次レジスタ１２の出力
であるＥ［1:0]１０７と、Ａ／Ｄ変換結果レジスタ１１
の出力であるＦ［1:0]１０５の値を比較し、その差分が
２進数で”１０”以上だった場合に出力ＤＥ１１１は１
を出力する。変換サイクルｔ２の場合Ｅ［1:0]１０７が
２進数で”００”Ｆ［1:0]１０５が２進数で”１１”な
のでその差分が２進数で”１０”なので、ここではＤＥ
１１１の論理値”１”が出力される。また、変換の終了
する度にコントローラ１５から出力されるＣＯＭＰ＿Ｅ
ＮＤ１０２信号とＤＥ１１１により、割り込み信号１０
１が発生しＣＰＵにＡ／Ｄ変換が終了した事を知らせ
る。ｔ２では、ＤＥ１１１の論理値が”１”なので割り
込み信号１０１が出力される。引続き変換サイクルｔ３
も基本的にｔ２の動作と同様であるが、変換サイクルｔ
２で割り込み信号１０１が発生したので、転送許可信号
ＷＲ＿Ｒ１０４が１になり、一次レジスタ１２の出力Ｄ
［1:0]１０８がＡ／Ｄ変換結果レジスタ１１へ格納され
る（）。変換サイクルｔ３〜ｔ４、ｔ７〜ｔ８、の動
作も同様である。

【００４０】（特徴点）この実施例の特徴は、変換サイ
クルｔ６〜ｔ７のように、変換サイクルに対してアナロ
グ入力の変化が緩慢な場合でもアナログ電圧の変化をと
らえられる所である。また、以上の実施例では、感度値
を２ＬＳＢに固定したが本発明の本質としてこの値を可
変値にして専用のレジスタを設け、これと比較するとい
う応用も可能である。さらに、説明の便宜上２ｂｉｔ精
度のＡ／Ｄコンバータについて説明したが、３ｂｉｔ以
上の精度のＡ／Ｄコンバータについても上述の実施例と
同様にして構成できることは容易に類推できる。

【００４１】

【発明の効果】以上説明したように、従来のＡ／Ｄコン
バータのデジタル制御部に本発明の構成を採用するだけ
で、ＣＰＵがＡ／Ｄ変換処理にかける時間を減少させ他
の処理を行えるようになり高性能かつ効率のよい処理系
の構築が可能となる。

【図面の簡単な説明】

【図１】本発明にかかるＡ／Ｄコンバータの原理を示す
図である。

【図２】本発明の第１の実施例のブロック構成図であ
る。

【図３】本発明の第２の実施例のブロック構成図であ
る。

【図４】本発明の第３の実施例のブロック構成図であ
る。

【図５】Ａ／Ｄ変換回路１０の内部構成を示す図であ
る。

【図６】一次レジスタ１２の内部構成を示す図である。

【図７】Ａ／Ｄ変換結果レジスタ１１の内部構成を示す
図である。

【図８】比較回路１３の内部構成を示す図である。

【図９】差分検出回路１４の内部構成を示す図である。

【図１０】実施例１のＡ／Ｄ変換時のタイミングチャー
トである。

【図１１】実施例２のＡ／Ｄ変換時のタイミングチャー
トである。

【図１２】実施例３のＡ／Ｄ変換時のタイミングチャー
トである。

【符号の説明】

１０ Ａ／Ｄ変換回路 １１ Ａ／Ｄ変換結果レジスタ １２ 一次レジスタ １３ 比較回路 １４ 差分検出回路 １５ コントローラ １６ 論理積回路 １０１ 割り込み信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アナログ入力電圧を常に監視し、アナロ
   グ電圧の変化を検出し、この検出結果をもとに割り込み
   信号を発生させることを特徴とするＡ／Ｄコンバータ。
2. 【請求項２】 アナログ入力値をデジタル値に変換する
   Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路で変換されたデ
   ジタル値を格納する一次レジスタと、 前記一次レジスタからの値を格納するＡ／Ｄ変換結果レ
   ジスタと、 前記一次レジスタの値と前記Ａ／Ｄ変換結果レジスタの
   値を比較し、両者の値が異なっていると判別したとき判
   別信号を送る比較回路と、 前記判別信号に基づいてＣＰＵに割り込み信号を送る信
   号発生手段とから構成したことを特徴とするＡ／Ｄコン
   バータ。
3. 【請求項３】 前記比較回路が差分検出回路であり、該
   差分検出回路では前記一次レジスタの値と前記Ａ／Ｄ変
   換結果レジスタの値の差分を求め、求めた差分が所定値
   以上のとき判別信号を送ることを特徴とした請求項２に
   記載のＡ／Ｄコンバータ。
4. 【請求項４】 前記割り込み信号を得たＣＰＵは、割り
   込み処理を起動し、前記Ａ／Ｄ変換結果レジスタより変
   換結果を読み取り、制御のための処理を行うように構成
   したことを特徴とする請求項１〜請求項３のいずれか１
   項に記載のＡ／Ｄコンバータ。