JP4386514B2

JP4386514B2 - 半導体試験装置

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Publication number: JP4386514B2
Application number: JP32940599A
Authority: JP
Inventors: 幸司浅見
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-11-24
Filing date: 1999-11-19
Publication date: 2009-12-16
Anticipated expiration: 2019-11-19
Also published as: JP2000221248A

Description

【０００１】
【発明の属する技術分野】
この発明は、被試験デバイスから出力されるアナログ信号を連続的にＡＤ変換して測定するデジタイザを備える半導体試験装置に関する。特に、ＡＤ変換するサンプリング周波数を等価的に向上可能とする装置に関する。
【０００２】
【従来の技術】
従来技術について、図４のミックスド・シグナル・テスト・システムの概念構成例と、図５の本願に係るデジタイザの概念構成例と、図６の２つのＡＤＣを用いるデジタイザの要部構成例と、図７の２つのＡＤＣによる動作を説明するタイミングチャート例と、を参照して以下に説明する。
先ず、ミックスド・シグナル・テスト・システムについて説明する。
ミックスド・シグナル・テスト・システムはデジタル・アナログ混在型のＩＣを試験可能とするものであり、図４に示すように、デジタルテスタ部（ＦＴＵ）の資源（リソース）とアナログテスタ部のリソースと、両者を同期する同期制御部とを備えている。
ＦＴＵ側は、一般的な半導体試験装置の構成要素であるタイミング発生器ＴＧと、ＡＬＰＧやＳＱＰＧを含むパターン発生器と、所定タイミングに波形整形するＦＣを備えている。テスタチャンネルは、例えば２５６チャンネルあり、テスト・ステーションにあるＤＵＴのＩＣピンのデジタル入力・出力ピンへピン・エレクトロニクス（ＰＥ）を介して接続される。
【０００３】
同期制御部４０は、イベント・マスタと、デジタル・アナログ同期制御部と、その他を備えている。そして、ＳＱＰＧ側の発生信号を受けて、ＦＴＵ側の発生パターンのタイミングと、アナログテスタ側が信号発生するタイミング、あるいは測定するタイミングの同期をとる為に、同期用のスタート信号やトリガ信号を生成して所定のアナログユニットに供給する。
【０００４】
クロック源４８は、クロック・ソースと、クロック・マスタとを備えて、ＦＴＵ側のＴＧからレートクロック等のクロック信号や、ＳＳＧからのクロック等を受け、自身に備えるクロック発生器からのクロック信号を受けて、各アナログユニット毎に所望のクロックや所定に分周したクロックを供給する。
【０００５】
アナログテスタ側のリソースの一例としては、図４に示すように、デジタル波形データを発生するＤＡＷと、デジタル出力コードを取り込む記憶装置である取得メモリＡＱＭ（Acquisition Memory）と、任意周波数信号を発生するシンセサイザ（ＳＳＧ）と、任意波形発生器（ＡＷＧ）と、アナログ波形をデジタルデータ列に変換するデジタイザ（ＤＧＴ）と、周波数や周期等を測定する時間測定器（ＴＭＵ）と、直流電圧を発生する高精度電圧発生器（ＰＶＳ）と、直流電圧を測定する高精度電圧測定器（ＰＶＭ）と、データの演算処理を行うＤＳＰ、ＣＰＵと、その他がある。これら各種リソースの多くは複数系統備えられ、上記の同期制御部４０からの所望の同期信号を受けて信号発生したり測定開始したりできる。また各アナログユニットとＤＵＴのＩＣピンとは、信号の授受を行うピン・エレクトロニクス（ＰＥ）を介して接続されている。
【０００６】
次に、図５のデジタイザ（ＤＧＴ）の概念構成例を参照して従来技術を説明する。
デジタイザの本願に係る要部構成は、フィルタ（ＦＬＴ）６０と、ＡＤ変換器（ＡＤＣ）３０とで成る。
ここで、ＤＵＴから出力される被測定信号は多様であり、高速な波形であったり、高精度な波形であったりする。これら多様なＤＵＴに対応する為に複数種類のデジタイザが備えられていて、ＤＵＴに応じて適宜切替えて使用に供される。例えば高速デジタイザにおけるＡＤＣでは１２ビット１００ＭＨｚサンプリングレートのものや、高精度デジタイザにおけるＡＤＣでは２６ビット１００ＫＨｚサンプリングレートのもの等である。
【０００７】
ＦＬＴ６０は、例えばアンチエリアシング・フィルタであり、所望の通過帯域特性とする複数系統のローパス・フィルタが周波数帯毎に備えられていて、これらの何れかを選択して使用に供する。通常はアンチエリアシング・フィルタとして機能させる為に、ＤＵＴからのアナログ入力信号をＰＥを介して受けて、１／２サンプリング周波数ｆc以上の周波数成分を除去するフィルタを用い、これによりフィルタした信号をＡＤＣ３０の入力端へ供給する。
【０００８】
ＡＤＣ３０は、ＡＤ変換器であり、サンプリングクロック入力端を有し、サンプリングクロック４０clk毎のエッジにおける入力信号を標本化する。即ち、上記ＦＬＴ６０からのアナログ信号を受けてサンプリングクロック４０clkであるサンプリング周波数ｆcで連続的にコードデータ３０ｓに変換してＡＱＭ５０へ供給する。
【０００９】
取得メモリ（ＡＱＭ）５０は格納用メモリであり、上記コードデータ３０ｓを受け、同期制御部４０から格納用タイミング信号４７ｓを受けて所定のアドレスから連続するコードデータ３０ｓを順次格納する。
【００１０】
ところで、サンプリングの分解能は細かいほどＤＵＴの評価解析が的確にできる。この為、デジタイザとしてはＤＵＴより出力されたアナログ信号を十分細かい間隔で標本化する為に、可能な限り高速のサンプリング周波数ｆcで測定実施される。
【００１１】
次に、ＡＤＣで利用可能な最高のサンプリング周波数ｆcを超えるサンプリング周波数、例えば２倍のサンプリング周波数で測定可能とした構成例について、図６と図７を参照して説明する。
ここで、２つのＡＤＣを用いて標本化させ、等価的に２倍のサンプリングレートでサンプリングすることを等価サンプリングレートと称し、その周波数を等価サンプリング周波数ｆceとする。
【００１２】
デジタイザの要部構成は、図６に示すように、ＦＬＴ６０と、第１ＡＤＣ３１と、第２ＡＤＣ３２と、マルチプレクサ３５とで成る。尚、ＦＬＴ６０の設定条件は、等価サンプリング周波数ｆceに対応するアンチエリアシング・フィルタ条件に設定しておく。
【００１３】
第１ＡＤＣ３１は、図７Ａに示すタイミングのように、同期制御部４０からのサンプリングクロック４１clkでＡＤ変換して出力する。サンプリングクロック４１clkはＡＤＣの最高サンプリングレートである。
第２ＡＤＣ３２は、図７Ｂに示すタイミングのように、同期制御部４０からのサンプリングクロック４２clkでＡＤ変換して出力する。サンプリングクロック４２clkはＡＤＣの最高サンプリングレートであり、かつ上記サンプリングクロック４１clkとは１８０度位相がシフトしたクロックである。
【００１４】
マルチプレクサ３５は、図７Ｃに示す方形波のクロック４５ｓのように、第１ＡＤＣ３１からのコードデータ、第２ＡＤＣ３２からのコードデータを受けて、同期制御部４０からの最高サンプリングレートの方形波のクロック４５ｓのハイレベル／ローレベルにより、交互に選択したシリアルデータを順次ＡＱＭ５０へ出力する。
【００１５】
尚、同期制御部４０からは、上記へ第１ＡＤＣ３１、第２ＡＤＣ３２、マルチプレクサ３５、及びＡＱＭ５０へ対応する制御信号を供給する。
【００１６】
この結果、ＡＤＣの最高サンプリングレートの２倍速の等価サンプリング周波数ｆceで入力アナログ信号を取り込むことができる。同様にして、Ｍ＝５系統、１０系統のＡＤＣを並列接続させてサンプリングすることにより、５倍速、１０倍速の等価サンプリング周波数ｆceで入力アナログ信号を取り込むことができる。ここで、サンプリングクロック４１clkのエッジ点の入力アナログ信号を実用的な精度で標本化できるＡＤＣであるものとする。この結果、単一のＡＤＣの場合よりＭ倍も高い周波数まで実用的にサンプリングできる結果、ＤＵＴの評価解析の周波数の上限がＭ倍に向上する利点が得られる。しかしながら、この回路構成においてはデジタイザの回路規模が２倍、５倍、１０倍に増加してしまう大きな難点がある。
【００１７】
【発明が解決しようとする課題】
上述説明したように従来技術においては、デジタイザに備えるＡＤＣの最高サンプリングレートを超えるサンプリング周波数でサンプリングしようとすると、図６に示すように、デジタイザの回路規模が等価サンプリング周波数ｆceに比例して増大してしまう大きな難点があり、半導体試験装置においては、好ましくなく実用上の難点である。
ところで、半導体試験装置ではＤＵＴへクロック信号、その他の信号を任意条件で供給可能である。この為、ＤＵＴから出力されるアナログ信号は、一定周期で繰返し発生させることが可能な場合が多い。
そこで、本発明が解決しようとする課題は、半導体試験装置によりＤＵＴから出力する被測定信号を一定周期で繰返し発生制御可能な点に着目して、１つのＡＤ変換器を用い、一定周期毎にＡＤ変換するサンプリングの位相を変えてＡＤ変換することで、等価的に高いサンプリング周波数でＡＤ変換された測定が可能なデジタイザを備える半導体試験装置を提供することである。
【００１８】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、被試験デバイスから出力されるアナログの被測定信号は半導体試験装置の資源を用いてＤＵＴを所定に制御することにより既知の一定周期Ｔで繰返し発生可能な出力信号であり、所定時間間隔Ｔｓ毎に被測定信号をサンプリングクロックによりサンプリングしてコードデータに変換するＡＤ変換器（ＡＤＣ）を用いて取得メモリ（ＡＱＭ）へ連続的に格納する波形デジタイザを備える半導体試験装置において、
一定周期Ｔ毎に所定時間間隔Ｔｓのサンプリングクロックの位相を所定の位相シフト量ΔＰ＝３６０／Ｍ（ここでＭは周期回数）づつ変えたサンプリングクロック２０clkを発生する位相シフト手段２０を備えて周期回数Ｍの期間測定することにより、被測定信号を等価的にＴｓ／Ｍの等間隔でサンプリングする波形デジタイザを実現したことを特徴とする半導体試験装置である。
上記発明によれば、半導体試験装置によりＤＵＴから出力する被測定信号を一定周期で繰返し発生制御可能な点に着目して、１つのＡＤ変換器を用い、一定周期毎にＡＤ変換するサンプリングの位相を変えてＡＤ変換することで、等価的に高いサンプリング周波数でＡＤ変換された測定が可能なデジタイザを備える半導体試験装置が実現できる。
【００１９】
上述ＡＤ変換した連続するコードデータ３０ｓを記憶装置（例えばＡＱＭ５０）へ格納するアドレス発生手段としては、一定周期ＴをＭ回の周期回数で測定終了するものとし、一定周期Ｔの発生位置をＱ（ここでＱは０からＭ−１の値）とし、一定周期Ｔ毎におけるサンプリングクロック２０clkの発生位置をＮとしたとき、Ｑ＋（Ｍ×Ｎ）とするアドレス値を発生して記憶装置へ供給するアドレス発生手段を備えることを特徴とする上述半導体試験装置がある。
【００２０】
また、上記アドレス発生手段の構成としては、当初はリセットされて”０”値であり、以後一定周期信号４０ｓを受けた都度＋１カウントした周期計数信号７２ｓを生成する、周期カウンタを備え、周期回数Ｍ値を一方の入力端に受け、レジスタ７９からのアドレス信号７９ｓを他方の入力端に受けて、両者を加算する、第１加算手段を備え、一定周期信号４０ｓを受けたときのみ出力をゼロにし、その他のときは当該第１加算手段からの累算データを通過させるゲート手段を備え、当該周期カウンタからの周期計数信号７２ｓを一方の入力端に受け、当該ゲート手段からの累算データ７６ｓを受けて、両者を加算する、第２加算手段を備え、当該第２加算手段からのデータを受けてサンプリングクロック２０clkによりラッチする、レジスタ７９を備えて構成し、当該レジスタ出力からのアドレス信号７９ｓを上記記憶装置のアドレス入力端へ供給して半導体試験装置を構成してもよい。
【００２１】
また、上記アドレス発生手段の他の構成としては、周期回数Ｍの値が２の指数である場合に、一定周期信号４０ｓを受けた都度＋１カウントして、下位ビットへのアドレス値を生成する、第１計数手段を備え、一定サンプリングクロック２０clkを受けた都度＋１カウントして、残りの上位アドレスビット７９Hを生成する、第２計数手段を備え、当該第１計数手段からのデータを受けてサンプリングクロック２０clkによりラッチして、アドレス信号の下位アドレスビット７９Lを生成する、フリップフロップを備えて構成し、当該フリップフロップからの下位アドレスビット７９Lと、当該第２計数手段からの残りの上位アドレスビット７９Hとを、上記記憶装置のアドレス入力端へ供給して半導体試験装置を構成してもよい。
【００２２】
これにより、一定周期Ｔの波形データが所定の位相シフト量ΔＰ単位にサンプリングされたデータ順のようにＡＱＭ５０内へ整列格納される利点が得られる。
【００２３】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００２４】
本発明について、図１のデジタイザの要部構成と、図２の動作を説明するタイミングチャートと、図３の位相シフト手段の原理構成と、を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。
【００２５】
先ず、本発明の構成を説明する。但し、ＤＵＴから出力される被測定信号は、一定周期Ｔで繰返し発生するものとし、かつ半導体試験装置側のタイミングと前記一定周期Ｔとが同期した関係で測定可能なデバイス、あるいは上記一定周期Ｔが既知の周期時間の場合とする。
例えば、同期関係の制御は、ＦＴＵが供給する試験パターンによりＤＵＴの波形発生の同期制御をする場合がある。また、非同期関係であっても、一定周期時間が既知であれば適用できる。また、非同期関係であっても、一定周期時間が半導体試験装置のリソースを用いてその都度測定可能であれば、測定した周期時間を基にサンプリングクロックの周波数は容易に設定できるので適用可能である。
【００２６】
本願に係る要部構成は、図１に示すように、ＦＬＴ６０と、ＡＤＣ３０と、位相シフト手段２０と、コントローラ１５と、同期制御部４０とで成る。この構成で、ＦＬＴ６０とＡＤＣ３０とは従来と同一要素である。
【００２７】
同期制御部４０は、ＤＵＴが繰返し発生する一定周期時間に対して、サンプリングクロック４０clkと、一定周期信号４０ｓを位相シフト手段２０へ供給する。
コントローラ１５は、位相シフト手段２０へ位相シフト量ΔＰに相当する情報を供給する。例えば図３では設定値”Ｍ”を供給する。尚図３の説明については後述する。
【００２８】
位相シフト手段２０は、同期制御部４０からのサンプリングクロック４０clkを受けて、一定周期Ｔ毎に所望の位相シフト量ΔＰを加算した結果のサンプリングクロック２０clkを発生して供給する。ここで、一定周期ＴがＭ回の期間を一巡測定期間としたとき、サンプリングクロックの位相シフト量ΔＰは３６０度／Ｍの位相量である。例えばＭ＝８の場合、３６０度／８＝４５度単位となり、最初一定周期Ｔでは０度とし、以後の一定周期Ｔでは順次４５度、９０度、１３５度、１８０度，，３１５度と位相をシフトさせたサンプリングクロック２０clkをＡＤＣへ供給する。
【００２９】
この結果、ＡＤＣの性能上限である最高サンプリングレートのＭ倍の等価サンプリングレートで測定できることとなる。但し、少なくとも測定期間である一巡期間に対して一定周期Ｔが維持されている必要がある。
尚、位相シフト量ΔＰを小さくすれば見かけ上のサンプリングレート、即ち等価サンプリングレートは細かくできるが、ＡＤＣ３０の内部でサンプリングを行う為のサンプル＆ホールド時間の特性により標本化時点の電圧測定精度は影響する。この為、サンプル＆ホールド時間特性の良いＡＤＣを使用することが望まれる。
【００３０】
所定の位相シフト量ΔＰを加算するサンプリングクロック２０clkを発生するブロック構成の一例を図３に示す。構成はＭ逓倍器２２と、１／Ｍ分周器２４とで成る。Ｍ逓倍器２２は同期制御部４０からのサンプリングクロック４０clkを受けてＭ逓倍したクロックを発生する。１／Ｍ分周器２４は前記Ｍ逓倍クロックを受けて１／Ｍの分周したサンプリングクロック２０clkを発生出力する。但し、同期制御部４０からの一定周期信号４０ｓを受けた都度、分周動作を１回休止する。この結果、一定周期Ｔ毎に１／Ｍの位相シフト量ΔＰが付与されたサンプリングクロック２０clkとなる。ところで、同期制御部４０からＭ倍のサンプリングクロック４０clkを供給するようにすれば、Ｍ逓倍器２２は削除できる。尚、位相シフト手段２０と同等の機能を備える位相器として、市販のＩＣ（ＰＬＬ発振方式等）を用いて構成しても良い。
【００３１】
次に、上記図１の構成の動作について図２のタイムチャートを参照して説明する。図２では周期回数Ｍ＝２、即ち１８０度位相シフトする具体例である。従って一定周期Ｔが２回の期間の測定実施が必要となる。図において、最初の一定周期をＴ１、次の一定周期をＴ２とする。
最初の一定周期Ｔ１におけるサンプリングクロック２０clkは、同期制御部４０からのサンプリングクロック４０clk（図２Ｂ参照）と同一である。
次の一定周期Ｔ２におけるサンプリングクロック２０clkは、当該一定周期Ｔ２の先頭で１８０度の位相シフト量ΔＰ（図２Ｄ参照）を加算付与したサンプリングクロック２０clkを発生する。
【００３２】
この結果、ＡＤＣ３０へ供給されるサンプリングクロック４０clkの周期時間Ｔclkは、１．０倍若しくは１．５倍の何れかのクロックであり、最高サンプリングレート以下であることが判る。従って、ＡＤＣ３０は入力アナログ信号を受けて通常の正常なＡＤ変換できることが判る。一方、一定周期Ｔ２では所定の位相シフト量ΔＰを付与してサンプリングしている。この具体例ではＭ＝２であるからして、一定周期Ｔ１、Ｔ２の両期間の測定によって全体の波形データが取得される。この結果、等価サンプリングレートは２倍に高速化されたことになる。これは本発明の大きな利点である。
【００３３】
尚、本発明の実現手段は、上述実施の形態に限るものではない。即ち、半導体試験装置のデジタイザ以外にも、一定周期Ｔで繰返し発生する信号を受けてＡＤＣを用いてＡＤ変換する他の装置に対しても、位相シフト手段２０を備えることで等価サンプリング周波数を向上可能であることは明らかである。
【００３４】
また、所望により位相シフト量ΔＰ単位にサンプリングされたデータ順のようにＡＱＭ内へ整列格納するアドレス発生手段７０を追加して備えても良い。この一例を図８に示す。
構成は周期カウンタ７２と、第１加算手段７４と、ゲート手段７６と、第２加算手段７８と、レジスタ７９とで成る。
周期カウンタ７２は当初はリセットされて”０”値であり、以後一定周期信号４０ｓを受けた都度＋１カウントした周期計数信号７２ｓを第２加算手段７８の一方の入力端へ供給する。
第１加算手段７４は周期回数Ｍ値を一方の入力端に受け、レジスタ７９からのアドレス信号７９ｓを他方の入力端に受けて、両者を加算したデータをゲート７６へ供給する。
ゲート７６は一定周期信号４０ｓを受けたときのみ出力をゼロにし、その他のときは第１加算手段７４からの累算データを受けて第２加算手段７８へ供給する。
第２加算手段７８は周期カウンタ７２からの周期計数信号７２ｓを一方の入力端に受け、ゲート７６からの累算データ７６ｓを受けて、両者を加算したデータをレジスタ７９へ供給する。
レジスタ７９は第２加算手段７８からのデータを受けてサンプリングクロック２０clkによりラッチしたアドレス信号７９ｓを出力する。このアドレス信号７９ｓをＡＱＭのアドレス入力端へ供給する。
尚、アドレス発生手段７０の構成において、周期回数Ｍの値が２、４，８，１６のように２の指数で良い場合には、アドレス信号７９ｓの下位ビットへのアドレス値は一定周期信号４０ｓ毎に＋１する計数手段により供給し、残りの上位アドレスビットのアドレス値はサンプリングクロック２０clk毎に＋１する計数手段により供給する構成としたアドレス発生手段でも実現できる。
【００３５】
図９は、ＡＱＭ内へ整列格納するアドレス発生手段の他の構成例である。
すなわち、図９に示すように、上記アドレス発生手段７０の構成として、周期回数Ｍの値が２の指数である場合に、一定周期信号４０ｓを受けた都度＋１カウントして、下位ビットへのアドレス値８２ｓを生成する、第１計数手段８２を備え、一定サンプリングクロック２０clkを受けた都度＋１カウントして、残りの上位アドレスビット７９Hを生成する、第２計数手段８３を備え、当該第１計数手段８２からのデータを受けてサンプリングクロック２０clkによりラッチして、アドレス信号の下位アドレスビット７９Lを生成する、フリップフロップ８９を備える。
そして、当該フリップフロップ８９からの下位アドレスビット７９Lと、当該第２計数手段８３からの残りの上位アドレスビット７９Hとを、上記記憶装置５０のアドレス入力端へ供給して半導体試験装置を構成する。
【００３６】
上述構成例によるアドレス発生手段７０によって、位相シフト量ΔＰ単位にサンプリングされたデータ順のようにＡＱＭ内へ整列格納される利点が得られる。
【００３７】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、一定周期Ｔで繰返し発生する信号をＤＵＴから受けて、所定周期回数Ｍ回の一定周期Ｔの周期毎に所定位相シフト量ΔＰを加算付与したサンプリングクロック２０clkを発生する位相シフト手段を具備する構成としたことにより、等価的に高いサンプリング周波数でＡＤ変換可能となる大きな利点が得られる。従って、複数個のＡＤＣを用いる必要が無くなる結果、安価な構成で高いサンプリング周波数でのＡＤ変換が実現できる利点が得られる。
従って本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】本発明に係るデジタイザの要部構成である。
【図２】図１の動作を説明するタイミングチャートである。
【図３】位相シフト手段の原理構成例である。
【図４】ミックスド・シグナル・テスト・システムの概念構成図である。
【図５】従来の、デジタイザの要部構成である。
【図６】従来の、２つのＡＤＣを用いるデジタイザの要部構成である。
【図７】図６の動作を説明するタイミングチャートである。
【図８】ＡＱＭ内へ整列格納するアドレス発生手段の構成例である。
【図９】ＡＱＭ内へ整列格納するアドレス発生手段の他の構成例である。
【符号の説明】
１５コントローラ
２０位相シフト手段
２２Ｍ逓倍器
２４１／Ｍ分周器
３０ＡＤ変換器（ＡＤＣ）
３５マルチプレクサ
４０同期制御部
４８クロック源
５０取得メモリ（ＡＱＭ）
６０フィルタ（ＦＬＴ）
７０アドレス発生手段
７２周期カウンタ
７４第１加算手段
７６ゲート手段
７８第２加算手段
７９レジスタ
ＤＵＴ被試験デバイス
ＰＥピン・エレクトロニクス
ＦＴＵデジタルテスタ部

Claims

デジタルテスタ部とアナログテスタ部と両者を同期する同期制御部とを備え、
被試験デバイスに対して信号を供給して、当該被試験デバイスから一定周期Ｔで繰返し発生するアナログの被測定信号を出力させ、当該アナログテスタ部に、所定時間間隔Ｔｓ毎に被測定信号をサンプリングクロックによりサンプリングしてコードデータに変換するＡＤ変換器（ＡＤＣ）を用いる波形デジタイザを備える半導体試験装置において、
一定周期Ｔ毎に当該所定時間間隔Ｔｓのサンプリングクロックの位相を所定の位相シフト量ΔＰ＝３６０／Ｍ（ここでＭは周期回数）づつシフトして連続したサンプリングクロックを発生する位相シフト手段を備え、
周期回数Ｍの期間測定することにより当該被測定信号を等価的にＴｓ／Ｍの等間隔でサンプリングする波形デジタイザを実現し、
当該位相シフト手段は、逓倍器を設け、当該逓倍器が出力する逓倍クロックを１／Ｍ分周器で分周し、一定周期Ｔ毎に分周動作を１回休止することで、１／Ｍの位相シフト量ΔＰが付与された連続したサンプリングクロックを発生することを特徴とする半導体試験装置。
デジタルテスタ部とアナログテスタ部と両者を同期する同期制御部とを備え、
被試験デバイスに対して信号を供給して、当該被試験デバイスから一定周期Ｔで繰返し発生するアナログの被測定信号を出力させ、当該アナログテスタ部に、所定時間間隔Ｔｓ毎に被測定信号をサンプリングクロックによりサンプリングしてコードデータに変換するＡＤ変換器（ＡＤＣ）を用いる波形デジタイザを備える半導体試験装置において、
一定周期Ｔ毎に当該所定時間間隔Ｔｓのサンプリングクロックの位相を所定の位相シフト量ΔＰ＝３６０／Ｍ（ここでＭは周期回数）づつシフトして連続したサンプリングクロックを発生する位相シフト手段を備え、
周期回数Ｍの期間測定することにより当該被測定信号を等価的にＴｓ／Ｍの等間隔でサンプリングする波形デジタイザを実現し、
一定周期ＴをＭ回の周期回数で測定するものとし、一定周期Ｔごとに＋１カウントする周期カウンタと、サンプリングクロック毎にアドレス信号と周期回数Ｍを加算し、一定周期Ｔ毎に周期カウンタ値Ｑに戻し、一定周期Ｔごとにおけるサンプリングクロックの発生位置をＮとしたとき、Ｑ＋（Ｍ×Ｎ）とするアドレス値を発生するアドレス発生手段を設け、
当該アドレス値に基づいて、ＡＤ変換した連続するコードデータを記憶装置へ整列格納することを特徴とする半導体試験装置。
一定周期ＴをＭ回の周期回数で測定するものとし、一定周期Ｔごとに＋１カウントする周期カウンタと、サンプリングクロック毎にアドレス信号と周期回数Ｍを加算し、一定周期Ｔ毎に周期カウンタ値Ｑに戻し、一定周期Ｔごとにおけるサンプリングクロックの発生位置をＮとしたとき、Ｑ＋（Ｍ×Ｎ）とするアドレス値を発生するアドレス発生手段を更に設け、
当該アドレス値に基づいて、ＡＤ変換した連続するコードデータを記憶装置へ整列格納することを特徴とする請求項１記載の半導体試験装置。
前記アドレス発生手段は、前記周期カウンタを下位ビットとし、サンプリングクロック毎に＋１する計数手段を上位ビットとすることを特徴とする請求項２又は３記載の半導体試験装置。
前記アドレス発生手段は、当初はリセットされて"０"値であり、以後一定周期信号４０ｓを受けた都度＋１カウントした周期計数信号７２ｓを生成する、周期カウンタと、周期回数Ｍ値を一方の入力端に受け、レジスタ７９からのアドレス信号７９ｓを他方の入力端に受けて、両者を加算する、第１加算手段と、一定周期信号４０ｓを受けたときのみ出力をゼロにし、その他のときは当該第１加算手段からの累算データを通過させるゲート手段と、当該周期カウンタからの周期計数信号７２ｓを一方の入力端に受け、当該ゲート手段からの累算データ７６ｓを受けて、両者を加算する、第２加算手段と、当該第２加算手段からのデータを受けてサンプリングクロック２０clkによりラッチする、レジスタ７９と、を具備し、当該レジスタの出力からのアドレス信号７９ｓを上記記憶装置のアドレス入力端へ供給することを特徴とする請求項２又は３記載の半導体試験装置。
前記アドレス発生手段は、周期回数Ｍの値が２の指数である場合に、一定周期信号４０ｓを受けた都度＋１カウントして、下位ビットへのアドレス値を生成する、第１計数手段と、一定サンプリングクロック２０clkを受けた都度＋１カウントして、残りの上位アドレスビット７９Hを生成する、第２計数手段と、当該第１計数手段からのデータを受けてサンプリングクロック２０clkによりラッチして、アドレス信号の下位アドレスビット７９Lを生成する、フリップフロップと、を具備し、当該フリップフロップからの下位アドレスビット７９Lと、当該第２計数手段からの残りの上位アドレスビット７９Hとを、上記記憶装置のアドレス入力端へ供給することを特徴とする請求項４記載の半導体試験装置。