JPH02187852A - コンピュータシステムのリカバリタイム補償回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータシステムにおいて、Ｉ／Ｏデバ
イス等にアクセスする際のアクセス周期を確保するため
のリカバリタイム補償回路に関するものである。

〔従来の技術〕

パーソナルコンピュータを始めとするマイクロプロセッ
サシステムでは、アクセス周期が遅いＩ／Ｏデバイスを
使用することが多い。そし２て、このようなＩ／Ｏデバ
イスでは、最小のりカバリタイム（非アクセス時間）が
規定されている。ところが、近年のＣＰＵの高速化に伴
い、このＣＰＵからのアクセス信号をそのまま上記Ｉ／
Ｏデバイスに連続して送り込んだのでは、十分なリカバ
リタイムを確保することができなくなって来た。

そこで、このようなＩ／Ｏデバイスを使用する場合には
、リカバリタイムを補償するための各種の対策が従来か
ら講じられていた。

第３図及び第４図に基づいて従来のリカバリタイム補償
回路の一例を説明する。

第３図に示すように、ＣＰＵＩＩがＩ／Ｏボート１２に
対してＩ／Ｏリード又はＩ／ＯライトのＣＰＵｌ／Ｏコ
マンドＳｌ＋を出力すると、ＯＲゲート１３には、この
ＣＰＵｌ／ＯコマンドＳ、とこれを遅延回路１４で遅延
時間Ｔ２だけ遅延した遅延信号Ｓ１□とが入力される。

ＯＲゲート１３では、これらＣＰＵｌ／ＯコマンドＳｌ
＋と遅延信号Ｓｌ□の論理積がとられ、Ｉ／Ｏコマンド
Ｓ１３が出力される。そして、Ｉ／Ｏボート１２には、
このＯＲゲート１３からのＩ／ＯコマンドＳｌｌが入力
されることになる。また、Ｉ／Ｏボート１２では、この
Ｉ／Ｏコマンド３１３を受は付けると、ＣＰＵ１ｌに応
答信号ＳＩ４を返すようになっている。

ここで、第４図に示すように、ＣＰＵｌ／Ｏコマンド５
１１（Ｌアクティブ）が連続して出力されると、Ｉ／Ｏ
コマンドＳ１３のりカバリタイムＴＲは、本来のＣＰＵ
ｌ／ＯコマンドＳ　Ｉｆのリカバリタイムより遅延時間
Ｔ２だけ延長される。従って、Ｉ／Ｏポート１２に接続
されたアクセス周期の遅い１／Ｏデバイスに対しても十
分なリカバリタイムＴＲを確保することができるように
なる。

また、第５図及び第６図に基づいて従来のりカバリタイ
ム補償回路の他の例を説明する。

第５図に示すように、ＣＰＵ２１がＩ／Ｏボート２２に
対して出力したＣＰＵｌ／ＯコマンドＳ　２１は、ＮＯ
Ｒゲート２３・２４で構成されるＲＳフリップフロップ
に入力される。このＲＳフリップフロップは、一方の出
力がインバータ２５及び並列のコンデンサ２６を介して
他方の入力に帰還されている。そして、このＲＳフリン
ブフロ・ンブの一方の出力がインバータ２７を介しＩ／
ＯコマンドＳ２４としてＩ／Ｏポート２２に入力される
ことになる。

ここで、第６図に示すように、最初のｃｐｕ　Ｉ／Ｏコ
マンド５ＫＩ（Ｌアクティブ）は、コンデンサ２６が十
分に充電され遅延信号Ｓ２□がＨレベルとなっているの
で、そのままＩ／ＯコマンドＳｚ４としてＩ／Ｏポート
２２に入力される。しかし、連続してＣＰＵｌ／Ｏコマ
ンドＳＺＩが出力されると、コンデンサ２６の充電によ
り遅延信号Ｓ２□がＨレベルに戻るまでＩ／Ｏコマンド
Ｓ２．がＬレベルとならない。このため、リカバリタイ
ムＴＲは、本来のＣＰＵｌ／ＯコマンドＳｚｌのリカバ
リタイムより遅延時間Ｔ３だけ延長される。従って、こ
の場合にもＩ／Ｏデバイスに対して十分なリカバリタイ
ムＴ、を確保することができる。また、この場合には、
連続してＣＰＵｌ／ＯコマンドＳ２が発せられた場合に
のみ、Ｉ／ＯコマンドＳＺ４を遅延させることができる
。

さらに、従来は、上記のようにハードウェアによらず、
ソフトウェアによってリカバリタイムを補償する場合も
あった。これは、ＣＰＵのＩ／Ｏコマンドにソフトウェ
ア的な待ち時間を設ける方法である。

〔発明が解決しようとする課題〕

ところが、第３図に示した従来のリカバリタイム補償回
路では、単発のＩ／Ｏアクセス時や他の高速のＩ／Ｏデ
バイスに対するアクセス時等のようにリカバリタイムを
確保する必要がない場合にも遅延がかかるので、Ｉ／Ｏ
アクセス速度を必要以上に低下させることになるという
問題点を生じていた。

また、第５図に示した従来のリカバリタイム補償回路で
は、単発のＩ／Ｏアクセス時にまで遅延をかけるという
無駄は省くことができるが、異なる１／Ｏデバイスに対
して順次アクセスがあった場合や他の高速のＩ／Ｏデバ
イスに対するアクセス時の場合の無駄までなくすことは
できないという問題点が生じていた。

さらに、ソフトウェアによってリカバリタイムを補償す
る従来の方法でも、上記第３図に示したリカバリタイム
補償回路の場合と同様の理由でＩ／Ｏアクセス速度を必
要以上に低下させるという問題点を生じていた。しかも
、この場合には、ソフトウェアの互換性を高めるために
ＣＰＵ速度が最大の装置で使用する場合を考慮する必要
があるので、低速のＣＰＵを有する装置で使用する場合
には、全てのＩ／Ｏアクセス時に必要以上の待ち時間を
設けることになり、Ｉ／Ｏアクセス速度をさらに低下さ
せるという問題点も生じていた。

〔課題を解決するための手段〕

本発明に係るコンピュータシステムのリカバリタイム補
償回路は、上記課題を解決するために、Ｉ／Ｏデバイス
に対するＩ／Ｏアクセスのりカバリタイムを延長させる
ことができる回路を有するリカバリタイム補償回路にお
いて、Ｉ／Ｏアクセスがあるたびに、そのＩ／Ｏデバイ
スのアドレスを一旦保持するアドレス保持手段と、Ｉ／
Ｏアクセスがあるたびに、そのＩ／Ｏアクセスから所定
時間の計時を行う計時手段と、Ｉ／Ｏアクセスがあるた
びに、アドレス保持手段が保持する前回のアドレスと今
回のアドレスとを比較する比較手段と、この比較手段の
比較結果が一致し、かつ、計時手段による前回のＩ／Ｏ
アクセスからの計時が所定時間に達していない場合にの
み、そのＩ／Ｏアクセスのリカバリタイムを延長させる
リカバリタイム延長選択手段とを有することを特徴とじ
ている。

〔作　用〕

Ｉ／Ｏアクセスのリカバリタイムを延長させる回路は、
第３図の従来例で示した遅延回路１４によるものや第５
図の従来例で示したフリップフロップによるものの他、
任意の回路を用いることができる。

Ｉ／Ｏアクセスがあると、アドレス保持手段がそのアク
セスのあったＩ／Ｏデバイスのアドレスを一旦保持する
。アドレス保持手段は、通常このアドレスを少なくとも
次のＩ／Ｏアクセスまで保持する。

また、計時手段は、そのＩ／Ｏアクセスから所定時間の
計時を行う。この計時手段の計時は、所定時間が経過し
たかどうかの判断が可能なものであればよい。

さらに、比較手段は、アドレス保持手段が保持する前回
のアドレスと今回のアドレスとを比較する。なお、この
アドレスの比較は、両者の具体的なアドレスが一致する
かどうかだけでなく、同じアドレスの範囲に両者が所属
するかどうかの比較であってもよい。また、この場合、
前記アドレス保持手段が保持するアドレスは、上記ある
範囲を示すアドレスであってもよい。

そして、リカバリタイム延長選択手段は、この比較手段
の比較結果と計時手段の計時状態を判断して、そのＩ／
Ｏアクセスのリカバリタイムを延長するかどうかを選択
する。即ち、前回と今回のＩ／Ｏアクセスが同一アドレ
スに対するものであり、かつ、前回のＩ／Ｏアクセスか
ら所定時間が経過していない場合に、リカバリタイム延
長選択手段がそのＩ／Ｏアクセスのリカバリタイムを延
長させる。

この結果、本発明のリカバリタイム補償回路は、同一ア
ドレスのＩ／Ｏデバイスに対して所定時間内の連続アク
セスがあった場合にのみリカバリタイムを延長すること
ができる。

〔実施例〕

本発明の一実施例を第１図及び第２図に基づいて説明す
れば以下の通りである。

ＣＰＵＩから発せられたアドレスは、アドレス線３を介
してＩ／Ｏポート２に入力されるようになっている。こ
のＩ／Ｏボート２は、本コンピュータシステムに接続さ
れる全てのＩ／ＯデバイスのＩ／Ｏポートを代表して示
したものであり、８ビツトのＩ／Ｏアドレス又はＩ／Ｏ
用に割り当てられたアドレスを割り付けられている。な
お、本図では、簡単のためにデータ線等を省略し、デー
タの流れ等は示していない。また、同様の理由でアドレ
スデコーダ等も省略しＣＰＵＩとＩ／Ｏボート２との関
係のみを示している。

上記アドレス線３には、ラッチ回路４及び−数回路５も
接続され、それぞれ上記アドレスの上位６ビツトを入力
するようになっている。通常■／Ｏデバイスは、連続し
た４つのアドレスが割り当てられているので、８ビツト
のアドレスのうちこの上位６ビツトが同じならば同一の
Ｉ／Ｏデバイスを示すことになる。

ラッチ回路４は、後に説明するＩ／ＯコマンドＳ５の立
ち上がりで入力されたアドレスをラッチする回路である
。このラッチ回路４の出力は、数回路５の他方の入力に
接続されている。この−数回路５は、上記２つのアドレ
ス人力を比較して一致した場合に出力Ｓ２を１ルベルと
する回路である。

一致回路５の出力は、ＡＮＤゲート６の一方の入力に接
続されている。また、ＡＮＤゲート６の他方の入力には
、パルス発生器７からの出力Ｓ。

が送り込まれるようになっている。パルス発生器７は、
後に説明するしアクティブのＩ／ＯコマンドＳ５の立ち
上がりによってトリガされ、このＩ／ＯコマンドＳ５の
コマンド終了後に所定時間だけ出力Ｓ３をＨレベルとす
るワンショットのパルスを発生する回路である。また、
ＡＮＤゲート６は、Ｈアクティブの論理積をとる回路で
ある。従って、ＡＮＤゲート６では、−数回路５の一致
を示す出力Ｓ２のＨレベルの間だけ、このパルス発生器
７の出力Ｓ３のＨレベルをコマンド禁止信号Ｓ４として
出力することになる。

上記Ａ、　Ｎ　Ｄゲート６からのコマンド禁止信号Ｓ４
は、ＯＲゲート８の一方の入力に接続されている。また
、ＯＲゲート８の他方の入力には、ＣＰＵ１からのしア
クティブのＣＰＵｌ／ＯコマンドＳ。

が入力されるようになっている。そして、このＯＲゲー
ト８は、Ｌアクティブの論理積をとる回路である。従っ
て、このＯＲゲート８では、両人力が共にＬレベルのと
きにだけＬレベルとなる前記Ｉ／ＯコマンドＳ、を出力
することになる。

上記ＯＲゲート８の出力は、前記Ｉ／Ｏボート２のコマ
ンド入力に接続されている。また、このＯＲゲート８か
らのＩ／ＯコマンドＳ、は、前述のようにラッチ回路４
及びパルス発生器７にも送られるようになっている。

なお、Ｉ／Ｏボート２は、ＣＰＵ　１からのＩ／Ｏコマ
ンドＳ５を受は付けると、このＣＰＵＩに応答信号を返
すようになっている。

上記構成のリカバリタイム補償回路の動作を第２図に基
づいて説明する。

ＣＰＵＩからＣＰＵｌ／ＯコマンドＳ、（Ｌアクティブ
）におけるコマンドＡが出力されると、その立ち上がり
でラッチ回路４がアドレス線３上のアドレスｍをラッチ
する。この際のアドレス線３上のアドレスｍは、コマン
ドＡのアクセスの対象となるＩ／Ｏデバイスのアドレス
である。また、このコマンドへの立ち上がりにより、パ
ルス発生器７の出力８３が所定時間だけＩ」レベルとな
る。

そこで、まずＣＰＵＩがアドレス線３上に前回と異なる
Ｉ／Ｏデバイスのアドレスｎを送出し、ＣＰＵｌ／Ｏコ
マンドＳ、におけるコマンドＢを出力した場合を示す９
この際、−数回路５では、アドレス線３上のアドレスｎ
とラッチ回路４にラッチされた前回のアドレスｍとを比
較した結果が不一致となるので、出力Ｓ２がＬレベルと
なる。

このため、ＡＮＤゲート６のコマンド禁止信号Ｓ。

は、パルス発生器７の出力Ｓ３にかかわりなくＬレベル
となる。この結果、ＯＲゲート８からは、コマンドＢが
そのままＩ／ＯコマンドＳ、におけるコマンドＢ′とし
て出力され、ｉ／Ｏボート２に送り込まれることになる
。

このコマンドＢの立ち上がりでは、ラッチ回路４がアド
レス線３上のアドレス口をう・ツチする。

また、このコマンドＢの立ち上がりによりパルス発生器
７の出力Ｓ３は、再び所定時間だけＨレベルとなる。

次に、ＣＰＵ１がアドレス線３上に前回と同じ■／○デ
ハ′イスのアドレスｎを送出し、ｃｐｕ　Ｉ／Ｏコマン
ドＳ、におけるコマンドＣを出力した場合を示す。この
際、−数回路５では、アドレス線３上のアドレスｎとラ
ッチ回路４にラッチされた前回のアドレスｎとを比較し
た結果が一致するので、出力Ｓ２が１ルベルとなる。こ
のため、ＡＮＤゲート６からのコマンド禁止信号Ｓ４は
、パルス発生器７の出力Ｓ３のまま所定時間だけＨレベ
ルとなる。この結果、ＯＲゲート８では、このコマンド
禁止信号Ｓ４が■ルヘルの期間だけＣＰＵ１／Ｏコマン
ドＳｌの立ち下がりを禁止するので、Ｉ／ＯコマンドＳ
５のコマンドＣ′は、コマンドＣよりも時間Ｔ、たけ遅
延してＩ／Ｏボート２に送り込まれることになる。

従って、ＣＰＵＩから同一のＩ／Ｏデバイスに対するコ
マンドＢとコマンドＣが連続して出力された場合には、
Ｉ／Ｏポート２に入力されるＩ／ＯコマンドＳ５におけ
るコマンドＢ′とコマンドＣ′との間のリカバリタイム
Ｔ、がＣＰＵｌ／ＯコマンドＳ１における本来のリカバ
リタイムよりも時間Ｔ、だけ延長される。

このコマンドＣの立ち上がりでも、ラッチ回路４がアド
レス線３上のアドレスｎをラッチし、パルス発生器７の
出力Ｓ、が所定時間だけＨレベルとなる。

さらに、十分な時間の経過後にＣＰＵＩが前回と同じＩ
／Ｏデバイスのアドレスｎを送出し、ＣＰＵｌ／Ｏコマ
ンドＳｌにおけるコマンドＤを出力した場合を示す。こ
の際も、−数回路５でアドレス線３上のアドレスｎとラ
ッチ回路４にラッチされた前回のアドレスｎとを比較し
た結果が−敗するので、出力Ｓ２がＨレベルとなる。し
かし、この場合には、パルス発生器７の出力Ｓ、が所定
時間の経過によりＬレベルに戻っているので、ＡＮＤゲ
ート６のコマンド禁止信号Ｓ４は、Ｌレベルとなる。こ
の結果、ＯＲゲート８からは、コマンドＤがそのままＩ
／ＯコマンドＳ５におけるコマンドＤ′として出力され
、Ｉ／Ｏポート２に送り込まれることになる。

従って、ＣＰＵＩから同一のＩ／Ｏデバイスに対するコ
マンドＣとコマンドＤが連続して出力された場合であっ
ても、これらのコマンド間の非アクセス時間が所定時間
以上あるときは、Ｉ／Ｏボート２に入力されるＩ／Ｏコ
マンドＳ、におけるコマンドＣ′とコマンドＤ′との間
のりカバリタイムが延長されることはない。

以上説明したように、本実施例のリカバリタイム補償回
路は、同一アドレスのＩ／Ｏデバイスに対して所定時間
内の連続アクセスがあった場合にのみリカバリタイムを
延長することができる。

［発明の効果］ 本発明に係るコンピュータシステムのりカバリタイム補
償回路は、以上のように、Ｉ／Ｏデバイスに対するＩ／
Ｏアクセスのりカバリタイムを延長させることができる
回路を有するりカバリタイム補償回路において、Ｉ／Ｏ
アクセスがあるたびに、そのＩ／Ｏデバイスのアドレス
を一旦保持するアドレス保持手段と、Ｉ／Ｏアクセスが
あるたびに、そのＩ／Ｏアクセスから所定時間の計時を
行う計時手段と、Ｉ／Ｏアクセスがあるたびに、アドレ
ス保持手段が保持する前回のアドレスと今回のアドレス
とを比較する比較手段と、この比較手段の比較結果が−
敗し、かつ、計時手段による前回のＩ／Ｏアクセスから
の計時が所定時間に達していない場合にのみ、そのＩ／
Ｏアクセスのリカバリタイムを延長させるリカバリタイ
ム延長選択手段とを有する構成をなしている。

これにより、同一アドレスのＩ／Ｏデバイスに対して所
定時間内の連続アクセスがあった場合にのみリカバリタ
イムを延長することができる。

従って、本発明によれば、実際に必要のある場合にのみ
Ｉ／Ｏアクセスのりカバリタイムを延長することができ
るので、コンピュータシステムにおけるアクセス速度を
必要以上に低下させるようなことがなくなるという効果
を奏する。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すものであっ
て、第１図はリカバリタイム補償回路のブロック図、第
２図はリカバリタイム補償回路の動作を示すタイムチャ
ートである。第３図及び第４図は従来例を示すものであ
って、第３図はりカバリタイム補償回路のブロック図、
第４図はリカバリタイム補償回路の動作を示すタイムチ
ャートである。第５図及び第６図は他の従来例を示すも
のであって、第５図はりカバリタイム補償回路のブロッ
ク図、第６図はりカバリタイｌ、補償回路の動作を示す
タイムチャー１・である。 １はＣＰＵ、２はＩ／Ｏボート、３はアドレス線、４は
ラッチ回路（アドレス保持手段）、５は一致回路（比較
手段）、６はＡＮＤゲー１−　（リカバリタイム延長選
択手段）、７はパルス発生器（計時手段）、８はＯＲゲ
ート（リカバリタイム延長選択手段）である。

Claims (1)

1. 【特許請求の範囲】 １、Ｉ／Ｏデバイスに対するＩ／Ｏアクセスのリカバリ
   タイムを延長させることができる回路を有するリカバリ
   タイム補償回路において、 Ｉ／Ｏアクセスがあるたびに、そのＩ／Ｏデバイスのア
   ドレスを一旦保持するアドレス保持手段と、Ｉ／Ｏアク
   セスがあるたびに、そのＩ／Ｏアクセスから所定時間の
   計時を行う計時手段と、Ｉ／Ｏアクセスがあるたびに、
   アドレス保持手段が保持する前回のアドレスと今回のア
   ドレスとを比較する比較手段と、この比較手段の比較結
   果が一致し、かつ、計時手段による前回のＩ／Ｏアクセ
   スからの計時が所定時間に達していない場合にのみ、そ
   のＩ／Ｏアクセスのリカバリタイムを延長させるリカバ
   リタイム延長選択手段とを有することを特徴とするコン
   ピュータシステムのリカバリタイム補償回路。