JPH03108022A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部バスを備えた半導体集積回路に関し１例え
ばシステムオンチップのＬＳＩ（大規模集積回路）にお
ける内部バスのフローティング防止に適用して有効な技
術に関するものである。

〔従来技術〕

システムオンチップの時代となり、内部バスを備えたＬ
ＳＩが増加している。このようなＬＳＩにおいて、特に
内部バスが外部に開放されていないＬＳＩにおいては、
内部バスのフローティング防止するための回路としてプ
ルアップ回路若しくはプルダウン回路が内蔵されている
。プルアップ若しくはプルダウンは、例えば内部バスを
形成する各ビットラインと電源正極側ライン若しくはゼ
ロボルトラインとの間に抵抗を接続することによって行
われる。第５図には従来のプルアップ回路が示されてい
る。同図に示されるプルアップ回路は、内部バスＢＵＳ
の上位乃至下位ビット（ＭＳＢ−ＬＳＢ）の各ビットラ
インと、電源正極側（Ｖｄｄ）ラインとの間に、ダイオ
ード接続されたＭＯ８ＦＥＴＱ工乃至Ｑｎ　（ｎは正の
整数であり内部バスＢＵＳのビット数に対応する）が配
置されて成る。このプルアップ回路により、内部バスＢ
ＵＳを利用したデータ転送が行われない場合の各ビット
ラインはハイレベルに強制され、内部バスのフローティ
ングが防止される。

尚、フローティング防止について記載された文献の例と
しては特開昭６１−２６９５１５号がある。

〔発明が解決しようとする課題〕

しかしながら、第５図に示されるフローティング防止回
路においては、内部バスＢＵＳのビットラインがロウレ
ベルにされた場合の消費電流を極力抑えるため、ＭＯＳ
ＦＥＴのチャネル長を大きくしてオン抵抗を大きくする
必要があり、そうすると必然的にＦＥＴ領域が大きくな
り、ＬＳＩチップにおけるフローティング防止回路の占
有率が大きくなってしまう。また、フローティング防止
用のトランジスタは論理ＬＳＩにおけるテスティング時
の指標とされるが、故障検出率という点からは、検出不
可能な素子となってしまうために製品の信頼度的にも問
題があった。

本発明の目的は、プルアップ回路やプルダウン回路を用
いることなく内部バスのフローティングを防止でき、ま
たＬＳＩチップにおける内部パスフローティング防止回
路の占有率５を減少でき、しかも該回路の故障検出の容
易な半導体集積回路を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面、から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示されている発明”のうち代表的なもの
の概要を簡単に説明すれば下記の通りである。

すなわち、内部バスに接続された情報保持手段に加えて
、上記内部バスを利用したデータ転送が行われない場合
を検知して上記情報保持手段の記憶内容を上記内部バス
に送出させる制御回路を設けてフローティング防止回路
を構成したものである。

また、外部からの選択信号によって選択及び非選択可能
な半導体集積回路において１選択状態であって内部バス
を利用したデータ転送が行われない場合、若しくは非選
択状態を検知して情報保持手段の記憶内容を上記内部バ
スに送出させる制御回路を設けてフローティング防止回
路を構成したものである。

更に、内部バスを利用したデータ転送が行われる場合に
該内部バスに正帰還をかけ、該内部バスを利用したデー
タ転送が行われない場合に該内部バスをプリチャージす
るバスコントロール回路を設けてフローティング防止回
路を構成したものである。

〔作　用〕

上記した手段によれば、内部バスを利用したデータ転送
が行われない場合若しくはＬＳＩが非アクテイブ状態と
された場合に上記情報保持手段の記憶内容を内部バスに
送出させることで、あるいは内部バスをプリチャージす
ることで内部バスのフローティング防止を可能としてお
り、このことが、ＭＯＳＦＥＴのオン抵抗を大きくする
必要のあるプルアップ回路やプルダウン回路を不要とし
、ＬＳＩチップにおけるフローティング防止回路の占有
率を減少するように作用する。

〔実　施　例１〕 第１図には本発明の第１の実施例であるＤＳＰ（ディジ
タル・シグナル・プロセッシング・二二ット）が示され
る。同図に示されるＤＳＰは、特に制限されないが、公
知の半導体集積回路製造技術によりシリコン基板のよう
な１個の半導体基板に形成されている。

前記ＤＳＰ２の演算系は、ディジタル信号処理における
変数データ等を格納するためのデータＲＡＭ（以下単に
Ｄ　−ＲＡＭとも記す）４ａ及びディジタル信号処理に
利用される係数データ等が格納される係数ＲＯＭ　（以
下単にＣ−ＲＯＭとも記す）４ｂを含むデータメモリ２
を持ち、複数化されたデータバス２０〜２２がデータメ
モリ２の所定のポートに接続されて並列的にデータ転送
可能にされ、さらに、乗算器（以下単にＭＵＬＴとも記
す）６と算術論理演算器（以下単にＡＬＵとも記す）７
を個別的に備えることによって頻度の高い積和演算を並
列的に実現可能にされている。例えば、前記Ｄ−ＲＡＭ
２ａのライトポートはデータバス２２に結合される。Ｄ
−ＲＡＭ２ａのり−ドボート及びＣ−ＲＯＭ２ｂのリー
ドポートは夫々データバス２１．２０に接続されていて
、データバス２１．２０に読み出されるデータはＭＵＬ
Ｔ６及びＡＬＵ７に並列的に供給可能になっている。こ
のＡＬＵ７は、前記データメモリ２さらにはデータバス
２２から選択的に与えられるデータに対して加減算など
を行う、ＡＬＵ７の演算結果は一旦アキュムレータ（以
下単にＡＣＣとも記す）８．９に保持されてからデータ
バス２２に戻されるようになっている。

前記データバス２２にはそのほかにアドレスポインタレ
ジスタ（以下単にＡＰＲとも記す）５ディジタル信号処
理のワーク領域のための汎用レジスタ（ＧＲ）３ａ〜３
ｄ、更に、上位データバッファ（以下単にＤＢＨとも記
す）１３及び下位データバッファ（ＤＢＬ）１５を介し
て図示しないホストプロセッサなど外部との間でデータ
をパラレルに入出力するためのパラレルインプットレジ
スタ（以下単にＩＲとも記す）１２及びパラレルアウト
プットレジスタ（以下単にＯＲとも記す）１４、そして
、図示しないアナログ回路部とデータをやりとりするた
めのシリアルインプットレジスタ（以下単にＳＩＲとも
記す）１０及びシリアルアウトプットレジスタ（以下単
にＳＯＲとも記す）１１が結合されている。

ＤＳＰの命令制御系は、特に制限されないが、次に実行
すべき命令番地を保有するプログラムカウンタ（以下単
にＰＣとも記す）１６、ＤＳＰの動作プログラムを例え
ば複数のマイクロ命令系列として保有すると共に前記Ｐ
Ｃ１６の出力によってアドレシングされる命令ＲＯＭ　
（以下単に工・ＲＯＭとも記す）１７、ｌ−ＲＯＭ１７
から出力される命令をフェッチする命令レジスタ（以下
単にｌＮ５Ｒとも記す）１８、そしてコントローラ（以
下単にＣ０ＮＴとも記す）１９を備える。

前記Ｃ０ＮＴ１９は、特に制限されないが、外部制御信
号の指示に従った内部のファンクション制御もしくは内
部動作モードの制御を行うと共に、命令アドレスの制御
を行う。ファンクション制御や内部動作モードの制御に
利用される信号は、特に制限されないが、図示しないホ
ストプロセッサなどから与えられるリード・ライト信号
Ｒ／Ｗ、チップセレクト信号Ｃ８，４ビツトのファンク
ション信号Ｆ。〜Ｆ、などとされる。

第２図には第１図におけるデータバス２１の周辺の詳細
が示される。

汎用レジスタ（ＯＲ）３ａのデータ出力端子Ｑは、イン
バータ３３及びクロックドインバータ３４を介してデー
タバス２１に接続され、汎用レジスタ３ｂのデータ出力
端子Ｑは、インバータ３５及びクロックドインバータ３
６を介してデバイス２１に接続され、汎用レジスタ３ｃ
のデータ出力端子Ｑは、インバータ３７及びクロックド
インバータ３８を介してデータバス２１に接続され、汎
用レジスタ３ｄのデータ出力端子Ｑは、インバータ３９
及びクロックドインバータ４ｏを介してデータバス２１
に接続される。尚、上記各レジスタ３ａ乃至３ｄの出力
端子Ｑはデータバス２１のビロックドインバータもこれ
に対応して複数個設けられている。

上記各レジスタ３ａ乃至３ｄの記憶内容のデータバス２
１への送出は、上記各クロックドインバータ３４，３６
，３８，４０が低出力インピーダンス状態とされること
で可能となる。例えば、アウトプット制御信号ＧＲ，Ｏ
ＵＴとバスクロック信号φＢＵＳとの論理積を得るアン
ドゲート２９の出力状態がハイレベルとされた場合にク
ロックドインバータ３４が低出力インピーダンス状態と
され、これによって汎用レジスタ３ａの記憶内容がデー
タバス２１に送出される。同様に汎用レジスタ３ｂの記
憶内容はアンドゲート３０の出力がハイレベルとされた
場合に、汎用レジスタ３ｃの記憶内容はアンドゲート３
１の出力がハイレベルとされた場合に、汎用レジスタ３
ｄの記憶内容はアンドゲート３２の出力がハイレベルと
された場合に、それぞれデータバス２１に送出される。

ここで、アンドゲート２９，３１，３２の一方の入力端
子にはそれぞれアウトプット制御信号ＧＲ００ＵＴ、Ｇ
Ｒ，ＯＵＴ、ＧＲ□ＯＵＴが直接入力されるが、アンド
ゲート３ｏにおいてはオアゲート４１を介してアウトプ
ット制御信号ＧＲ１ＯＵＴが入力されるようになってい
る。

また、上記各レジスタ３ａ〜３ｄのコントロール端子Ｃ
にはそれぞれインプット制御信％Ｇ　Ｒ。

ＩＮ−ＧＲ３ＯＵＴとコントロールクロック信号φＣと
の論理積を得るアンドゲート２５〜２８の出力状態が伝
達されるようになっており、各アンドゲート２５〜２８
の出力状態がハイレベルとされた場合に各レジスタ３ａ
〜３ｄへのデータ取込みが可能となる。

コントローラ（ＣＯＮＴ）１９は、チップセレクト信号
Ｃ８がハイレベルとれた場合に活性化され、上記インス
トラクションレジスタ（ＩＮＳＲ）１８より送出された
インストラクションをデコードすることで、各種制御信
号ＲＡＭＲＷ　（ＲＡＭリードライト”）、ＲＡＭＥＮ
　（ＲＡＭイネーブル）、　ＧＲａＩ　Ｎ−ＯＲ，Ｉ　
Ｎ、及びＯＲ，○ｔＪＴ−ＧＲ，ＯＵＴ等を生成する。

このうち、ＲＡＭＲＷ及びＲＡＭＥＮはデータＲＡＭ　
（Ｄ−ＲＡＭ）２ａに入力され、ＧＲ，Ｉ　Ｎ−ＧＲ，
Ｉ　Ｎはそれぞれアンドゲート２５〜２８に入力され、
ＧＲｏｏＵＴ、ＧＲ，ＯＵＴ、ＯＲ，ＯＵＴはそれぞレ
アントゲート２９，３１．３２に入力され、ＧＲｌＯＵ
Ｔはオアゲート４１に入力される。ここで、上記ＲＡＭ
ＥＮによってデータＲＡＭ２ａがイネーブル状態とされ
、上記ＲＡＭＲＷによってデータＲＡ　Ｍ　２　ａのリ
ード・ライトが制御される。尚、このデータＲＡＭ２ａ
のリード・ライトは、図示しないクロックジェネレータ
によって生成されたクロック信号φの入力タイミングで
行われる。

更に１本実施例では、上記コントローラ１９から出力さ
れる各種制御信号ＲＡＭＲＷ、ＧＲ００ＵＴ−ＧＲ，Ｏ
ＵＴ、及び外部よりのチップセレクト信号Ｃ８との負論
理和を得る６人カッアゲート４２が設けられており、こ
の負論理和出力が上記オアゲート４１に伝送されるよう
になっている。

すなわち本実施例においては、チップセレクト信号Ｃ８
がハイレベルでコントローラ１９が選択された状態であ
って上記各制御信号ＲＡＭＲＷ、ＧＲ，０ＵＴ−ＧＲ，
ＯＵＴのいずれもがロウレベルでデータバス２１を利用
したデータ転送が行われない場合、若しくはＣ８がロウ
レベルでコントローラ１９が非選択状態の場合、換言す
れば、データバス２１がフローティング状態となる場合
に、ノアゲート４２の出力がハイレベルとなり、これに
よりクロックドインバータ３６が低出力インピーダンス
状態とされて汎用レジスタ３ｂの記憶内容が強制的にデ
ータバス２１上に載せられるようになっている。これに
よってデータバス２１のフローティングが阻止される。

従って本実施例においてデータバス２１のフローティン
グを防止するフローティング防止回路は、プルアップ回
路若しくはプルダウン回路ではなく、オアゲート４１と
ノアゲート４２とから成る論理回路４４と、汎用レジス
タ３ｂなどから論理的に構成される。

ここで上記論理回路４４が本発明における制御回路の一
例であり、上記汎用レジスタ３ｂが本発明における情報
記憶手段の一例である。

尚、上記ノアゲート４２の出力がハイレベルとなること
で汎用レジスタ３ｂの記憶内容をデータバス２１上に強
制的に載せるのは、データバス２１のフローティングを
防止するためであるから、このときの汎用レジスタ３ｂ
の記憶内容はいかなる値（又は状態）であってもよい。

上記実施例によれば以下の作用効果を得ることができる
。

（１）内部バス２１を利用したデータ転送が行われない
場合、若しくはコントローラ１９が非選択状態である場
合が論理回路４４によって検知され、汎用レジスタ３ｂ
の記憶内容がデータバス２１上に載せられることにより
、該データバス２１のフローティングが防止されるので
、従来のフローティング防止回路たるプルアップ回路や
プルダウン回路を不要とすることができる。このプルア
ップ回路やプルダウン回路では既述の如＜ＭＯＳＦＥＴ
のオン抵抗を大きくする必要があり、このためにＬＳＩ
チップにおけるフローティング防止回路の占有率が大き
くなってしまうのに対し、本実施例では、論理的フロー
ティング防止を実現するために特に追加されるのはオア
ゲート４１とノアゲート４２のみであり、汎用レジスタ
３ｂ等はもともとこのＬＳＩ内に有するものを兼用する
にすぎず、しかもこの回路でＭＯＳＦＥＴのオン抵抗を
大きくする必要など全くないから、ＬＳＩチップにおけ
る内部バスフローティング防止回路の占有率を大幅に減
少することができる。

（２）また、従来のプルアップ回路やプルダウン回路で
は該回路を構成する素子の故障検出が困難であるが、本
実施例においては所要個所の論理状態をロジックテスタ
等でチエツクすることにより、フローティング防止回路
構成素子の故障検出を容易に行うことができるという効
果がある。

〔実　施　例２〕 第３図には本発明の第２の実施例であるフローティング
防止回路が示される。同図に示されるフローティング防
止回路は、特に制限されないが、上記第１の実施例と同
様に、公知の半導体集積回路製造技術によりシリコン基
板のような１個の半導体基板に形成されたＤＳＰに内蔵
されるものである。尚、第３図では内部バス５０の１ビ
ツトについてのみ示されている。

第３図に示されるフローティング防止回路は、ＤＳＰ内
部バス５０を利用したデータ転送が行われる場合に該バ
ス５０に正帰還をかけ、内部バス５０を利用したデータ
転送が行われない場合に該バス５０をプリチャージする
バスコントロール回路５１を含んで成る。このバスコン
トロール回路５１は、特に制限されないが、クロックド
インバータ５２，５４．インバータ５３，５５、及びス
イッチ５６を有する。インバータ５５と内部バス５ｏと
の間に介在されたスイッチ５６は例えばディジタルスイ
ッチであり、バスクロック信号φＢｕｓがハイレベルの
場合にオンされる。電源正極側Ｖｄｄとインバータ５５
との間に介在されたクロックドインバータ５４には、プ
リチャージ用クロック信号φＰｒｅが直接入力され、ま
た内部バス５０とインバータ５５との間に介在されたク
ロックドインバータ５２には、インバータ５３を介して
プリチャージ用クロック信号φＰｒｅが入力されるよう
になっているため、φＰｒｅがハイレベルの場合クロッ
クドインバータ５４のみが低出力インピーダンス状態と
なり、φＰｒｅがロウレベルの場合クロックドインバー
タ５２のみが低出力インピーダンス状態となる。

ここで上記内部バス５０にはレジスタやＲＡＭ等各種の
素子が接続されるが、第３図では説明の便宜上レジスタ
６０のみが示されている。このレジスタ６０は、特に制
限されないが、８ビツト構成であり、これに対応してＮ
チャンネル型のＭＯ８ＦＥＴ５８．５９の直列ゲート回
路が配列されている。そしてＭＯ８ＦＥＴ５８のゲート
にはレジスタアウトプット制御信号ＲＯＵＴが入力され
るようになっており、このＲＯＵＴがハイレベルの場合
にレジスタ６０の記憶内容に応じて内部バス５ｏがディ
スチャージされるようになっている。

第４図には上記構成の動作タイミングが示される。

プリチャージ用クロック信号φＰｒｅ及びパスクロック
信号φＢｕｓは図示しないクロックジェネレータより転
送され、またレジスタアウトプット制御信号ＲＯＵＴは
、例えば第１図に示されるコントローラ１９より転送さ
れる。

このレジスタアウトプット制御信号ＲＯＵＴがハイレベ
ルとなりレジスタ６０の記憶内容が内部バス５０に送出
される期間において、プリチャージ用クロック信号φＰ
ｒｅはロウレベルであり、クロックドインバータ５２の
みが低出力インピーダンスとされ、更にバスクロック信
号φＢｕｓがハイレベルとなってスイッチ５６がオンさ
れた場合に、クロックドインバータ５２．インバータ５
５、及びスイッチ５６を介して内部バス５０に正帰還が
かかり、これによって内部バス５０のレジスタ出力状態
が速やかに確定される。

また、レジスタ６０の記憶内容が内部バス５０に送出さ
れない期間では、プリチャージ用クロック信号φＰｒｅ
及びバスクロック信号φＢｕｓがハイレベルとなる期間
においてＶｄｄによって内部バス５０がプリチャージさ
れる。従って内部バス５ｏを利用したデータ転送が行わ
れない場合でも、このプリチャージがφＰｒｅ及びφＢ
ｕｓによって定期的に行われることによって、この内部
バスがＶｄｄレベルに強制され、そのフローティングが
阻止される。

上記実施例によれば以下の作用効果を得ることができる
。

（１）プリチャージ用クロック信号φＰｒｅ及びバスク
ロック信号φＢｕｓのタイミングで内部バス５ｏが定期
的にプリチャージされるので、従来のフローティング防
止回路たるプルアップ回路やプルダウン回路を不要とす
ることができ、従って上記第１の実施例と同様に、ＬＳ
Ｉチップにおける内部バスフローティング防止回路の占
有率を従来に比べて減少することができる。

（２）また、フローティング防止回路が論理的に実現さ
れているので、上記第１の実施例と同様に、フローティ
ング防止回路の所要個所の論理状態をロジックテスタ等
でチエツクすることにより、フローティング防止回路構
成素子の故障検出を容易に行うことができる。

（３）更に、内部バス５０を利用したデータ転送が行わ
れる場合に、バスコントロール回路５１により該内部バ
ス５０に正帰還がかかり、このバスコントロール回路５
１がバスドライバとして機能するので、この内部バス５
０に対して所定のデータを出力するようなレジスタ等に
おいてその出力段に配置される出力バッファを省略する
ことができるという効果もある。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば上記第１の実施例では内部バス２１のフローティ
ング防止において汎用レジスタ３ｂの記憶内容を内部バ
ス２１に送出するようにしたが、他の汎用レジスタ３ａ
、３ｃ、３ｄや、その他この内部バス２１に接続され何
らかのロジック出力を可能とする既存の機能ブロックを
フローティング防止のために動作させ、その記憶内容を
内部データバス２１に送出させるようにしてもよい。

また、上記第１の実施例では内部データバス２１のフロ
ーティング防止について説明したが、ＤＳＰ内のその他
のデータあるいはアドレスバスに対しても上記第１の実
施例と同様に論理的に内部バスフローティング防止を図
ることができ、プルアップあるいはプルダウン回路を不
要とすることでＬＳＩチップ内における内部パスフロー
ティング防止回路の占有率を更に減少させることができ
る。

そして、上記第１の実施例では内部データバス２１のフ
ローティング防止において外部からのチップセレクト信
号Ｃ８を考慮したが、このＣ８入力端子を有さないＬＳ
Ｉにあっては、内部パスフローティング防止においてＣ
８を考慮する必要はない。

また、ＲＡＭＲＷ、ＧＲ，０ＵＴ−ＧＲ３ＯＵＴの他に
、内部データバス２１に何らかのデータを出力する論理
ブロックに対するデータアウトプット命令が存在する場
合には、該バス２１のフローティング防止において当該
命令をも考慮する。

更に、上記第１．第２の実施例における内部バスフロー
ティング防止回路はその他種々変更可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＳＰに適用した場
合について説明したが、本発明はそれに限定されるもの
ではなく、内部バスを有するその他の半導体集積回路例
えばシングルチップマイクロコンピュータなどにも適用
することができる。本発明は、少なくともプルアップ回
路やプルダウン回路を用いることなく内部バスのフロー
ティングを防止でき、しかもＬＳＩチップにおける内部
バスフローティング防止回路の占有率を減少できる条件
のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、内部バスを利用したデータ転送が行われない
場合若しくはＬＳＩが非選択状態とされた場合に情報保
持手段の記憶内容を内部バスに送出させることで、ある
いは所定のタイミングで内部バスをプリチャージするこ
とで内部バスのフローティングを防止することができ、
これによりプルアップ回路やプルダウン回路を省略でき
るので、ＬＳＩチップにおけるフローティング防止回路
の占有率を減少できる。また、上記フローティング防止
回路の所要個所の論理状態をロジックテスタ等でチエツ
クすることにより、上記フローティング防止回路の故障
検出を容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例ブロック図、第２図は第
１図における主要部の詳細な構成を示す回路図、 第３図は本発明の第２の実施例回路図、第４図は上記第
２の実施例の動作タイミング図、第５図は従来のフロー
ティング防止回路としてのプルアップ回路を示す回路図
である。 ３ｂ・・・レジスタ、２１．５０・・・バス、４４・・
・コントローラ、５１・・・バスコントロール回路。 第　　１　図 第　　５　図

Claims (1)

1. 【特許請求の範囲】 １、内部バスと、この内部バスに接続させた情報保持手
   段と、この内部バスのフローティングを阻止するフロー
   ティング阻止回路とを有する半導体集積回路において、
   内部バスを利用したデータ転送が行われない場合を検知
   して上記情報保持手段の記憶内容を上記内部バスに送出
   させる制御回路を含んで上記フローティング防止回路を
   形成したことを特徴とする半導体集積回路。 ２、内部バスと、この内部バスに接続された情報保持手
   段と、この内部バスのフローティングを防止するフロー
   ティング防止回路とを有し、外部からの選択信号によっ
   て選択及び非選択可能な半導体集積回路において、選択
   状態であって内部バスを利用したデータ転送が行われな
   い場合、若しくは非選択状態を検知して上記情報保持手
   段の記憶内容を上記内部バスに送出させる制御回路を含
   んで上記フローティング防止回路を構成したことを特徴
   とする半導体集積回路。 ３、内部バスと、この内部バスのフローティングを防止
   するフローティング防止回路とを備えた半導体集積回路
   において、上記内部バスを利用したデータ転送が行われ
   る場合に上記内部バスに正帰還をかけ、上記内部バスを
   利用したデータ転送が行われない場合に上記内部バスを
   プリチヤージするバスコントロール回路を含んで上記フ
   ローティング防止回路を構成したことを特徴とする半導
   体集積回路。