JPS61166635A - デ−タバス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機におけるデータバス方式に関するもの
であり、特にデータバス上で転送されるパリティなしデ
ータに対するパリティ付加機構をそなえたデータバス方
式に関する。

〔従来の技術〕

計算機のデータバスには、ＲＡＭやレジスタ等の各種の
要素が結合されていて、それらの要素間で双方向にデー
タ転送が行なわれるようになっている。

ところで、転送されるデータには、エラー検出用のパリ
ティが付加されているのが普通であるが。

計算機のシステム構成によっては３データの転送元ある
いは転送先の要素がパリティ機能をそなえていない場合
がある。

たとえば第２図に示すように、転送元のレジスタｌはパ
リティ発生回路をそなえていないが、転送先のＲＡＭ２
ではパリティビットが必要とされている場合がある。こ
のようなときには、レジスタ１のデータを、いったんパ
リティ発生回路３をそなえているワーク用のレジスタ４
に移し、さらにここからＲＡＭ２ヘデータを転送するこ
とにより、データにパリティを付加させる方法がとられ
る。なお第２図において、５はデータバス、６はパリテ
ィバスを示している。

〔発明が解決しようとする問題点〕

従来の計算機システムでは、パリティなしのレジスタに
あるデータにパリティを付加して転送する場合、パリテ
ィ付きのワークレジスタを介して転送しなければならず
、このためプログラムにレジスターレジスタ間転送命令
を挿入する必要があり、転送回数が１回増えて、その分
だけ処理時間が長くなるという問題があった。

〔問題点を解決するための手段〕

本発明は、上記した問題点を解決するため、データバス
上を転送されるパリティなしデータに対して、特別に命
令を追加することなしに、必要に応じて簡単にパリティ
を付加できる専用のパリティ発生手段を設けるものであ
り、そのための構成は、データバスと、パリティバスと
、該データバスおよびパリティバスに接続される複数の
デジタルＩＣにより構成される計算機システムにおいて
。

上記デジタルＩＣの１つは、第１のパリティ発生回路と
、第２のパリティ発生回路と、パリティ作成制御回路と
をそなえ、咳パリティ作成制御回路は内部データをデー
タバスに出力する際に第１のパリティ発生回路によりパ
リティを作成してパリティバスに出力させ、また外部か
らの指示に基づいてデータバス上のデータについて第２
のパリティ発生回路によりパリティを作成し、パリティ
バスに出力させるよう制御を行なうことを特徴としてい
る。

〔発明の作用〕

命令の実行において、レジスターレジスタ間あるいはレ
ジスターメモリ間のデータ転送が行なわれるとき、別途
パリティ作成が必要となるか否かは、そのシステムでは
転送先を指示するアドレスによって定まるから、たとえ
ばアドレスデコーダ　　　　　［・１ｊ：： の出力を用いてパリティ作成制御回路を制御し。

第２のパリティ発生回路を機能させるか否かを決定する
。

〔実施例〕

以下に２本発明の詳細を実施例にしたがって説明する。

第１図は１本発明の１実施例である計算機システムの一
部の基板における回路構成図であり、７はＲＡＭ、８は
ＣＰＵ、９はＤＭＡや周辺制御用の補助制御ユニット　
１０はデータバス、１１はパリティバス、１２はＲＡＭ
のデータ領域、１３はパリティ領域、１４ないし１６は
レジスタ、１７および１８はパリティ発生回路ＰＣ，１
９はアドレスデコーダ、２０および２１はＯＲゲート。

２２ないし３５はバッファトライバである。なお？、８
．９の各要素はそれぞれＬＳＩとして構成され、同一基
板上に搭載されているものとする。

本実施例においては、パリティ発生回路ＰＧＩ７．１８
がそれぞれ特許請求の範囲の第１のパリティ発生回路と
第２のパリティ発生回路にあたり。

またＯＲゲート２１．バッファドライバ２２ないし２４
はパリティ作成制御回路を構成している。

第２のパリティ発生器とパリティ作成制御回路は。

補助制御ユニット９以外の他の任意のＬＳＩに設けるこ
とができる。

アドレスデコーダ１９は、簡単化して示されているが、
ＣＰＵ８のアドレス線に接続されており。

命令により指示されたデータ転送元とデータ転送先のＬ
Ｓ　Ｉ、すなわちＲＡＭ？、ＣＰＵ８．補助制御ユニッ
ト９等とデータバス１０およびパリティバス１１との間
の結合を制御するために使用されている。

なお図示の例では、ＲＡＭ７およびレジスタ１６がパリ
ティ付きのデータを取り扱い、レジスタ１４．１５がパ
リティなしのデータを取り扱うものとして示されている
。

たとえば、レジスタ１６のデータをＲＡ　Ｍ　７へ転送
する場合には、アドレスデコーダ１９の出力端子ａが“
１′となり、バッファ・ドライバ２２゜２３が機能化さ
れ、データは、レジスタ１６からバッファ・ドライバ２
２．データバス１０．バッファ・ドライバ２６を経て、
ＲＡＭ７のデータ領域１２に書き込まれる。

次に、パリティなしのレジスタ１４からＲＡＭ７ヘデー
タを転送する場合には、アドレスデコーダ１９の出力端
子すが１”となり、バッファ・ドライバ２２は不能化さ
れそしてバッファ・ドライバ２３．２６，２８．２９は
機能化される。このため、データバス１０へのレジスタ
１６の出力は阻止されるが、レジスタ１４のデータはデ
ータバス１０へ出力され、ＲＡＭ７へ転送されるととも
に、バッファ・ドライバ２４を経てパリティ発生回路Ｐ
Ｇ１８に取り込まれる。

その結果、パリティ発生回路ｐｃｉａで作成されたパリ
ティは、バッファ・ドライバ２３を経てパリティバス１
１へ出力され、ＲＡＭ７へ転送することができる。これ
により、ＲＡＭ７には、パリティ付きでレジスタ１４の
データを格納することができる。

また、チャネル等による入出力データ転送の場合には、
■１０コマンドに応じて、ＯＲゲート２０に信号を与え
ることにより、同様にパリティなしのデータに対して、
パリティ発生回路ＰＧ１８を用いてパリティを付加して
やることができる。

〔発明の効果〕

以上のように、従来はシステムのデータバスに接続され
ているデジタル回路要素にパリティ付きとパリティなし
の両方が混在している場合に、プログラム側でパリティ
を意識して、データ転送上必要なときにパリティを付加
する操作を行う必要があった。しかし本発明によれば、
必要な場合。

ハードウェア上で自動的にパリティ付加が行なわれるた
め、プログラムの簡単化と処理時間の短縮化とを図るこ
とができる。

【図面の簡単な説明】

第１図は本発明の１実施例の回路構成図、第２図は従来
例の説明図である。 図中、７はＲＡＭ、８はＣＰＵ、９は補助制御ユニット
、１０はデータバス、１１はパリティハ　　　　　ｌ’
ス、１４ないし１６はレジスタ、１７および１８はパリ
ティ発生回路、１９はアドレスデコーダ。 ２０および２１はＯＲゲート、２２ないし３５はバッフ
ァドライバである。 特許出願人　　　パナファコム株式会社代理人弁理士　
　長谷用　文廣（外１名）＄　２　区

Claims (1)

【特許請求の範囲】
1. データバスと、パリティバスと、該データバスおよびパ
   リティバスに接続される複数のデジタルＩＣにより構成
   される計算機システムにおいて、上記デジタルＩＣの１
   つは、第１のパリティ発生回路と、第２のパリティ発生
   回路と、パリティ作成制御回路とをそなえ、該パリティ
   作成制御回路は内部データをデータバスに出力する際に
   第１のパリティ発生回路によりパリティを作成してパリ
   ティバスに出力させ、また外部からの指示に基づいてデ
   ータバス上のデータについて第２のパリティ発生回路に
   よりパリティを作成し、パリティバスに出力させるよう
   制御を行なうことを特徴とするデータバス方式。