NL8301669A - Microcomputerstelsel met twee centrale verwerkingseenheden. - Google Patents

Description

* * * C/CaH/ar/1527

Microcomputerstelsel met twee centrale verwerkingseenheden

De uitvinding heeft betrekking op een microcomputerstelsel met twee centrale verwerkingseenheden.

Sedert enige tijd zijn op grote schaal zogenaamde "personal computers" voor privêgebruik beschik-5 baar gekomen, welke meestal met 8-bits centrale verwerkingseenheden zijn uitgerust.

Een dergelijke 8-bits centrale verwer-kingseenheid is in staat tot gelijktijdige verwerking van 8-bits data en een 16-bits adres.

10 Teneinde de verwerkingssnelheid en de hoeveelheid rechtstreeks toegankelijk geheugen te vergroten, heeft men reeds overwogen een aanvullende centrale verwer-kingseenheid, bij voorkeur van het 16-bits type, aan dergelijke computerstelsels toe te voegen.

15 In dat geval wordt een dergelijk compu ters telsel van het type "personal computer" door afzonderlijke centrale verwerkingseenheden bestuurd. Daarbij kan bijvoorbeeld een stelsel volgens Fig. 1 of 2 met een 8-bits centrale verwerkingseenheid 1 en een 16-bits centrale ver-‘ 20 werkingseenheid 2 worden toegepast.

Bij een dergelijk bekend stelsel volgens

Fig. 1 vindt toepassing plaats van geheugens 3 en 4, waarvan de eerstgenoemde rechtstreeks met de centrale verwerkings- 0 eenheid 1 is gekoppeld en het tweede met de centrale ver-25 werkingseenheid 2 is gekoppeld, terwijl de beide centrale verwerkingseenheden 1 en 2 via een tussen twee bussen opgenomen invoer/uitvoer-poort 5 met elkaar' zijn gekoppeld.

Bij een dergelijk stelsel volgens Fig. 1 kunnen de centrale verwerkingseenheden gescheiden gebruik 30 maken van de respectievelijke geheugens 3 en 4. De beide centrale verwerkingseenheden zijn derhalve in staat om volkomen onafhankelijk, gelijktijdig hun taak te verrichten. Daarnaast is informatie-overdracht tussen de beide centrale verwerkingseenheden 1 en 2 via de invoer/uitvoer-poort 5 35 mogelijk.

Voor een dergelijk computerstelsel geldt echter, dat, bij de overdracht van gegevens tussen de beide 8301669 fc * -2- centrale verwerkingseenheden 1 en 2, voor iedere byte met informatie een als "handshake" aangeduide ingreep dient plaats te vinden, waardoor de snelheid van informatie-overdracht betrekkelijk gering blijft.

5 Bij het bekende stelsel volgens Fig. 2 wordt een geheugen 6 selectief door middel van. een multiplex-eenheid 7 met de ene of de andere van de beide centrale verwerkingseenheden 1 en 2 gekoppeld.

Ofschoon hierdoor informatie met een 10 hoge snelheid tussen de beide centrale verwerkingseenheden 1 en 2 kan worden overgedragen, kunnen de centrale verwerkingseenheden niet gelijktijdig opereren, zodat de voordelen van een met twee centrale verwerkingseenheden uitgerust com-puterstelsel ook in dat geval niet volledig tot hun recht 15 komen.

De uitvinding stelt zich ten doel, hierin verbetering te brengen en een microcomputerstelsel te verschaffen, waarbij de hiervoor beschreven onvolkomenheden van bekende dergelijke stelsels zijn weggenomen.

20 Voorts stelt de uitvinding zich ten doel, een microcomputerstelsel van het met twee centrale verwerkingseenheden uitgeruste type te verschaffen, waarmee informatieverwerking bij hoge snelheid mogelijk is.

Een ander doel van de uitvinding is het 25 verschaffen van een microcomputerstelsel van het laatstgenoemde type, waarbij de beide centrale verwerkingseenheden tot gelijktijdige informatieverwerking in staat zijn.

Uitgaande van een microcomputerstelsel met twee centrale verwerkingseenheden dat de volgende compo-30 nenten bevat: met een eetste centrale verwerkingseenheid gekoppelde invoer/uitvoer-middelen voor respectievelijk invoer en uitvoer van informatie, een met de eerste centrale verwerkingseenheid gekoppeld, eerste geheugen en een met een tweede centrale verwerkingseenheid gekoppeld, tweede geheugen 35 schrijft de uitvinding nu voor, dat het tweede geheugen aan een invoer/uitvoer-adres van de eerste centrale verwerkingseenheid is toegevoegd.

8301669 * * -3-

De uitvinding zal worden verduidelijkt in de nu volgende beschrijving aan de hand van de bijbehorende tekening van een bepaalde uitvoeringsvorm, waartoe de uitvinding zich echter niet beperkt. In de tekening tonen: 5 Fig. 1 en 2 blokschema's van bekende microcomputerstelsels met twee centrale verwerkingseenheden,

Fig. 3a en 3B schematische weergaven van een aantal aansluitingen van een centrale verwerkingseenheid van het type Z80A, welke benut worden tijdens invoer- en 10 uitvoerbewerkingen, en

Fig. 4 een blokschema van een uitvoeringsvorm van een microcomputerstelsel volgens de uitvinding.

In Fig. 4, welke een blokschema toont van een uitvoeringsvorm van de uitvinding, duidt verwijs-15 getal 11 een 8-bits centrale verwerkingseenheid van het Z80A-type aan, welke ondermeer door de firma Zilog, Ine. geproduceerd wordt. Naast de gebruikelijke opdrachten voor het vervoeren of verwerken van data, kent de Z80A centrale verwerkingseenheid een aantal opdrachten voor het invoeren 20 en uitvoeren van data, welke nu afzonderlijk beschreven zullen worden. De opdracht

Ia: IN A,n geeft aan, dat de inhoud van het invoer/uitvoer-adres n (waarbij n een getal tussen 0 en 255 voorstelt) naar het A-register vervoerd moet worden. Analoog geeft

25 Ib: OUT n,A

aan, dat de inhoud van het A-register naar het met invoer/ uitvoer-adres n gekoppeld randapparaat aangebracht dient te worden.

Tijdens het uitvoeren van deze beide 30 invoer/uitvoer-opdrachten worden de in Fig. 3A weergegeven data-aansluitingen DO t/m D7 voor overdracht van de gegevens tussen het A-register en de invoer/uitvoer-poort n gebruikt, terwijl de onderste adres-aansluitingen AO t/m A7 gebruikt worden om het invoer/uitvoer-adres n te selecteren. De bovenste 8301669 -4- data-aansluitingen A8 t/m A15, die de oorspronkelijke inhoud van het A-register weergeven, worden hierbij zelden gebruikt.

De opdracht Ha: IN r, (C) geeft aan, dat de inhoud van de invoer/uitvoer-poort, welke door het 5 16-bits registerpaar BC geadresseerd wordt, naar het r register gebracht dient te worden. Hierbij mag r één van de 8-bits werkregisters zijn, te weten: A,B,C,D,E,H of L. De complementaire opdracht lib: OUT (C),r brengt de inhoud van één van de werkregisters naar de door het registerpaar BC ge-10 adresseerde poort.

Tijdens het uitvoeren van de laatste twee invoer/uitvoer-opdrachten worden, zoals Fig. 3B laat zien, de acht data-aansluitingen DO t/m D7 gebruikt om een byte van of naar het werkregister over te dragen, terwijl 15 de adres-aansluitingen AO t/m A7 en A8 t/m A15 de inhoud van respectievelijk het C-register en het B-register aangeven.

In Fig. 4 geeft verwijsgetal 12 een geheugen met vaste inhoud (ROM) aan, dat bijvoorbeeld gebruikt kan worden voor het opslaan van systeemprogrammatuur, 20 zoals de "monitor" of "interpreter" voor de computertaal BASIC. Lees/schrijf-geheugen 13 (RAM) kan bijvoorbeeld gebruikt worden als werkgeheugen of voor het opslaan van ge-bruikersprogramma's. De beide geheugens 12 en 13 zijn onderling verbonden door middel van een databus 21, een adresbus' 25 22 en een besturingsbus 23.

De door de centrale verwerkingseenheid 11 benodigde klokimpulssignalen worden betrokken van een klokimpulssignaalgenerator 14. Voorts is het drietal bussen 21 t/m 23 verbonden met een invoer/uitvoereenheid 15, welke 30 bijvoorbeeld verbonden kan zijn met een toetsenbord of een beeldbuisbesturingsschakeling.

Verwijsgetal 31 duidt een 16-bits centrale verwerkingseenheid van het 18086-type aan, welke ondermeer door de Intel Corp. geleverd wordt. Door het aan aarde 35 leggen van de daartoe bestemde aansluiting van de centrale verwerkingseenheid van het 18086-type 31, wordt deze in de zogenaamde "maximum mode" bedreven. Aan het 16-bits gedeelte 8301669 » -5- zijn toegevoegd: een geheugen met vaste inhoud 32 voor het opslaan van vaste programmatuur, een lees/schrijf-geheugen 33 voor het opslaan van variabelen of gebruikersprogramma's, een "tranceiver" 34, een vergrendelschakeling 35, een busbesturings-5 schakeling 36 en een busbemiddelingsschakeling 37. De centrale verwerkingseenheid 31 is door middel van een "locale" bus met de schakelingen 34 t/m 37 verbonden, terwijl de beide geheugens 32 en 33 met de schakelingen 34 t/m 36 verbonden zijn door drie "systeembussen": een databus 41, een adresbus 10 42 en een besturingsbus 43.

Vervolgens zal de functie van busbemiddelingsschakeling 37 toegelicht worden. Pig. 4 geeft aan, dat de 16-bits centrale verwerkingseenheid 31 via de busbesturings-eenheid 36 toegang kan krijgen tot de beide geheugens 32 en 15 33. Analoog kan de 8-bits centrale verwerkingseenheid 11 zich toegang tot deze geheugens verschaffen via een eigen busbe-sturingseenheid 63.

De busbemiddelingsschakeling 37 zorgt er bijvoorbeeld voor, dat de 8-bits centrale verwerkings-20 eenheid 11 pas toegang krijgt tot het lees/schrijfgeheugen 33 als de 16-bits centrale verwerkingseenheid 31 een eventuele lees- of schrijfcyclus in dit geheugen voltooid heeft.

De vermelde schakelingen 34 t/m 37 zijn gerealiseerd met respectievelijk een 18286, een 18282, een 25 '18288 en een 18289 welke op een standaardmanier aangesloten zijn ten opzichte van de in "maximum mode" werkende centrale verwerkingseenheid van het 18086-type 31, zodat nadere details achterwege kunnen blijven.

Teneinde een computerstelsel met twee 30 centrale verwerkingseenheden 11 en 31 te realiseren, wordt volgens de uitvinding de 16-bits centrale verwerkingseenheid 31 samen met schakelingen 32 t/m 41 dusdanig aangesloten, dat deze via een invoer/uitvoer-adres van de 8-bits centrale verwerkingseenheid 11 toegankelijk zijn. Gezien vanuit de 35 kant van de 16-bits centrale verwerkingseenheid 31, daarentegen, is de 8-bits centrale verwerkingseenheid 11 met de bijbehorende schakelingen 12 t/m 23 geschakeld als hulpschakeling met bevoegdheid van rechtstreekse geheugentoegang. In de weer- 8301669 4 -6- gegeven uitvoeringsvorm heeft het 8-bits computerstelsel 11 zelfs een hogere prioriteit met betrekking tot de systeem-bussen dan de 16-bits centrale verwerkingseenheid 31. Met name kan in deze uitvoeringsvorm het deel met de 8-bits 5 centrale verwerkingseenheid 11 en het deel met de 16-bits centrale verwerkingseenheid 31 tot één geheel samengevoegd worden. Aangezien het 16-bits microcomputerstelsel 31 geen eigen invoer/uitvoer-organen heeft, dient deze de invoer/ uitvoer-eenheid 15 van het 8-bits microcomputerstelsel 11 daar-10 toe te benutten.

Als gevolg daarvan is het voor beide centrale verwerkingseenheden 11 en 31 mogelijk om invoer, verwerking en uitvoer te verrichten. Zoals bekend, is een 16-bits centrale verwerkingseenheid, zoals bijvoorbeeld de 15 18086, bij uitstek geschikt voor gegevensverwerking, terwijl de 8-bits Z80A verwerkingseenheid zeer geschikt is voor invoer- of uitvoertaken. Derhalve kunnen de beide verwerkings-eenheden samenwerken om de totale dataverwerkingssnelheid te vergroten.

20 Om deze koppeling te realiseren, is tussen de beide databussen 21 en 41 een 8-bits brede "tranceiver" 51 opgenomen. Om deze te besturen worden de lage 8 bits AO t/m A7 van adresbus 22, een invoer/uitvoer- en een van besturingsbus 23 afkomstig lees/schrijf-besturingssignaal 25 toegevoerd aan een decodeerschakeling 55. Deze schakeling wekt hiermee het poortbesturingssignaal G en het richtings-signaal voor de "tranceiver" 51 op.

De bovenste bits Al6 t/m Al9 ten behoeve van het aansturen van adresbus 42 worden verkregen door de 30 onderste 4 bits DO t/m D3 van de databus 21 aan een 4-bits brede vergrendelschakeling 52 toe te voeren. Een 8-bits brede vergrendelschakeling 53, welke aan zijn ingangszijde met de databus 21 gekoppeld is, dient om de middelste 8 bits A8 t/m Al5 van de adresbus 42 aan te sturen. Tenslotte zijn 35 de bovenste bits A8 t/m A15 van adresbus 22 via busbekrach-tigingsschakeling 54 verbonden met de onderste 8 bits, A0 8301669 -7- t/m A7 van de adresbus 42.

De invoer/uitvoer-adressen worden geselecteerd door middel van een tweede decodeerschakeling 56, welke hiertoe gebruik maakt van de onderste 8 bits AO t/m A7 van de 5 adresbus 22, het invoer/uitvoer-besturingssignaal en het lees/schrijf-besturingssignaal van de besturingsbus 23. De van de decodeerschakeling 56 afkomstige signalen YO en Y1 worden als klokimpulssignalen aan de beide vergrendelschake-lingen 52 en 53 aangeboden.

10 De 8-bits centrale verwerkingseenheid 11 "ziet" derhalve via schakelingen 51 t/m 54 de andere centrale verwerkingseenheid 31 met de bijbehorende schakelingen 32 t/m 44 als invoer/uitvoer-adressen.

Voorts toont Fig. 4 een "status signal"-15 opwekschakeling 61, een tweede busbemiddelingsschakeling 62 en een tweede busbesturingsschakeling 63. In dit geval dient de "status signal"-opwekschakeling 61 voor het genereren van de signalen SO t/m S2, welke overeenkomen met de gelijknamige signalen, welke door een 18086 centrale verwerkingseenheid in 20 zogenaamde "maximum mode" geproduceerd worden. De opwekschakeling 61, welke 3 flip-flop schakelingen van het D-type alsmede een aantal andere logische elementen bevat, benut hiertoe de in de besturingsbus 23 aanwezige signalen, het van klokimpuls-signaalgenerator 14 afkomstige klokimpulssignaal en een van 25 de tweede busbemiddelingsschakeling 62 afkomstige "adress enable"-signaal (AEN).

De "status signalen" SO t/m S2 worden evenals het van klokgenerator 14 afkomstige klokimpulssignaal toegevoerd aan de met de besturingsbus 23 gekoppelde tweede 30 busbemiddelingsschakeling 62 en aan de, met een busbesturings-leiding 44 gekoppelde, tweede busbesturingsschakeling 63.

Ten gevolge van de schakelingen 61 t/m 63 zal de 8-bits centrale verwerkingseenheid 11 door de 16-bits centrale verwerkingseenheid 31 van het 18086-type 35 als een andere in "maximum mode" werkende centrale verwerkingseenheid van het type 18086 worden "gezien".

8301669 -8-

Door middel van een met de beide busbemiddelingsschakelingen 62 en 37 gekoppelde voorrangscodeereenheid 64 wordt bewerkstelligd, dat de 8-bits centrale verwerkingseenheid 11 bij het gebruik van de systeembussen voorrang heeft ten opzichte 5 van de 16-bits centrale verwerkingseenheid 31. Evenals de schakelingen 34 t/m 37 bestaan de schakelingen 62 t/m 64 uit commercieel verkrijgbare standaardonderdelen.

Het door de busbemiddelingsschakeling 62 opgewekte "adress enable"-signaal (AEN) wordt als poort-10 bekrachtigingssignaal aan de beide vergrendelingsschakelingen 52 en 53 en aan de busbekrachtigingsschakeling 54 toegevoerd.

Het is bijvoorbeeld mogelijk, dat schakelingen 11 t/m 14 samen deel uitmaken van een bestaande "host-computer", terwijl de overige schakelingen samengevoegd 15 kunnen worden tot een insteekmodule. Derhalve kan, wanneer er geen gegevensoverdracht plaatsvindt tussen de beide com-puterstelsels, de 8-bits centrale verwerkingseenheid 11 een in een geheugen met vaste inhoud 12 opgeslagen programma uitvoeren, terwijl-de 16-bits centrale verwerkingseenheid 31 een 20 in het andere geheugen met vaste inhoud 32 opgeslagen programma uitvoert. Zodoende kunnen de beide computerstelsels gelijktijdig en onafhankelijk van elkaar opereren.

Bij onderlinge informatie-overdracht van de 8-bits naar de 16-bits centrale verwerkingseenheid kunnen 25 we de volgende achtereenvolgende handelingen onderscheiden:

Al: De 8-bits centrale verwerkingseenheid 11 brengt, door afgifte van een invoer/uitvoer-opdracht, de bovenste 4 bits A16 t/m A19 van het gewenste adres in het lees/schrijf-geheugen 33 naar de vergrendelschakeling 52.

30 A2: De 8-bits centrale verwerkingseenheid 11 brengt, door afgifte van een invoer/uitvoer-opdracht, de middenste 8 bits A8 t/m A15 van dit adres naar vergrendelschakeling 53.

A3: De inhoud van één bepaald adres in het lees/schrijf-geheugen 33 wordt bijvoorbeeld naar het A-register van de 35 8-bits centrale verwerkingseenheid 11 gebracht.

A4: Vervolgens wordt één van de eerder beschreven uitvoeropdrachten (llbJ van de Z80A, namelijk "OUT (C),A", uit- 8301669 -ingevoerd. Hierdoor zal de inhoud van het B-register van de Z80A 11 via de busbekrachtigingsschakeling 54 als adressignalen AO t/m A7 aan het geheugen 33 aangeboden worden. Gelijktijdig wordt door decodeerschakeling 55 de inhoud van het 5 C-register gedecodeerd, zodat de "tranceiver" 51 in een dusdanige richting bekrachtigd wordt, dat de inhoud van het A-register via de databus 41 aan het geheugen 33 aangeboden wordt. Aangezien in dit geval het "adress enable"-signaal (AEN) op "L" staat, zal de busbesturingseenheid 36 het geheu-10 gen 33 in de schrijfstand schakelen. Het geheugenadres van het geheugen 33, waarin de inhoud van het A-register opgeslagen moet worden, wordt bepaald door de inhoud van vergren-delingsschakelingen 52 en 53 alsmede door de busbekrachtigings-schakeling 54.

15 Hierdoor is het mogelijk om één byte met informatie vanuit het geheugen 13 over te dragen naar het andere geheugen 33. Hierbij zorgt de busbemiddelings-eenheid 37 ervoor dat de 16-bits centrale verwerkingseenheid in een inactieve toestand komt, zodat de systeembussen 41 20 t/m 43 beschikbaar komen.

A5: De handeling A3 en A4 (en indien noodzakelijk de handeling Al en A2) worden voor ieder tussen de beide geheugens te transporteren byte met informatie herhaald.

A6: Nadat alle te vervoeren bytes overgebracht zijn, 25 wordt er op een bepaald adres in het geheugen 33 een bepaalde waarde neergezet, waarmee aangegeven wordt dat de informatieoverdracht voltooid is.

De informatie-overdracht van de 16-bits naar de 8-bits centrale verwerkingseenheid verloopt als volgt: 30 BI: De 8-bits centrale verwerkingseenheid 11 brengt door afgifte van een invoer/uitvoer-opdracht, de bovenste 4 bits Al6 t/m Al9 van het te gewenste adres in het geheugen 33 naar de vergrendelschakeling 52.

B2: De 8-bits centrale verwerkingseenheid 11 brengt, 35 door afgifte van een invoer/uitvoer-opdracht, de middenste 8 bits A8 t/m A15 van dit adres naar vergrendelingsschakeling 53.

8301669 -10- B3: Vervolgens wordt één van de eerder beschreven invoeropdrachten van de Z80A (namelijk Xla) benut: IN (C) ,A. Hierdoor wordt de inhoud van het B-register van de 8-bits centrale verwerkingseenheid via de busbekrachtigingsschakeling 5 54 als adreslijnen AO t/m A7 aan RAM 33 toegevoerd. Gelijktijdig wordt de inhoud van het C-register door decodeerschake-ling 55 gebruikt om de "tranceiver" 51 in de leesrichting te schakelen. Hierdoor wordt één byte met informatie vanuit het geheugen 33 naar het A-register ingelezen. Evenals in onder-10 deel A, wordt de geadresseerde geheugencel binnen het geheugen 33 bepaald door de uitgangssignalen van de schakelingen 52 t/m 54.

B4: De nieuwe inhoud van het A-register van de 8-bits centrale verwerkingseenheid 11 kan vervolgens naar het RAM 15 13 overgebracht worden.

B5: Teneinde meerdere bytes met informatie tussen het RAM 33 naar het RAM 13 te vervoeren, dienen handelingen B3 en B4 (en, indien nodig, handelingen BI en B2) meerdere malen herhaald te worden.

20 Het kan noodzakelijk zijn dat de 8-bits centrale verwerkingseenheid 11, bijvoorbeeld voor het afhandelen van stap BI, vooraf de inhoud van een bepaald geheugen-adres van het geheugen 33 inleest om hiermee te controleren of de over te dragen informatie gereed is.

25 Samenvattend, is het derhalve volgens de onderhavige uitvinding mogelijk om informatie tussen een 8-bits en een 16-bits centrale verwerkingseenheid over te dragen, terwijl deze beide computerstelsels tevens in staat zijn om gelijktijdig en volledig onafhankelijk te functioneren. 30 Bovendien is deze techniek van onder linge informatie-overdracht bijzonder efficiënt aangezien er per over te dragen gegevenblok slechts één keer een "handshake" procedure doorlopen hoeft te worden.

Het is in principe ook mogelijk om een 35 dergelijke techniek toe te passen wanneer het geheugen aan de"locale" bus 38 gekoppeld is.

8301669 -11-

De uitvinding beperkt zich niet tot de in het voorgaande beschreven en in de tekening weergegeven uitvoeringsvorm; verschillende wijzigingen kunnen in de beschreven details en in hun onderlinge samenhang worden aan-5 gebracht, zonder dat daarbij het kader van de uitvinding wordt overschreden.

8301669

Claims (3)

1. Microcomputerstelsel met twee centrale verwerkingseenheden, omvattende: met een eerste centrale ver-werkingseenheid gekoppelde invoer/uitvoer-middelen voor respectieve invoer en uitvoer van informatie, een met de eerste 5 centrale verwerkingseenheid gekoppeld, eerste geheugen en een met een tweede centrale verwerkingseenheid gekoppeld, tweede geheugen, met het kenmerk, dat het tweede geheugen aan een invoer/uitvoer-adres van de eerste centrale verwerkingseenheid is toegevoegd. 10

2. Microcomputerstelsel volgens conclu sie l,met het kenmerk, dat het eerste geheugen door de tweede centrale verwerkingseenheid in een bedrijfs-toestand "rechtstreekse geheugentoegang" toegankelijk wordt gemaakt. 15

3. Microcomputerstelsel volgens conclu sie 2,met het kenmerk, dat de eerste centrale verwerkingseenheid ten opzichte van de tweede centrale verwerkingseenheid voorrangstoegang tot een bus heeft en dat de verlening voor voorrang aan de beide centrale verwerkings- 20 eenheden geschiedt door middel van een voorrangscodeereen-heid en een paar aan de respectieve centrale verwerkingseenheden toegevoegde busbemiddelingseenheden. 8301669