JPH0340164A - 応答信号制御回路 - Google Patents
応答信号制御回路Info
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- JPH0340164A JPH0340164A JP17610089A JP17610089A JPH0340164A JP H0340164 A JPH0340164 A JP H0340164A JP 17610089 A JP17610089 A JP 17610089A JP 17610089 A JP17610089 A JP 17610089A JP H0340164 A JPH0340164 A JP H0340164A
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- 230000007257 malfunction Effects 0.000 abstract description 11
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 16
- 230000006870 function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
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- DDXLVDQZPFLQMZ-UHFFFAOYSA-M dodecyl(trimethyl)azanium;chloride Chemical compound [Cl-].CCCCCCCCCCCC[N+](C)(C)C DDXLVDQZPFLQMZ-UHFFFAOYSA-M 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の構成」
（産業上の利用分野）
本発明は、例えばＣＰＵ、ＤＭＡコントローラなどのＬ
ＳＩ、メモリコントローラなどからなり、応答信号の出
力光および人カ先が状況に応じて異なるシステムにおい
て応答信号を制御する応答信号制御回路に関する。
ＳＩ、メモリコントローラなどからなり、応答信号の出
力光および人カ先が状況に応じて異なるシステムにおい
て応答信号を制御する応答信号制御回路に関する。
（従来の技術）
システム中における特定の処理を制御するＬＳＩ（例え
ばＤＭＡコントローラや通信用ＬＳＩ等）において、パ
ススレーブとバスマスタの２つの状態を有するものがあ
る。このＬＳＩは、パススレーブ時には例えば当該シス
テムを統轄制御するＣＰＵからのアクセスを受け、また
バスマスタ時にはメモリコントローラなどの被制御手段
を制御するように構成されている。
ばＤＭＡコントローラや通信用ＬＳＩ等）において、パ
ススレーブとバスマスタの２つの状態を有するものがあ
る。このＬＳＩは、パススレーブ時には例えば当該シス
テムを統轄制御するＣＰＵからのアクセスを受け、また
バスマスタ時にはメモリコントローラなどの被制御手段
を制御するように構成されている。
ここで、ＬＳＩはパススレーブ時になされたアクセスに
対して例えばデータアクノリッジ信号（以下、Ｄ Ｔ
Ａ ＣＫ信号と称する）等の応答信号を出力するよう構
成されている。また、被制御手段は外部からの制御に則
してＪ） Ｔ Ａ ＣＫ信号等の応答信号を出力するよ
う構成されている。従って、ＬＳＩはハススレーブ時に
おいて応答信号の出力、またバスマスタ時において被制
御手段から出力された応答信号の人力を行う必要かあり
、応答信号用の端子は双方向性となっている。
対して例えばデータアクノリッジ信号（以下、Ｄ Ｔ
Ａ ＣＫ信号と称する）等の応答信号を出力するよう構
成されている。また、被制御手段は外部からの制御に則
してＪ） Ｔ Ａ ＣＫ信号等の応答信号を出力するよ
う構成されている。従って、ＬＳＩはハススレーブ時に
おいて応答信号の出力、またバスマスタ時において被制
御手段から出力された応答信号の人力を行う必要かあり
、応答信号用の端子は双方向性となっている。
そして、このようなＬＳＩを用い、ＣＰＵおよびＬＳＩ
かメモリなどをメモリコントローラ（被制御手段に当た
る）を介し−Ｃそれぞれアクセスすることかでき、かっ
ＣＰＵかＬＳＩをアクセスすることかできるシステムの
構築が考えられている。
かメモリなどをメモリコントローラ（被制御手段に当た
る）を介し−Ｃそれぞれアクセスすることかでき、かっ
ＣＰＵかＬＳＩをアクセスすることかできるシステムの
構築が考えられている。
ところでこのシステムでの、応答信号であるＤ Ｔ Ａ
ＣＫ信号は、「メモリコントローラーＣＰＵＪ、ｒメ
モｌＪｒン１−ｏ−ラ→ＬＳＩＪ。
ＣＫ信号は、「メモリコントローラーＣＰＵＪ、ｒメ
モｌＪｒン１−ｏ−ラ→ＬＳＩＪ。
ｒＬＳＩ−＋ＣＰＵＪの３種類の経路が生しる。しかし
、従来は第４図に示すように、ＣＰＵｌＬＳＩ２．
メモリコントローラ３のそれぞれのＤ Ｔ Ａ ＣＫ信
号用の端子を直接接続するものとなっているため、メモ
リコントローラ３から出力されたＤＴＡＣＫ信号は常＋
： ＣＰ Ｕ １およびＬＳＩ２の双方に入力されてし
まう。従って、ＣＰＵＩおよびＬＳＩ２のうちの読出し
制御部３を制御していない側（ＬＳＩ２がパススレーブ
状態である時にはＣＰＵＩ、ＬＳＩ２がバスマスタ状態
である時にはＬＳＩ２）か誤動作をしてしまうおそれが
ある。
、従来は第４図に示すように、ＣＰＵｌＬＳＩ２．
メモリコントローラ３のそれぞれのＤ Ｔ Ａ ＣＫ信
号用の端子を直接接続するものとなっているため、メモ
リコントローラ３から出力されたＤＴＡＣＫ信号は常＋
： ＣＰ Ｕ １およびＬＳＩ２の双方に入力されてし
まう。従って、ＣＰＵＩおよびＬＳＩ２のうちの読出し
制御部３を制御していない側（ＬＳＩ２がパススレーブ
状態である時にはＣＰＵＩ、ＬＳＩ２がバスマスタ状態
である時にはＬＳＩ２）か誤動作をしてしまうおそれが
ある。
また、ＬＳＩ２から出力されたＤＴＡＣＫ信号もＣＰＵ
］およびメモリコントローラ３の双方に入力される。こ
こで、メモリコントローラ３はＤＴＡＣＫ信号を人力す
る機能は有しておらず何等問題はないが、被制御手段と
してメモリコントローラ３に替えてＬＳＩ２のようにバ
スマスタとパススレーブの２つの状態を有するものが接
続された場合、ＬＳＩ２からＣＰＵＩに対して出力され
たＤＴＡＣＫ信号が被制御手段にも入力されることによ
り被制御手段か誤動作するおそれがある。
］およびメモリコントローラ３の双方に入力される。こ
こで、メモリコントローラ３はＤＴＡＣＫ信号を人力す
る機能は有しておらず何等問題はないが、被制御手段と
してメモリコントローラ３に替えてＬＳＩ２のようにバ
スマスタとパススレーブの２つの状態を有するものが接
続された場合、ＬＳＩ２からＣＰＵＩに対して出力され
たＤＴＡＣＫ信号が被制御手段にも入力されることによ
り被制御手段か誤動作するおそれがある。
（発明か解決しようとする課題）
以上のように従来は、各部の応答信号用端子を直接接続
するように構成されていたため、応答信号が不必要な部
分にまで入力されてしまい、誤動作を起こしてしまうと
いう不具合かあった。
するように構成されていたため、応答信号が不必要な部
分にまで入力されてしまい、誤動作を起こしてしまうと
いう不具合かあった。
本発明はこのような事情を考慮してなされたちのであり
、その目的とするところは、応答信号か不必要な部分に
人力されることなく、誤動作が発生ずることを防止する
ことができる応答信号制御回路を提供することにある。
、その目的とするところは、応答信号か不必要な部分に
人力されることなく、誤動作が発生ずることを防止する
ことができる応答信号制御回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本願第１の発明は、例えば制御状態と被制御状態との２
状態を有するＬＳＩ等の第１制御手段が被制御状態であ
るときには例えばメモリコントローラなどの被制御手段
から出力される例えばデータアクノリッジ信号などの応
答信号を例えばＣＰＵ等の第２制御手段にのみ与えると
ともに、前記第１制御手段か制御状態であるときには前
記被制御手段より出力される応答信号を前記第１制御手
段にのみ与えるようにした。
状態を有するＬＳＩ等の第１制御手段が被制御状態であ
るときには例えばメモリコントローラなどの被制御手段
から出力される例えばデータアクノリッジ信号などの応
答信号を例えばＣＰＵ等の第２制御手段にのみ与えると
ともに、前記第１制御手段か制御状態であるときには前
記被制御手段より出力される応答信号を前記第１制御手
段にのみ与えるようにした。
本願第２の発明は、例えば制御状態と被制御状態との２
状態を有するＬＳＩ等の第１制御手段が被制御状態であ
るときには被制御手段および前記第１制御手段から出力
される例えばデータアクノリッジ信号などの応答信号を
例えばＣＰＵ等の第２制御手段にのみ与えるとともに、
前記第１制御手段か制御状態であるときには前記被制御
手段より出力される応答信号を前記第１制御手段にのみ
与えるようにした。
状態を有するＬＳＩ等の第１制御手段が被制御状態であ
るときには被制御手段および前記第１制御手段から出力
される例えばデータアクノリッジ信号などの応答信号を
例えばＣＰＵ等の第２制御手段にのみ与えるとともに、
前記第１制御手段か制御状態であるときには前記被制御
手段より出力される応答信号を前記第１制御手段にのみ
与えるようにした。
（作 用）
本願第１の発明によれば、被制御手段から第１制御手段
に対して出力された応答信号が第１制御手段以外に入力
されたり、被制御手段から第２制御手段に幻して出力さ
れた応答信号が第２制御手段以外に人力されたりするこ
とか防止される。
に対して出力された応答信号が第１制御手段以外に入力
されたり、被制御手段から第２制御手段に幻して出力さ
れた応答信号が第２制御手段以外に人力されたりするこ
とか防止される。
また、本願第２の発明であれば更に、第１制御手段から
第２制御手段に対して出力された応答信号か被制御手段
に人力されることが防止される。
第２制御手段に対して出力された応答信号か被制御手段
に人力されることが防止される。
従って、応答信号が不必要な部分に人力されることがな
い。
い。
（実施例）
以下、図面を参照して本発明の一実施例に係る応答信号
制御回路に付き説明する。
制御回路に付き説明する。
第２図は同応答信号制御回路を含んで構成されたシステ
ムを示すブロック図である。なお、第４図と同一部分に
は同一符号を伺する。
ムを示すブロック図である。なお、第４図と同一部分に
は同一符号を伺する。
図中、１は第２制御手段としてのＣＰＵ、２は第１制御
手段としてのＬＳＩ、３は被制御手段としてのメモリコ
ントローラ、４はメモリである。
手段としてのＬＳＩ、３は被制御手段としてのメモリコ
ントローラ、４はメモリである。
ここで、ＣＰＵＩ、ＬＳＩ２． メモリ４はデータバス
５を介して接続されている。モしてＣＰＵ１は、ＬＳＩ
２に対してアクセス指示Ｓ１を、またメモリコントロー
ラ３に対してアクセス指示Ｓ２をそれそ′れ出力し、Ｌ
ＳＩ２またはメモリ４のアクセスを行うことができる。
５を介して接続されている。モしてＣＰＵ１は、ＬＳＩ
２に対してアクセス指示Ｓ１を、またメモリコントロー
ラ３に対してアクセス指示Ｓ２をそれそ′れ出力し、Ｌ
ＳＩ２またはメモリ４のアクセスを行うことができる。
ＬＳＩ２は、制御状態であるハスマスタおよび被制御状
態であるパススレーブの２種類の状態を持ち、パスマス
タ時にはメモリコントローラ３に対してアクセス指示Ｓ
３を出力してメモリ４のアクセスを行うことができる。
態であるパススレーブの２種類の状態を持ち、パスマス
タ時にはメモリコントローラ３に対してアクセス指示Ｓ
３を出力してメモリ４のアクセスを行うことができる。
なお、ＬＳＩ２はバスマスタ時には自己かパスマスタで
あることを示すパスグラン）・アクノリッジ信号（以下
、ＢＧＡＣＫ信号と称する）Ｓ４をＣＰＵＩに対して出
力する。またＬＳＩ２は、パススレーブ状態においては
ＣＰＵから与えられるアクセス指示Ｓ１を監視し、アク
セス指示がなされたときには自己が保持しているデータ
の転送を行う。このとき、応答信号としてのデータアク
ノリッジ信号（ＤＴＡＣＫ信号）Ｓ５を出力するものと
なっている。
あることを示すパスグラン）・アクノリッジ信号（以下
、ＢＧＡＣＫ信号と称する）Ｓ４をＣＰＵＩに対して出
力する。またＬＳＩ２は、パススレーブ状態においては
ＣＰＵから与えられるアクセス指示Ｓ１を監視し、アク
セス指示がなされたときには自己が保持しているデータ
の転送を行う。このとき、応答信号としてのデータアク
ノリッジ信号（ＤＴＡＣＫ信号）Ｓ５を出力するものと
なっている。
メモリコントローラ３はＣＰＵ１からのアクセス指示Ｓ
２およびＬＳＩ２からのアクセス指示Ｓ３に応じてメモ
リ４の読出しを行う。なお、メモリコントローラ３はア
クセス指示Ｓ１またはアクセス指示Ｓ３が入力されると
、応答信号としてのＤＴＡＣＫ信号Ｓ６を出力するもの
となっている。
２およびＬＳＩ２からのアクセス指示Ｓ３に応じてメモ
リ４の読出しを行う。なお、メモリコントローラ３はア
クセス指示Ｓ１またはアクセス指示Ｓ３が入力されると
、応答信号としてのＤＴＡＣＫ信号Ｓ６を出力するもの
となっている。
ＬＳＩ２から出力されたＤ Ｔ Ａ ＣＫ信号Ｓ５およ
びメモリコントローラ３から出力されたＤＴＡＣＫ信号
Ｓ６はそれぞれ応答信号制御回路６へと入力される。応
答信号制御回路６は、ＬＳＩ２が出力するＢＧＡＣＫ信
号Ｓ４が人力されており、このＢＧＡＣＫ信号Ｓ４の状
態に応じて入力されるＤ Ｔ Ａ ＣＫ信号Ｓ５．Ｓ６
の出力光をＣＰＵＩおよびＬＳＩ２のいずれかに制御す
る。
びメモリコントローラ３から出力されたＤＴＡＣＫ信号
Ｓ６はそれぞれ応答信号制御回路６へと入力される。応
答信号制御回路６は、ＬＳＩ２が出力するＢＧＡＣＫ信
号Ｓ４が人力されており、このＢＧＡＣＫ信号Ｓ４の状
態に応じて入力されるＤ Ｔ Ａ ＣＫ信号Ｓ５．Ｓ６
の出力光をＣＰＵＩおよびＬＳＩ２のいずれかに制御す
る。
第１図は応答信号制御回路６の詳細構成例を示す回路図
である。なお、第２図と同一部分には同一符号を付し、
その詳細な説明を省略する。
である。なお、第２図と同一部分には同一符号を付し、
その詳細な説明を省略する。
図中、６１はセレクタであり、６つの入力端子ＩＡ、２
Ａ、ＩＢ、２Ｂ、３Ａ、３Ｂと３つの出力端子ＩＹ、２
Ｙ、３Ｙとを有している。さらにセレクタ６１にはＬＳ
Ｉ２が出力するＢ Ｇ Ａ ＣＫ信号Ｓ４か人力される
。そしてセレクタ６１はＢＧＡＣＫ信号Ｓ４がアサート
（「Ｌ」レベル）であるときに、入力端子ＩＡ、２Ａ、
３Ａを出力端子ＩＹ、２Ｙ、ＢＹにそれぞれ接続する。
Ａ、ＩＢ、２Ｂ、３Ａ、３Ｂと３つの出力端子ＩＹ、２
Ｙ、３Ｙとを有している。さらにセレクタ６１にはＬＳ
Ｉ２が出力するＢ Ｇ Ａ ＣＫ信号Ｓ４か人力される
。そしてセレクタ６１はＢＧＡＣＫ信号Ｓ４がアサート
（「Ｌ」レベル）であるときに、入力端子ＩＡ、２Ａ、
３Ａを出力端子ＩＹ、２Ｙ、ＢＹにそれぞれ接続する。
またＢＧＡＣＫＳ４がネゲート（「Ｈ」レベル）である
ときに、入力端子ＩＢ、２Ｂ、３Ｂを出力端子ＩＹ、２
Ｙ、ＢＹにそれぞれ接続する。
ときに、入力端子ＩＢ、２Ｂ、３Ｂを出力端子ＩＹ、２
Ｙ、ＢＹにそれぞれ接続する。
セレクタ６］の入力端子１．Ａ、２Ｂにはメモリコント
ローラ３のＤＴＡＣＫ信号端子が、入力端子３ＢにはＬ
ＳＩ２のＤＴＡＣＫ信号端子がそれ ０ それ接続される。また、入力端子ＩＢ ２Ａ３Ａには
電源Ｖｃｃ （＋５Ｖ）が接続される。
ローラ３のＤＴＡＣＫ信号端子が、入力端子３ＢにはＬ
ＳＩ２のＤＴＡＣＫ信号端子がそれ ０ それ接続される。また、入力端子ＩＢ ２Ａ３Ａには
電源Ｖｃｃ （＋５Ｖ）が接続される。
セレクタ６１の入力端子３ＢとＬＳＩ２のＤＴＡＣＫ信
号端子との接続ラインは、抵抗器６２を介して電源Ｖｃ
ｃにプルアップされている。
号端子との接続ラインは、抵抗器６２を介して電源Ｖｃ
ｃにプルアップされている。
また、入力端子３ＢとＬＳＩ２のＤＴＡＣＫ信号端子と
の接続ラインは、バッファ６３を介して接地されている
。
の接続ラインは、バッファ６３を介して接地されている
。
セレクタ６］の出力端子ＩＹはバッファ６３のゲートに
接続されている。また出力端子２Ｙおよび３Ｙはそれぞ
れＡＮＤゲート６４の入力端に接続されている。そして
、このＡＮＤゲート６４の出力端はＣＰＵＩのＤ Ｔ
Ａ ＣＫ信号端子に接続されている。
接続されている。また出力端子２Ｙおよび３Ｙはそれぞ
れＡＮＤゲート６４の入力端に接続されている。そして
、このＡＮＤゲート６４の出力端はＣＰＵＩのＤ Ｔ
Ａ ＣＫ信号端子に接続されている。
次に以上のように構成されたシステムの動作を応答信号
制御回路６の動作を中心に第３図に示す動作タイムチャ
ートを参照しながら説明する。
制御回路６の動作を中心に第３図に示す動作タイムチャ
ートを参照しながら説明する。
■ ＬＳＩ２がバスマスタであるとき。
ＬＳＩ２はバスマスタであるときにはＢＧＡＣＫ信号Ｓ
４をアサートしく第３図Ｔ１１時点）、］ ］ Ｂ Ｇ Ａ ＣＫ信号Ｓ４をｒＬＪレベルとする。これ
により、セレクタ６１は入力端子ＩＡ２Ａ３Ａを選択し
た状態となる。
４をアサートしく第３図Ｔ１１時点）、］ ］ Ｂ Ｇ Ａ ＣＫ信号Ｓ４をｒＬＪレベルとする。これ
により、セレクタ６１は入力端子ＩＡ２Ａ３Ａを選択し
た状態となる。
ここで、ＬＳＩ２かメモリコントローラ３に対してアク
セス指示Ｓ３を出力すると、これに応じてメモリコント
ローラ３がＤ Ｔ Ａ ＣＫ信号Ｓ６をアサートしく第
３図Ｔ１１時点）、ｒＬＪレベルとする。ＤＴＡＣＫ信
号Ｓ６はセレクタ６１の入力端子］Ａおよび２Ｂに入力
されているか、ここでは入力端子ＩＡか選択されている
ので、入力端子１Ａに接続された出力端子ＩＹの出力Ｓ
’１．１かｒＬＪレベルとなる。そうすると、バッフ
ァ８のゲートがｒＬＪレベルとなってＯＮし１、ＬＳＩ
２のＤＴＡＣＫ信号端子が接地される（第３図Ｔ Ｉ
３時点）。これにより、ＬＳＩ２のＤＴＡＣＫ信号端子
かアサート（「Ｌ」レベル）となり、ＤＴＡＣＫ信号Ｓ
６が人力されたことになる。
セス指示Ｓ３を出力すると、これに応じてメモリコント
ローラ３がＤ Ｔ Ａ ＣＫ信号Ｓ６をアサートしく第
３図Ｔ１１時点）、ｒＬＪレベルとする。ＤＴＡＣＫ信
号Ｓ６はセレクタ６１の入力端子］Ａおよび２Ｂに入力
されているか、ここでは入力端子ＩＡか選択されている
ので、入力端子１Ａに接続された出力端子ＩＹの出力Ｓ
’１．１かｒＬＪレベルとなる。そうすると、バッフ
ァ８のゲートがｒＬＪレベルとなってＯＮし１、ＬＳＩ
２のＤＴＡＣＫ信号端子が接地される（第３図Ｔ Ｉ
３時点）。これにより、ＬＳＩ２のＤＴＡＣＫ信号端子
かアサート（「Ｌ」レベル）となり、ＤＴＡＣＫ信号Ｓ
６が人力されたことになる。
このとき、セレクタ６］−の入力端子２Ａ、３Ａにはと
もに電源Ｖｃｃか接続されているので、出力端子２Ｙ、
３Ｙの出力信号Ｓ１２． Ｓ１３は２ ｒＨＪレベルである。従って、ＡＮＤゲート６４の出力
Ｓ １．４はｒＨＪレベルであり、ＣＰＵＩのＤＴＡＣ
Ｋ信号端子はネゲートされたままである。
もに電源Ｖｃｃか接続されているので、出力端子２Ｙ、
３Ｙの出力信号Ｓ１２． Ｓ１３は２ ｒＨＪレベルである。従って、ＡＮＤゲート６４の出力
Ｓ １．４はｒＨＪレベルであり、ＣＰＵＩのＤＴＡＣ
Ｋ信号端子はネゲートされたままである。
すなわち、ＣＰＵＩにはＤＴＡＣＫ信号が人力されない
。
。
■ ＬＳＩ２かパススレーブであり、ＣＰＵ１がメモリ
４をアクセスするとき。
４をアクセスするとき。
ＬＳＩ２はパススレーブであるときにはＢＧＡＣＫ信号
Ｓ４をネゲートしており、ＢＧＡＣＫ信号Ｓ４はｒＬＪ
レベルとなっている。
Ｓ４をネゲートしており、ＢＧＡＣＫ信号Ｓ４はｒＬＪ
レベルとなっている。
これにより、セレクタ６１は入力端子ＩＢ、２Ｂ。
３Ｂを選択した状態となっている。
ここで、ＣＰＵＩかメモリコントローラ３に対してアク
セス指示Ｓ２を出力すると、これに応じてメモリコント
ローラ３がＤＴＡＣＫ信号ｓ６をアサートシ（第３図Ｔ
２１時点）、ｒＬＪレベルトスル。ＤＴＡＣＫ信号Ｓ６
はセレクタ６１の入力端子ＩＡおよび２Ｂに人力されて
いるか、ここでは入力端子２Ｂか選択されているので、
入力端子２Ｂに接続された出力端子２Ｙの出力Ｓ１２が
３ ｒＬＪ レベルとなる。
セス指示Ｓ２を出力すると、これに応じてメモリコント
ローラ３がＤＴＡＣＫ信号ｓ６をアサートシ（第３図Ｔ
２１時点）、ｒＬＪレベルトスル。ＤＴＡＣＫ信号Ｓ６
はセレクタ６１の入力端子ＩＡおよび２Ｂに人力されて
いるか、ここでは入力端子２Ｂか選択されているので、
入力端子２Ｂに接続された出力端子２Ｙの出力Ｓ１２が
３ ｒＬＪ レベルとなる。
また、入力端子ＩＢには電源Ｖｃｃか接続されているか
ら、入力端子ＩＢに接続された出力端子ＩＹの出力Ｓ］
。１かｒＨＪレベルとなっている。
ら、入力端子ＩＢに接続された出力端子ＩＹの出力Ｓ］
。１かｒＨＪレベルとなっている。
従って、バッファ８のゲートかｒＨＪレベルとなってお
り、バッファ８はハイインピーダンス状態である。これ
により、ＬＳＩ２のＤ Ｔ Ａ ＣＫ信号端子およびセ
レクタ６］の入力端子３Ｂは電源Ｖｃｃが供給され、ｒ
ＨＪレヘルとなっている。
り、バッファ８はハイインピーダンス状態である。これ
により、ＬＳＩ２のＤ Ｔ Ａ ＣＫ信号端子およびセ
レクタ６］の入力端子３Ｂは電源Ｖｃｃが供給され、ｒ
ＨＪレヘルとなっている。
すなわち、ＬＳＩ２のＤ Ｔ Ａ ＣＫ信号端子はネゲ
トされたままである。
トされたままである。
そして、セレクタ６１の入力端子３ＢがｒＨＪレベルで
あるから、出力端子３Ｙの出力信号３１ ＢはｒＨＪ
レベルである。しかし、出力端子２Ｙの出力信号Ｓ１２
かｒＬＪ レベルであるから、ＡＮＤゲート６４の出力
信号Ｓ１４はｒＬＪレヘルとなる。これにより、ＣＰＵ
ＩのＤ Ｔ Ａ ＣＫ信号端子がアサートとなり、Ｄ
Ｔ Ａ ＣＫ信号Ｓ６が ４ １かＬＳＩ２をアクセスするとき。
あるから、出力端子３Ｙの出力信号３１ ＢはｒＨＪ
レベルである。しかし、出力端子２Ｙの出力信号Ｓ１２
かｒＬＪ レベルであるから、ＡＮＤゲート６４の出力
信号Ｓ１４はｒＬＪレヘルとなる。これにより、ＣＰＵ
ＩのＤ Ｔ Ａ ＣＫ信号端子がアサートとなり、Ｄ
Ｔ Ａ ＣＫ信号Ｓ６が ４ １かＬＳＩ２をアクセスするとき。
ＬＳＩ２はパススレーブであるときにはＢＧＡＣＫ信号
Ｓ４をネゲートしており、ＢＧＡＣＫ信号Ｓ４は「Ｌ」
レベルとなっている。
Ｓ４をネゲートしており、ＢＧＡＣＫ信号Ｓ４は「Ｌ」
レベルとなっている。
これにより、セレクタ６１は入力端子ＩＢ、２Ｂ。
３Ｂを選択した状態となっている。
ここで、ＣＰＵ１がＬＳＩ２に対してアクセス指示Ｓ１
を出力すると、これに応じてＬＳＩ２かＤＴＡＣＫ信号
Ｓ５をアサートしく第３図Ｔ３１時点） 「Ｌ」レベ
ルとする。ＤＴＡＣＫ信号Ｓ５はセレクタ６１の入力端
子３Ｂに人力されており、入力端子３Ｂに接続された出
力端子３Ｙの出力Ｓ１３がｒＬＪレベルとなる（第３図
Ｔ３２時点）。従って、ＡＮＤゲート６４の出力信号３
１．４は「Ｌｊレベルとなる。これにより、ＣＰＵＩの
ＤＴＡＣＫ信号端子がアサートとなり、ＤＴＡＣＫ信号
Ｓ６が入力されたことになる。
を出力すると、これに応じてＬＳＩ２かＤＴＡＣＫ信号
Ｓ５をアサートしく第３図Ｔ３１時点） 「Ｌ」レベ
ルとする。ＤＴＡＣＫ信号Ｓ５はセレクタ６１の入力端
子３Ｂに人力されており、入力端子３Ｂに接続された出
力端子３Ｙの出力Ｓ１３がｒＬＪレベルとなる（第３図
Ｔ３２時点）。従って、ＡＮＤゲート６４の出力信号３
１．４は「Ｌｊレベルとなる。これにより、ＣＰＵＩの
ＤＴＡＣＫ信号端子がアサートとなり、ＤＴＡＣＫ信号
Ｓ６が入力されたことになる。
このように本実施例によれば、ＬＳＩ２がバスマスタで
あるときには、メモリコントローラ３から出力されたＤ
ＴＡＣＫ信号がＬＳＩ２のみに５ 与えられ、ＣＰＵＩには与えられない。また、ＬＳＩ２
がハススレーブであるときには、メモリコントローラ３
から出力されたＤＴＡＣＫ信号がＣＰＵＩのみに与えら
れ、ＬＳＩ２には与えられない。
あるときには、メモリコントローラ３から出力されたＤ
ＴＡＣＫ信号がＬＳＩ２のみに５ 与えられ、ＣＰＵＩには与えられない。また、ＬＳＩ２
がハススレーブであるときには、メモリコントローラ３
から出力されたＤＴＡＣＫ信号がＣＰＵＩのみに与えら
れ、ＬＳＩ２には与えられない。
従って、ＬＳＩ２またはメモリコントローラ３から出力
されるＤＴＡＣＫ信号は、そのＬＳＩ２またはメモリコ
ントローラ３の制御を行っているものにのみ入力され、
不必要なものへ与えられることがない。よって誤動作が
生しることもない。
されるＤＴＡＣＫ信号は、そのＬＳＩ２またはメモリコ
ントローラ３の制御を行っているものにのみ入力され、
不必要なものへ与えられることがない。よって誤動作が
生しることもない。
さらに本実施例では、ＬＳＩ２かパススレーブであると
きには、ＬＳＩ２から出力されたＤＴＡＣＫ信号がＣＰ
ＵＩのみに与え、メモリコントローラ３には与えないよ
うにしているので、仮にメモリコントローラ３がＤＴＡ
ＣＫ信号を人力する機能を有していても誤ってＤ Ｔ
Ａ ＣＫ信号か入力されることがないから、メモリコン
トローラ３が誤動作することがない。
きには、ＬＳＩ２から出力されたＤＴＡＣＫ信号がＣＰ
ＵＩのみに与え、メモリコントローラ３には与えないよ
うにしているので、仮にメモリコントローラ３がＤＴＡ
ＣＫ信号を人力する機能を有していても誤ってＤ Ｔ
Ａ ＣＫ信号か入力されることがないから、メモリコン
トローラ３が誤動作することがない。
なお、本発明は上記実施例に限定されるものではない。
例えば、上記実施例では第１制御手段か６
ら出力された応答信号を被制御手段に人力しない手段を
講じているか、被制御手段が応答信号を受ける機能を有
していない場合にはこの手段は講じなくても良い。また
、詳細構成は第２図に示したものには限定されず、種々
の変更か可能である。
講じているか、被制御手段が応答信号を受ける機能を有
していない場合にはこの手段は講じなくても良い。また
、詳細構成は第２図に示したものには限定されず、種々
の変更か可能である。
また更に、上記実施例では第１制御手段にＬＳ Ｉ。
第２制御手段にＣＰＵ、被制御手段にメモリコントロー
ラをそれぞれ適用しているか、第１制御手段は、制御お
よび被制御の２種類の状態を持ち、制御状態時に上記被
制御手段を制御する機能および被制御時に外部からの所
定の指示に対する応答信号を出力する機能を有した回路
、第２制御手段は第１制御手段の制御および前記被制御
手段の制御を行う機能を有した回路、被制御手段は、外
部からの所定の指示に対する応答信号を出力する機能を
有した回路であれば良い。このほか、本発明の要旨を逸
脱しない範囲で種々の変形実施が可能である。
ラをそれぞれ適用しているか、第１制御手段は、制御お
よび被制御の２種類の状態を持ち、制御状態時に上記被
制御手段を制御する機能および被制御時に外部からの所
定の指示に対する応答信号を出力する機能を有した回路
、第２制御手段は第１制御手段の制御および前記被制御
手段の制御を行う機能を有した回路、被制御手段は、外
部からの所定の指示に対する応答信号を出力する機能を
有した回路であれば良い。このほか、本発明の要旨を逸
脱しない範囲で種々の変形実施が可能である。
［発明の効果］
本願第１の発明によれば、例えば制御状態と７
被制御状態との２状態を有するＬＳＩ等の第１制御手段
が被制御状態であるときには例えばメモリコントローラ
なとの被制御手段から出力される例えばデータアクノリ
ッジ信号などの応答信号を例えばＣＰＵ等の第２制御手
段にのみｊえるとともに、前記第１制御手段が制御状態
であるときには前記被制御手段より出力される応答信号
を前記第１制御手段にのみ与えるようにしたので、被制
御手段から第１制御手段に対して出力された応答信号が
第１制御手段以外に入力されたり、被制御手段から第２
制御手段に対して出力された応答信号が第２制御手段以
外に人力されたりすることがなく、第１制御手段および
第２制御手段が誤動作してしまうことを防止できる。
が被制御状態であるときには例えばメモリコントローラ
なとの被制御手段から出力される例えばデータアクノリ
ッジ信号などの応答信号を例えばＣＰＵ等の第２制御手
段にのみｊえるとともに、前記第１制御手段が制御状態
であるときには前記被制御手段より出力される応答信号
を前記第１制御手段にのみ与えるようにしたので、被制
御手段から第１制御手段に対して出力された応答信号が
第１制御手段以外に入力されたり、被制御手段から第２
制御手段に対して出力された応答信号が第２制御手段以
外に人力されたりすることがなく、第１制御手段および
第２制御手段が誤動作してしまうことを防止できる。
また本願第２の発明によれば、例えば制御状態と被制御
状態との２状態を有するＬＳＩ等の朶］制御手段が被制
御状態であるときには被制御手段および前記第１制御手
段から出力される例えばデータアクノリッジ信号なとの
応答信号を例えばＣＰＵ等の第２制御手段にのみ与える
とともに、８ 前記第１制御手段が制御状態であるときには前記被制御
手段より出力される応答信号を前記第１制御手段にのみ
与えるようにしたので、前記第コの発明と同様に被制御
手段から第１制御手段に対して出力された応答信号か第
１制御手段以外に人力されたり、被制御手段から第２制
御手段に対して出力された応答信号が第２制御手段以外
に人力されたりすることがなく、更に、第１制御手段か
ら第２制御手段に対して出力された応答信号が被制御手
段に入力されることがない。従って、前記第１の発明と
同様に第１制御手段および第２制御手段が誤動作してし
まうことかない上、被制御手段か応答信号を入力する機
能を有したものである場合に被制御手段が誤動作してし
まうことを防止できる。
状態との２状態を有するＬＳＩ等の朶］制御手段が被制
御状態であるときには被制御手段および前記第１制御手
段から出力される例えばデータアクノリッジ信号なとの
応答信号を例えばＣＰＵ等の第２制御手段にのみ与える
とともに、８ 前記第１制御手段が制御状態であるときには前記被制御
手段より出力される応答信号を前記第１制御手段にのみ
与えるようにしたので、前記第コの発明と同様に被制御
手段から第１制御手段に対して出力された応答信号か第
１制御手段以外に人力されたり、被制御手段から第２制
御手段に対して出力された応答信号が第２制御手段以外
に人力されたりすることがなく、更に、第１制御手段か
ら第２制御手段に対して出力された応答信号が被制御手
段に入力されることがない。従って、前記第１の発明と
同様に第１制御手段および第２制御手段が誤動作してし
まうことかない上、被制御手段か応答信号を入力する機
能を有したものである場合に被制御手段が誤動作してし
まうことを防止できる。
第１図乃至第３図は本発明の一実施例にかかる応答信号
制御回路を説明する図であり、第１図は同応答信号制御
回路の詳細構成例を示す回路図、第２図は同応答信号制
御回路を含んで構成される１つ システムの一例を示すブロック図、第３図は第１図およ
び第２図中の応答信号制御回路６の動作タイムチャート
、第４図は従来技術を説明する図である。 １・・ＣＰＵ、２・・・ＬＳＩ、３・・メモリコントロ
ーラ、４ メモリ、５・・データバス、６応答信号制御
回路、６］・・セレクタ、６２・抵抗器、６３・・・バ
ッファ、６４・・ＡＮＤゲート、Ｓｌ、Ｓ２．Ｓ３・ア
クセス指示、Ｓ４バスグランドアクノリッジ信号（Ｂ
Ｇ Ａ ＣＫ信号） Ｓ５．Ｓ６・・データアクノリ
ッジ信号（ＤＴＡＣＫ信号）。
制御回路を説明する図であり、第１図は同応答信号制御
回路の詳細構成例を示す回路図、第２図は同応答信号制
御回路を含んで構成される１つ システムの一例を示すブロック図、第３図は第１図およ
び第２図中の応答信号制御回路６の動作タイムチャート
、第４図は従来技術を説明する図である。 １・・ＣＰＵ、２・・・ＬＳＩ、３・・メモリコントロ
ーラ、４ メモリ、５・・データバス、６応答信号制御
回路、６］・・セレクタ、６２・抵抗器、６３・・・バ
ッファ、６４・・ＡＮＤゲート、Ｓｌ、Ｓ２．Ｓ３・ア
クセス指示、Ｓ４バスグランドアクノリッジ信号（Ｂ
Ｇ Ａ ＣＫ信号） Ｓ５．Ｓ６・・データアクノリ
ッジ信号（ＤＴＡＣＫ信号）。
Claims (2)
- （１）外部からの制御に応じて動作するとともに外部か
らの所定の指示に対する応答信号を出力する機能を有し
た被制御手段と、 制御および被制御の２種類の状態を持ち、制御状態時に
上記被制御手段を制御する機能および被制御時に外部か
らの制御に応じて動作するとともに外部からの所定の指
示に対する応答信号を出力する機能を有した第１制御手
段と、 この第１制御手段の制御および前記被制御手段の制御を
行う機能を有した第２制御手段とを具備して構成された
システムにおいて、 前記第１制御手段が被制御状態であるときには前記被制
御手段から出力される応答信号を前記第２制御手段にの
み与えるとともに、前記第１制御手段が制御状態である
ときには前記被制御手段より出力される応答信号を前記
第１制御手段にのみ与えることを特徴とする応答信号制
御回路。 - （２）外部からの制御に応じて動作するとともに外部か
らの所定の指示に対する応答信号を出力する機能を有し
た被制御手段と、 制御および被制御の２種類の状態を持ち、制御状態時に
上記被制御手段を制御する機能および被制御時に外部か
らの制御に応じて動作するとともに外部からの所定の指
示に対する応答信号を出力する機能を有した第１制御手
段と、 この第１制御手段の制御および前記被制御手段の制御を
行う機能を有した第２制御手段とを具備して構成された
システムにおいて、 前記第１制御手段が被制御状態であるときには前記第１
制御手段から出力される応答信号および前記被制御手段
から出力される応答信号を前記第２制御手段にのみ与え
るとともに、前記第１制御手段が制御状態であるときに
は前記被制御手段より出力される応答信号を前記第１制
御手段にのみ与えることを特徴とする応答信号制御回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17610089A JPH0340164A (ja) | 1989-07-07 | 1989-07-07 | 応答信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17610089A JPH0340164A (ja) | 1989-07-07 | 1989-07-07 | 応答信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340164A true JPH0340164A (ja) | 1991-02-20 |
Family
ID=16007697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17610089A Pending JPH0340164A (ja) | 1989-07-07 | 1989-07-07 | 応答信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7069809B2 (en) | 2001-12-27 | 2006-07-04 | Nsk, Ltd. | Vehicle tilt type steering device |
| US7237804B2 (en) | 2001-12-27 | 2007-07-03 | Nsk Ltd. | Vehicle tilt type steering device |
-
1989
- 1989-07-07 JP JP17610089A patent/JPH0340164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7069809B2 (en) | 2001-12-27 | 2006-07-04 | Nsk, Ltd. | Vehicle tilt type steering device |
| US7237804B2 (en) | 2001-12-27 | 2007-07-03 | Nsk Ltd. | Vehicle tilt type steering device |
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