JPS61151763A - マイクロ・プロセツサ - Google Patents
マイクロ・プロセツサInfo
- Publication number
- JPS61151763A JPS61151763A JP59277253A JP27725384A JPS61151763A JP S61151763 A JPS61151763 A JP S61151763A JP 59277253 A JP59277253 A JP 59277253A JP 27725384 A JP27725384 A JP 27725384A JP S61151763 A JPS61151763 A JP S61151763A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- internal
- bit
- data
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ・プロセッサの入出力部の動作に関す
るものである。
るものである。
従来の１６ビツト・データ・バス會有するマイクロ・プ
ロセッサにおいて、入出力装置に対して８ビツト・デー
タの入出力動作を行なう場合には、偶数アドレスの場合
は下位８ビツト・データ・バス、奇数アドレスの場合は
上位８ビツト・データ・バスを対象として入出力動作が
実行されてい穴。
ロセッサにおいて、入出力装置に対して８ビツト・デー
タの入出力動作を行なう場合には、偶数アドレスの場合
は下位８ビツト・データ・バス、奇数アドレスの場合は
上位８ビツト・データ・バスを対象として入出力動作が
実行されてい穴。
従来の入出力装置は大手が８ビツト・データ・バスを有
している。従って上述した従来の１６ビツト・データ・
バスを有したマイクロ・プロセッサを用いたマイクロ・
プロセッサ・システムでは入出力装置に対するデータの
入出力動作は８ビツト・データごとに実行される。第３
図に従来の１６ビツト・マイクロ・プロセッサ・システ
ムの構成例を示す。第３図でＩＦｓ、マイクロ・プロセ
ッサ、２はメモリ、３は入出力装置、４はアドレス・バ
ス５な下位データ・バス、６は上位データ・バスである
。メモリ２は上位及び下位データ・バス５゜６に接続さ
れており、マイクロ・プロセッサｌはメモリ２との間で
１６ビツト単位でデータの読み出し及び書き込みが実行
できる。ところが、人出刃装置３は下位データ・バス５
に接続されており、マイクロ・プロセッサ１は入出力装
置３との間で下位８ビツト・データ・バス５を介して８
ビット単位でのみデータの入出力上実行することになる
。
している。従って上述した従来の１６ビツト・データ・
バスを有したマイクロ・プロセッサを用いたマイクロ・
プロセッサ・システムでは入出力装置に対するデータの
入出力動作は８ビツト・データごとに実行される。第３
図に従来の１６ビツト・マイクロ・プロセッサ・システ
ムの構成例を示す。第３図でＩＦｓ、マイクロ・プロセ
ッサ、２はメモリ、３は入出力装置、４はアドレス・バ
ス５な下位データ・バス、６は上位データ・バスである
。メモリ２は上位及び下位データ・バス５゜６に接続さ
れており、マイクロ・プロセッサｌはメモリ２との間で
１６ビツト単位でデータの読み出し及び書き込みが実行
できる。ところが、人出刃装置３は下位データ・バス５
に接続されており、マイクロ・プロセッサ１は入出力装
置３との間で下位８ビツト・データ・バス５を介して８
ビット単位でのみデータの入出力上実行することになる
。
下位８ビツト・データ・バス５を介して８ビツト・デー
タの入出力動作全実行する際にはマイクロ・プロセッサ
ｌはアドレス・バス４に偶数アドレス會出力するので、
その結果第３図に示した従来のマ’（１口・コンピュー
タ・システムでは入出刃裏ＷＬ３は偶数アドレスに配置
されなくてはならず、入出力装置に対するアドレス空間
を半分しか利用できないという欠点がめった。
タの入出力動作全実行する際にはマイクロ・プロセッサ
ｌはアドレス・バス４に偶数アドレス會出力するので、
その結果第３図に示した従来のマ’（１口・コンピュー
タ・システムでは入出刃裏ＷＬ３は偶数アドレスに配置
されなくてはならず、入出力装置に対するアドレス空間
を半分しか利用できないという欠点がめった。
本発明に工れば、上述の欠点を解決するために、８ビツ
ト・データの入出力動作全実行する際に命令に応じて上
位または下位のいずれかの８ビツト・データ・バスを選
択する機能を有するマイクロ・プロセッサを得る。
ト・データの入出力動作全実行する際に命令に応じて上
位または下位のいずれかの８ビツト・データ・バスを選
択する機能を有するマイクロ・プロセッサを得る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例によるマイクロ・プロセッサ
の内部構成で、ａはマイクロ・プロセッサ、ｂは外部下
位データ・バス、Ｃは外部上位データ・バス、ｄは内部
下位データ・バス、ｅは内部上位データ・バス、 ｆ
ｌ）外部データ・バス制御回路、ｇはアキュムレータ、
ｈは内部データ・バス制御回路である。
の内部構成で、ａはマイクロ・プロセッサ、ｂは外部下
位データ・バス、Ｃは外部上位データ・バス、ｄは内部
下位データ・バス、ｅは内部上位データ・バス、 ｆ
ｌ）外部データ・バス制御回路、ｇはアキュムレータ、
ｈは内部データ・バス制御回路である。
以下図面に従ってマイクロ・プロセッサの動作を説明す
る。１ず８ビツト・データの入出力動作の概要について
説明する。入力動作が実行されると外部の入出力装置が
アクセスされ入出力装置かＣデータが外部データ・バス
に出力される。外部データ・バスに出力されたデータは
外部データ・バス制御回路ｆＩＩｃエク内部データ・バ
スに取り込まれ、ま九、内部データ・バス制御回路りに
よりアキエムレータ８に散り込まれる。ま比出力動作の
場合は入力動作の場合と逆のデータの流れにエフ、アキ
エムレータｇの内容が外部データ・バスに出力される。
る。１ず８ビツト・データの入出力動作の概要について
説明する。入力動作が実行されると外部の入出力装置が
アクセスされ入出力装置かＣデータが外部データ・バス
に出力される。外部データ・バスに出力されたデータは
外部データ・バス制御回路ｆＩＩｃエク内部データ・バ
スに取り込まれ、ま九、内部データ・バス制御回路りに
よりアキエムレータ８に散り込まれる。ま比出力動作の
場合は入力動作の場合と逆のデータの流れにエフ、アキ
エムレータｇの内容が外部データ・バスに出力される。
ここで内部データ・バス制御回路ｈＨアキュムレータｇ
と内部データ・バスの上位ま次は下位とを接続する几め
の回路で、これによりデータ・バスの上位または下位の
いずれが有効となるかが制御される。入出力命令として
以下の６通りを制御する。
と内部データ・バスの上位ま次は下位とを接続する几め
の回路で、これによりデータ・バスの上位または下位の
いずれが有効となるかが制御される。入出力命令として
以下の６通りを制御する。
ＯＩＮ命令（従来のマイクロ・プロセッサの入力命令）
００ＵＴ命令（従来のマイクロ・プロセッサの出力命令
） ＯＩＮＬ命令（常に下位データ・バスからデータ全入力
する命令） ｏＯ□Ｌ命令（常に下位データ・バスにデータで出力す
る命令） − ＯＩＮＨ命令（常に上位データ・バスからデータ全入力
する命令） ６０（ＪＴ）ｌ命令（常に下位データ・バスにデータを
出力する命令） 次に、第２図に第１図中の内部データ・バス制御回路り
の内部回路例紫示す。第２図中でｄは内部下位データ・
バス、ｅは内部上位データ・バス、ｇにアキュムレータ
、ｈは内部データ・バス制御回路、ｉは双方向ドライバ
、ｊは双方向ドライバ制御回路、ｋｌ−ｊリード・スト
ローブ信号、！はライト・ストローブ信号、ｍはｌＮ１
０ＵＴ命令実行信号、ｎはＩＮＬ１０ＵＴＬ命令実行信
号、ｏ［ＩＮＨ１０ＵＴＨ命令実行信号、ｐは偶数／奇
数アドレス切換え信号である。ｑに下位データ・バス・
リード信号、ｒは下位データ・バス・ライト信号、３は
上位データ・バス・リード信号、ｔ＃２：上位データ・
バス・ライト信号である。以下第２図に従って内部デー
タ・バス制御回路りの動作を説明する。
） ＯＩＮＬ命令（常に下位データ・バスからデータ全入力
する命令） ｏＯ□Ｌ命令（常に下位データ・バスにデータで出力す
る命令） − ＯＩＮＨ命令（常に上位データ・バスからデータ全入力
する命令） ６０（ＪＴ）ｌ命令（常に下位データ・バスにデータを
出力する命令） 次に、第２図に第１図中の内部データ・バス制御回路り
の内部回路例紫示す。第２図中でｄは内部下位データ・
バス、ｅは内部上位データ・バス、ｇにアキュムレータ
、ｈは内部データ・バス制御回路、ｉは双方向ドライバ
、ｊは双方向ドライバ制御回路、ｋｌ−ｊリード・スト
ローブ信号、！はライト・ストローブ信号、ｍはｌＮ１
０ＵＴ命令実行信号、ｎはＩＮＬ１０ＵＴＬ命令実行信
号、ｏ［ＩＮＨ１０ＵＴＨ命令実行信号、ｐは偶数／奇
数アドレス切換え信号である。ｑに下位データ・バス・
リード信号、ｒは下位データ・バス・ライト信号、３は
上位データ・バス・リード信号、ｔ＃２：上位データ・
バス・ライト信号である。以下第２図に従って内部デー
タ・バス制御回路りの動作を説明する。
（１） 偶数アドレスに対してＩＮ命令１尺はＯＵＴ
命令を５４！行した場合 この場合はｌＮ１０ＵＴ命令実行信号ｍと偶数／奇数ア
ドレス切換え信号ｐが１＃となる。ま７ｔＩＮ命令、Ｏ
ＵＴ命令それぞれに対してリード・ストローブ信号に、
ライト・ストローブ信号ｌが′″１＃となる。したがっ
てＩＮ命令実行時には下位データ・バス・リード信号ｑ
が１１″となり内部下位データ・バスｄからデータがア
キエムレータｇに入力δれる。ｌたα肌命令笑待時には
下位データ・バス・ライト信号ｒが１１２とな９アキユ
ムレ一タｇからデータが内部下位データ・バスｄに出力
される。
命令を５４！行した場合 この場合はｌＮ１０ＵＴ命令実行信号ｍと偶数／奇数ア
ドレス切換え信号ｐが１＃となる。ま７ｔＩＮ命令、Ｏ
ＵＴ命令それぞれに対してリード・ストローブ信号に、
ライト・ストローブ信号ｌが′″１＃となる。したがっ
てＩＮ命令実行時には下位データ・バス・リード信号ｑ
が１１″となり内部下位データ・バスｄからデータがア
キエムレータｇに入力δれる。ｌたα肌命令笑待時には
下位データ・バス・ライト信号ｒが１１２とな９アキユ
ムレ一タｇからデータが内部下位データ・バスｄに出力
される。
（２） 奇数アドレスに対してＩＮ命令１九はαｎ命
令で実行した場合 この場合は（１）と比較して偶数／奇数アドレス切換え
信号ｐが１０”となる点のみが異なる。
令で実行した場合 この場合は（１）と比較して偶数／奇数アドレス切換え
信号ｐが１０”となる点のみが異なる。
したがってＩＮ命令実行時には上位データ・ノ（ス・リ
ード信号Ｓが″１”となり、内部上位データ・バスＣか
らデータが７キユムレ一タｇに入力される。−１７ｊＯ
ＵＴ命令芙行時には上位データ・バス・ライト信号ｔが
１１＃となりアやエムレータｇからデータが内部上位デ
ータ・バスｅに出力される。
ード信号Ｓが″１”となり、内部上位データ・バスＣか
らデータが７キユムレ一タｇに入力される。−１７ｊＯ
ＵＴ命令芙行時には上位データ・バス・ライト信号ｔが
１１＃となりアやエムレータｇからデータが内部上位デ
ータ・バスｅに出力される。
（３） ＩＮＬ命令１九は０ＵＴＩ、命令を実行した場
合ＩＮＬ命令冥行時待時ＮＩしα冗り命令実行信号ｎと
リード・ストローブ信号に、０ＵＴＬ命令実行時［ｌＮ
１４１０ＬＪＴＬ命令笑行信号ｎとライト・ストローブ
信号ｌがそれぞれ１１”となる。従ってＩＮＬ命令実行
時待時アドレスの偶数／奇数に関係なく下位データ・バ
ス・リード信号ｑが“１″となり内部下位データ・バス
ｄからデータがアキエムレータｇに入力される。また０
σＴＬ命令実行時にはアドレスの偶数／奇数に関係なく
下位データ・バス・ライト信号ｒが１１＃となジ、アキ
エムレータｇからデータが内部下位データデータ・バス
ｄに出力される。
合ＩＮＬ命令冥行時待時ＮＩしα冗り命令実行信号ｎと
リード・ストローブ信号に、０ＵＴＬ命令実行時［ｌＮ
１４１０ＬＪＴＬ命令笑行信号ｎとライト・ストローブ
信号ｌがそれぞれ１１”となる。従ってＩＮＬ命令実行
時待時アドレスの偶数／奇数に関係なく下位データ・バ
ス・リード信号ｑが“１″となり内部下位データ・バス
ｄからデータがアキエムレータｇに入力される。また０
σＴＬ命令実行時にはアドレスの偶数／奇数に関係なく
下位データ・バス・ライト信号ｒが１１＃となジ、アキ
エムレータｇからデータが内部下位データデータ・バス
ｄに出力される。
（４）ＩＮＨ命令ま几に０［ＪＴＨ命令を実行した場合
ＩＮＨ命令実行時待時Ｉ％’０ＵＴＨ命令実行信号Ｏと
リード・ストローブ信号に、０ＵＴＨ命令実命令線Ｉｆ
唄バ〕びＩ’Ｈ命令実行信号Ｏとライト・ストローブ信
号ｊがそれぞれ“１”となる。従ってＩＮＨ命令実行時
待時アドレスの偶数／奇数に関係なく上位データ・バス
・リード信号Ｓが１１”となり内部上位データ・バスｅ
からデータがアキ１ムレータｇに入力される。−ｇｆｃ
ＯＵＴＨ命令実行時にはアド待時の偶数／奇数に関係な
く上位データ・バス・リード信号ｔが１１”となりアキ
ュムレータｇからデータが内部上位データ・バスＣに出
力される。
ＩＮＨ命令実行時待時Ｉ％’０ＵＴＨ命令実行信号Ｏと
リード・ストローブ信号に、０ＵＴＨ命令実命令線Ｉｆ
唄バ〕びＩ’Ｈ命令実行信号Ｏとライト・ストローブ信
号ｊがそれぞれ“１”となる。従ってＩＮＨ命令実行時
待時アドレスの偶数／奇数に関係なく上位データ・バス
・リード信号Ｓが１１”となり内部上位データ・バスｅ
からデータがアキ１ムレータｇに入力される。−ｇｆｃ
ＯＵＴＨ命令実行時にはアド待時の偶数／奇数に関係な
く上位データ・バス・リード信号ｔが１１”となりアキ
ュムレータｇからデータが内部上位データ・バスＣに出
力される。
以上説明し友ぶうに本発明は１６ビツト・データ・バス
含有し九マイクロ・プロセッサが入出力ディバイスに対
して入出力動作を実行する場合に命令のｍｅに１って（
１）１６ビツト・データ・バスを用いる・、（２）下位
８ビツト・データ・バスのみ用いる、（３）上位８ビツ
ト・データ・バスのみ食用いるの３通り會選択する事が
でき、その結果入出力ディバイスが８ビツト・データ・
バスま几は１６ビツト・データ・バスのいずれであって
もアドレス空間を無駄なく利用できるという利点が得ら
れる０
含有し九マイクロ・プロセッサが入出力ディバイスに対
して入出力動作を実行する場合に命令のｍｅに１って（
１）１６ビツト・データ・バスを用いる・、（２）下位
８ビツト・データ・バスのみ用いる、（３）上位８ビツ
ト・データ・バスのみ食用いるの３通り會選択する事が
でき、その結果入出力ディバイスが８ビツト・データ・
バスま几は１６ビツト・データ・バスのいずれであって
もアドレス空間を無駄なく利用できるという利点が得ら
れる０
１！１図は本発明の一実施例によるマイクロ・プロセッ
サの内部構成を示すブロック図、第２図は第１図中の内
部データ・バス制御回路の内部回路例を示す回路図であ
る。第３図は従来の１６ビツト・マイクロ・コンビエー
タ・システムの構成例を示すブロック図である。 １・・・マイクロ・プロセッサ、２・・・メモリ、３・
・・入出力装置、４・・・アドレス・バス、５・・・下
位データ・バス、６・・・上位データ・バス、ａ・・・
マイクロ・プロセッサ、ｂ・・・外部下位データ・バス
、Ｃ・・・外部上位データ・バス、ｄ・・・内部下位デ
ータ・バス、ｅ・・・内部上位データ・バス、ｆ・・・
外部データ・バス制御回路、ｇ・・・アキエムレータ、
ｈ・・・内部データ・バス制御回路、ｉ・・・双方向ド
ライバ、ｊ・・・双方向ドライバ制御回路、ｈ・・・リ
ード・ストローブ信号、！・・・ライト・ストローブ信
号、ｍ・・・ｌＮ１０ＵＴ命令実行信号、ｎ・・・工へ
しつ田土命令実行信号、０・・・ＩＮＨ１０ＵＴＨ命令
英行信号、ｐ・・・偶数／奇数アドレス切換え信号、ｑ
・・・下位データ・バス・リード信号、ｒ・・・下位デ
ータ・バス・ライト信号、Ｓ・・・上位データ・バス・
リード信号、ｔ・・・上位データ・バス・ライト信号 名１図 第２図
サの内部構成を示すブロック図、第２図は第１図中の内
部データ・バス制御回路の内部回路例を示す回路図であ
る。第３図は従来の１６ビツト・マイクロ・コンビエー
タ・システムの構成例を示すブロック図である。 １・・・マイクロ・プロセッサ、２・・・メモリ、３・
・・入出力装置、４・・・アドレス・バス、５・・・下
位データ・バス、６・・・上位データ・バス、ａ・・・
マイクロ・プロセッサ、ｂ・・・外部下位データ・バス
、Ｃ・・・外部上位データ・バス、ｄ・・・内部下位デ
ータ・バス、ｅ・・・内部上位データ・バス、ｆ・・・
外部データ・バス制御回路、ｇ・・・アキエムレータ、
ｈ・・・内部データ・バス制御回路、ｉ・・・双方向ド
ライバ、ｊ・・・双方向ドライバ制御回路、ｈ・・・リ
ード・ストローブ信号、！・・・ライト・ストローブ信
号、ｍ・・・ｌＮ１０ＵＴ命令実行信号、ｎ・・・工へ
しつ田土命令実行信号、０・・・ＩＮＨ１０ＵＴＨ命令
英行信号、ｐ・・・偶数／奇数アドレス切換え信号、ｑ
・・・下位データ・バス・リード信号、ｒ・・・下位デ
ータ・バス・ライト信号、Ｓ・・・上位データ・バス・
リード信号、ｔ・・・上位データ・バス・ライト信号 名１図 第２図
Claims (1)
- 第１のビット数のデータ・バスと、該第１のビット数よ
りも少ない第２のビット数のデータ・バスを有する入出
力装置に対する入出力命令を実行する際に命令によって
指定された下位または上位のデータ・バスのみを対象と
して入出力動作を実行する手段とを含む事を特徴とする
マイクロ・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277253A JPS61151763A (ja) | 1984-12-26 | 1984-12-26 | マイクロ・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277253A JPS61151763A (ja) | 1984-12-26 | 1984-12-26 | マイクロ・プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61151763A true JPS61151763A (ja) | 1986-07-10 |
Family
ID=17580950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277253A Pending JPS61151763A (ja) | 1984-12-26 | 1984-12-26 | マイクロ・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151763A (ja) |
-
1984
- 1984-12-26 JP JP59277253A patent/JPS61151763A/ja active Pending
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