CN108615538B - 具有对称的读取电流曲线的存储器及其读取方法 - Google Patents

具有对称的读取电流曲线的存储器及其读取方法 Download PDF

Info

Publication number
CN108615538B
CN108615538B CN201711057032.5A CN201711057032A CN108615538B CN 108615538 B CN108615538 B CN 108615538B CN 201711057032 A CN201711057032 A CN 201711057032A CN 108615538 B CN108615538 B CN 108615538B
Authority
CN
China
Prior art keywords
memory
data
memory array
signal
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711057032.5A
Other languages
English (en)
Other versions
CN108615538A (zh
Inventor
陈宇翔
周绍禹
张君豪
吴旻信
池育德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/619,084 external-priority patent/US10269420B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108615538A publication Critical patent/CN108615538A/zh
Application granted granted Critical
Publication of CN108615538B publication Critical patent/CN108615538B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供了一种具有对称的读取电流曲线的存储器。存储器包括由多个存储器单元形成的第一存储器阵列，由多个存储器单元形成的第二存储器阵列以及读取电路。读取电路包括连接至第一存储器阵列的第一解码器，连接至第二存储器阵列的第二解码器以及输出缓冲器。第一解码器根据第一地址信号从第一存储器阵列获得第一数据。第二解码器根据第一地址信号从第二存储器阵列获得第二数据。输出缓冲器根据控制信号选择性地提供第一数据或第二数据作为输出。第一数据与第二数据互补。本发明还提供了存储器的读取方法。

Description

具有对称的读取电流曲线的存储器及其读取方法
技术领域
本发明的实施例一般地设计存储器，更具体地涉及存储器及其读取方法。
背景技术
存储器通常用于集成电路。例如，静态随机存取存储器(SRAM)是易失性存储器，并且用于可应用高速、低功耗且简单操作的电子应用。嵌入式SRAM在高速通信、图像处理和芯片上系统(SOC)应用中尤其受欢迎。SRAM具有能够保持数据而不需要刷新的有利特征。
SRAM包括设置成多行和多列以形成阵列的多个位单元。每个位单元包括连接至位线和字线的多个晶体管，其中，位线和字线用于读取数据位并且将该数据位写入存储器单元。单端口SRAM可在特定时间将单个数据位写入位单元或从位单元读取该单个数据位。
发明内容
根据本发明的一方面，提供了一种存储器，包括：第一存储器阵列，由多个存储器单元形成；第二存储器阵列，由多个存储器单元形成；以及读取电路，包括：第一解码器，连接至所述第一存储器阵列，配置为根据第一地址信号从所述第一存储器阵列获得第一数据；第二解码器，连接至所述第二存储器阵列，配置为根据所述第一地址信号从所述第二存储器阵列获得第二数据；和输出缓冲器，配置为根据控制信号选择性地提供所述第一数据或所述第二数据作为输出，其中，所述第一数据与所述第二数据互补。
根据本发明的另一实施例，提供了一种存储器，包括：第一存储器阵列，由多个存储器单元形成；第二存储器阵列，由多个存储器单元形成；以及读取电路，包括：第一感测放大器，配置为根据参考信号和第一数据提供第一感测信号；第二感测放大器，配置为根据所述参考信号和第二数据提供第二感测信号；交换单元，配置为根据控制信号选择性地将所述第一感测放大器连接至所述第一存储器阵列和所述第二存储器阵列中的一个存储器阵列，以提供第一数据，并且根据所述控制信号选择性地将所述第二感测放大器连接至另一个存储器阵列以提供所述第二数据；随机数生成器，配置为生成所述控制信号；和输出缓冲器，配置为根据所述控制信号选择性地提供所述第一感测信号或所述第二感测信号作为输出，其中，所述第一数据与所述第二数据互补。
根据本发明的又一方面，提供了一种用于存储器的读取方法，包括：根据地址信号从所述存储器的第一存储器阵列获得第一数据；根据所述地址信号从所述存储器的第二存储器阵列获得第二数据；以及根据控制信号选择性地提供所述第一数据或所述第二数据作为输出，其中，所述第一数据与所述第二数据互补。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据本发明的一些实施例的集成电路(IC)。
图2示出根据本发明的一些实施例的存储器。
图3示出说明图2的存储器的电流消耗的示例图。
图4示出根据本发明的一些实施例的存储器。
图5示出说明图2的存储器的电流消耗和图4的存储器的电流消耗的示例图。
图6示出根据本发明的一些实施例的随机数生成器。
图7示出根据本发明的一些实施例的转换(twist)电路。
图8示出根据本发明的一些实施例的存储器。
图9示出根据本发明的一些实施例的说明存储器的读取方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。在一些实施例中，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应该理解，可以在所公开的方法之前、期间和/或之后提供额外的操作，并且对于方法的其他实施例，可以替换或去除所描述的一些操作。
图1示出根据本发明的一些实施例的集成电路(IC)100。IC 100包括嵌入式存储器10和控制器20。存储器10可以是易失性存储器(例如，RAM)或非易失性存储器(例如，ROM)。
在一些实施例中，控制器20通过多条总线BUS1、BUS2和BUS3与存储器10进行通信。总线BUS1是用于从控制器20向存储器10提供存取地址信号ADDR的地址总线。总线BUS2是用于从控制器20向存储器10提供命令信号CMD的命令总线。总线BUS3是用于在控制器20和存储器10之间传递数据信号DAT的数据总线。为了简化说明，图1中仅示出总线BUS1、BUS2和BUS3，并且省略控制器20和存储器10之间的诸如时钟信号、芯片选择信号等的其他相关信号。
图2示出根据本发明的一些实施例的说明图1的存储器10的示例性框图的存储器200。存储器200是由IC 100的电源VDD供电的嵌入式存储器。此外，存储器200可以是由IC100的控制器20控制的易失性存储器或非易失性存储器。
存储器200包括存储器阵列210A、存储器阵列210B和读取电路220。存储器阵列210A由设置成多行和多列的多个第一存储器单元形成，并且存储器阵列210B由设置成多行和多列的多个第二存储器单元形成。在一些实施例中，存储器阵列210A中的第一存储器单元的数量与存储器阵列210B中的第二存储器单元的数量相同。
应当注意，存储器阵列210A或210B中的一个存储器阵列是能够存储主数据(maindata)的主阵列，而存储器阵列210A或210B中另一个存储器阵列是能够存储与主数据互补的互补数据的辅助阵列。在一些实施例中，如果存储器阵列210A是主阵列，则存储器阵列210B是辅助阵列。相反，如果存储器阵列210B是主阵列，则存储器阵列210A是辅助阵列。
读取电路220能够响应于来自控制器20的存取地址信号ADDR而从存储器阵列210A和存储器阵列210B同时读取数据。读取电路220包括解码电路230、感测电路240和输出缓冲器250。在读取电路220中，解码电路230分别通过第一总线215A和第二总线215B连接至存储器阵列210A和存储器阵列210B。感测电路240连接在解码电路230和输出缓冲器250之间。
解码电路230包括解码器235A和解码器235B。在一些实施例中，解码器235A和235B是选择器或多路复用器(MUX)。解码器235A通过第一总线215A连接至存储器阵列210A，并且通过连接至存储器阵列210A的第一存储器单元的多条位线形成第一总线215A。类似地，解码器235B通过第二总线215B连接至存储器阵列210B，并且通过连接至存储器阵列210B的第二存储器单元的多条位线形成第二总线215B。响应于来自控制器20的存取地址信号ADDR，存储器阵列210A向解码器235A提供与存取地址信号ADDR相对应的数据Data1，并且存储器阵列210B向解码器235B提供与存取地址信号ADDR相对应的数据Data2。应当注意，来自存储器阵列210A的数据Data1与来自存储器阵列210B的数据Data2互补。
响应于与来自控制器20的存取地址信号ADDR相对应的地址信号SEL_ADDR，解码器235A选择性地向感测电路240提供来自第一总线215A的特定位线的数据Data1的信号DOUT。同时，解码器235B选择性地向感测电路240提供来自第二总线215B的特定位线的数据Data2的信号DOUTB。类似地，信号DOUT与信号DOUTB互补。在一些实施例中，通过控制器20提供地址信号SEL_ADDR。在一些实施例中，通过存储器200的其他电路(未示出)提供地址信号SEL_ADDR。
感测电路240包括感测放大器245A和感测放大器245B。感测放大器245A具有连接至解码器235A的第一输入端(例如，非反相输入端“+”)，用于接收参考信号Vref的第二输入端(例如，反相输入端“-”)，以及连接至输出缓冲器250的输出端。通过感测放大器245A放大信号DOUT和参考信号Vref之间的电压差以提供感测信号SAOUT。类似地，感测放大器245B具有连接至解码器235B的第一输入端(例如，非反相输入端“+”)，用于接收参考信号Vref的第二输入端(例如，反相输入端“-”)，以及连接至输出缓冲器250的输出端。通过感测放大器245B放大信号DOUTB和参考信号Vref之间的电压差以提供感测信号SAOUTB。类似地，感测信号SAOUT与感测信号SAOUTB互补。
在感测电路240中，感测放大器245A和245B具有相同的电路和配置。应当注意，感测放大器245A和245B用作实例以示出简单示意图，并且不旨在限制本发明。能够放大位线的电压等级或电流等级的小偏差的任何感测放大器可以用于感测电路240。
输出缓冲器250包括选择器255。选择器255连接至感测电路240的感测放大器245A和245B。在一些实施例中，选择器255是多路复用器。响应于指示哪个存储器阵列是主阵列的控制信号SEL_ARRAY，选择器255选择性地提供来自感测放大器245A的感测信号SAOUT或来自感测放大器245B的感测信号SAOUTB作为输出Q_OUT。例如，如果根据主阵列和辅助阵列的存储器配置，存储器阵列210A配置为用于存储主数据的主阵列并且存储器阵列210B配置为用于存储互补数据的辅助阵列，则控制信号SEL_ARRAY响应于存取地址信号ADDR，控制选择器255以提供感测信号SAOUT作为输出Q_OUT。相反，如果存储器阵列210B配置为主阵列并且存储器阵列210A配置为辅助阵列，则控制信号SEL_ARRAY控制选择器255以提供感测信号SAOUTB作为输出Q_OUT。在一些实施例中，由控制器20提供控制信号SEL_ARRAY。在一些实施例中，通过存储器200的其他电路(未示出)提供控制信号SEL_ARRAY。因此，根据存取地址信号ADDR，同时感测来自存储器阵列210A的数据Data1的信号DOUT和来自存储器阵列210B的数据Data2的信号DOUTB，以获得感测信号SAOUT和SAOUTB，并且根据控制信号SEL_ARRAY提供感测信号SAOUT或SAOUTB作为输出Q_OUT。在一些实施例中，要提供作为输出Q_OUT的感测信号SAOUT或SAOUTB是存储在主阵列中的数据。
此外，存储器200还包括连接至输出缓冲器250的输出电路(未示出)。当通过输出缓冲器250输出与存取地址信号ADDR相对应的每个主数据位时，输出电路能够向控制器20提供数据信号DAT(例如，图1的DAT)。
图3示出说明图2的存储器200的电流消耗的示例图。在本实施例中，存储器200的电流消耗基于电源VDD。在图3中，示出电流曲线310和电流曲线320。电流曲线310表示具有单个存储器阵列的存储器的电流消耗，并且电流曲线320表示具有存储器阵列210A和210B的图2的存储器200的电流消耗。
为了说明，在具有单个存储器阵列的存储器中，在时间段T0中从单个存储器阵列读取位“0”，并且在时间段T1中从单个存储器阵列读取位“1”。在电流曲线310中，用于从单个存储器阵列读取位“0”的电流消耗和用于从单个存储器阵列读取位“1”的电流消耗是不同的，即，电流曲线310的时间段T0的电流消耗不同于电流曲线310的时间段T1的电流消耗。具体地，用于从单个存储器阵列读取位“0”的电流消耗小于从单个存储器阵列读取位“1”的电流消耗，即，电流曲线310是不对称的。由于可以区分用于读取位“1”或“0”的电流消耗的事实，所以当读取存储在存储器的单个存储器阵列中的数据时，黑客可以通过监控存储器的电源来获得存储的数据，例如，探测存储器的电流曲线。
为了进一步说明，在图2的存储器200中，在图3的时间段T0中，从存储器200的主阵列读取位“0”，并且从存储器200的辅助阵列读取位“1”。此外，在图3中的时间段T1中，从存储器200的主阵列读取位“1”，并且从存储器200的辅助阵列读取位“0”。在电流曲线320中，因为在两个时间段T0和T1中同时读取位“0”和位“1”，所以时间段T0的电流消耗与时间段T1的电流消耗基本相同。具体地，由于图2中的存储器200的配置，用于从主阵列并且因此从存储器200读取位“0”的电流消耗与用于从相同的主阵列读取位“1”的电流消耗相匹配。因为不能区分从主阵列(并且因此从存储器200)读取位“1”或位“0”的电流消耗，所以防止黑客通过电探测获得读取数据。因此，存储在存储器200中的数据是安全的。
图4示出根据本发明的一些实施例的说明图1的存储器10的示例性框图的存储器400。存储器400是由IC 100的电源VDD供电的嵌入式存储器。此外，存储器400可以是由IC100的控制器20控制的易失性存储器或非易失性存储器。
存储器400包括存储器阵列410A、存储器阵列410B和读取电路420。如上所述，由设置成多行和多列的多个第一存储器单元形成存储器阵列410A，并且由设置成多行和多列的多个第二存储器单元形成存储器阵列410B。在一些实施例中，存储器阵列410A中的第一存储器单元的数量与存储器阵列410B中的第二存储器单元的数量相同。此外，存储器阵列410A或410B中的一个是能够存储主数据的主阵列，而其他存储器阵列是能够存储与主数据互补的互补数据的辅助阵列。
读取电路420能够响应于来自控制器20的存取地址信号ADDR(例如，图1的ADDR)而同时从存储器阵列410A和存储器阵列410B读取数据。读取电路420包括解码电路430、感测电路440、输出缓冲器450、转换电路460和随机数生成器470。与图2中的读取电路220相比，读取电路420包括连接在解码电路430和感测电路440之间的转换电路460。
响应于来自控制器20的存取地址信号ADDR，存储器阵列410A向解码电路430的解码器435A提供与存取地址信号ADDR相对应的数据Data1，并且存储器阵列410B向解码电路430的解码器435B提供与存取地址信号ADDR相对应的数据Data2。在一些实施例中，解码器435A和435B是选择器或多路复用器。应当注意，存储在存储器阵列410A中的数据Data1与存储在存储器阵列410B中的数据Data2互补。
响应于与来自控制器20的存取地址信号ADDR相对应的地址信号SEL_ADDR，解码器435A选择性地向转换电路460提供数据Data1的信号DOUT。同时，解码器435B选择性地向转换电路460提供数据Data2的信号DOUTB。类似地，信号DOUT与信号DOUTB互补。在一些实施例中，通过控制器20提供地址信号SEL_ADDR。在一些实施例中，通过存储器400的其他电路(未示出)提供地址信号SEL_ADDR。
转换电路460包括选择器465A和选择器465B。选择器465A连接至感测电路440的感测放大器445A，并且选择器465B连接至感测电路440的感测放大器445B。响应于来自随机数生成器470的控制信号SEL_TWIST，选择器465A选择性地将感测放大器445A连接至解码器435A或解码器435B，并且选择器465B选择性地将感测放大器445B连接至另一解码器(解码器435A和435B中的未连接至感测放大器445A的解码器)。
例如，如果控制信号SEL_TWIST处于诸如“0”的第一逻辑电平，则控制信号SEL_TWIST控制选择器465A以将感测放大器445A连接至解码器435A，并且控制选择器465B以将感测放大器445B连接至解码器435B。因此，选择器465A提供来自解码器435A的信号DOUT作为要提供给感测放大器445A的信号T_DOUT，并且选择器465B提供来自解码器435B的信号DOUTB作为要提供给感测放大器445B的信号T_DOUTB。相反，如果控制信号SEL_TWIST处于诸如“1”的第二逻辑电平，则控制信号SEL_TWIST控制选择器465A以将感测放大器445A连接至解码器435B，并且控制选择器465B以将感测放大器445B连接至解码器435A。因此，选择器465A提供来自解码器435B的信号DOUTB作为要提供给感测放大器445A的信号T_DOUT，并且选择器465B提供来自解码器435A的信号DOUT作为要提供给感测放大器445B的信号T_DOUTB。因此，转换电路460能够根据控制信号SEL TWIST向感测放大器445A和445B选择性地提供信号DOUT和DOUTB。应当注意，控制信号SEL_TWIST具有由随机数生成器470提供的随机值。具体地，可以通过转换电路460随机地交换要提供给感测放大器445A和445B的信号DOUT和DOUTB。
在感测电路440中，通过感测放大器445A放大信号T_DOUT和参考信号Vref之间的电压差，以提供感测信号SAOUT。类似地，通过感测放大器445B放大信号T_DOUTB和参考信号Vref之间的电压差，以提供感测信号SAOUTB。类似地，感测信号SAOUT与感测信号SAOUTB互补。
如上所述，感测放大器445A和445B具有相同的电路和配置。应当注意，感测放大器445A和445B用作实例来说明简单示意图，并且不旨在限制本发明。可以在感测电路440中使用能够放大位线的电压等级或电流等级的小偏差的任何感测放大器。
输出缓冲器450包括选择器455。选择器455连接至感测电路440的感测放大器445A和445B。响应于指示哪个存储器阵列是主阵列以及是否交换提供给感测放大器445A和445B的信号DOUT和DOUTB的控制信号SEL_ARRAY_TWIST，选择器455选择性地提供来自感测放大器445A的感测信号SAOUT或来自感测放大器445B的感测信号SAOUTB作为输出Q_OUT。在一些实施例中，根据控制信号SEL_TWIST，通过图1的控制器20提供控制信号SEL_ARRAY_TWIST。例如，根据存储器阵列是主阵列以及控制信号SEL_TWIST指示是否已经通过转换电路460交换信号DOUT和DOUTB，控制器20可以提供控制信号SEL_ARRAY_TWIST，以便正确地提供存储在主阵列中的数据作为输出Q_OUT。在一些实施例中，通过随机数生成器470或存储器400的其他电路(未示出)提供控制信号SEL_ARRAY_TWIST。下文示出控制信号SEL_ARRAY_TWIST的描述。
如果存储器阵列410A是主阵列并且存储器阵列410B是辅助阵列，以及不通过转换电路460交换提供给感测放大器445A和445B的信号DOUT和DOUTB(例如T_DOUT＝DOUT和T_DOUTB＝DOUTB)，则控制信号SEL_ARRAY_TWIST控制选择器455以提供感测信号SAOUT作为输出Q_OUT。
如果存储器阵列410A是主阵列并且存储器阵列410B是辅助阵列，以及已经通过转换电路460交换提供给感测放大器445A和445B的信号DOUT和DOUTB(例如，T_DOUT＝DOUTB和T_DOUTB＝DOUT)，则控制信号SEL_ARRAY_TWIST控制选择器455以提供感测信号SAOUTB作为输出Q_OUT。
如果存储器阵列410A是辅助阵列并且存储器阵列410B是主阵列，以及不通过转换电路460交换提供给感测放大器445A和445B的信号DOUT和DOUTB(例如，T_DOUT＝DOUT，并且T_DOUTB＝DOUTB)，则控制信号SEL_ARRAY_TWIST控制选择器455以提供感测信号SAOUTB作为输出Q_OUT。
如果存储器阵列410A是辅助阵列并且存储器阵列410B是主阵列，以及已经通过转换电路460交换提供给感测放大器445A和445B的信号DOUT和DOUTB(例如，T_DOUT＝DOUTB和T_DOUTB＝DOUT)，则控制信号SEL_ARRAY_TWIST控制选择器455以提供感测信号SAOUT作为输出Q_OUT。
图5示出说明图2的存储器200的电流消耗和图4的存储器400的电流消耗的示例图。如上所述，由存储器200或400消耗的电流基于其电源VDD。在图5中，示出电流曲线510和电流曲线520。电流曲线510表示图2的存储器200的电流消耗，以及电流曲线520表示图4的存储器400的电流消耗。此外，在时间段T0内从主阵列读取位“0”并且从辅助阵列读取位“1”，并且在时间段T1内从主阵列读取位“1”并且从辅助阵列读取位“0”。与图2中的存储器200的电流曲线510相比较，在用于图4中的存储器400的电流曲线520中时间段T0期间的电流消耗更类似于在时间段T1期间的电流消耗。因此，通过电探测存储器400的功耗来获得读取数据更加困难。具体地，通过使用转换电路460随机地交换感测放大器445A和445B的输入，将来自主阵列的读取位“0”或“1”随机地提供给感测放大器445A或445B。如果存在感测放大器445A和445B中的组件的不匹配，则感测放大器445A的读取电流与用于相同读取位“0”或“1”的感测放大器445B的读取电流不匹配。当来自主阵列的读取位“0”或“1”通过转换电路460随机地提供给感测放大器445A或445B时，可以改善由感测放大器445A和445B中的组件的不匹配而导致的读取电流不匹配。
图6示出根据本发明的一些实施例说明图4的随机数生成器470的示例性框图的随机数生成器600。随机数生成器600是5级线性反馈移位寄存器(5-stage liner feedbackshift register)，并且包括五个触发器610_1、610_2、610_3、610_4和610_5以及异或门(XOR)620。串联的触发器610_1-610_5形成移位寄存器。例如，触发器610_2连接在触发器610_1和610_3之间，并且触发器610_2具有连接至触发器610_1的输出端子Q的输入端子D和连接至触发器610_3的输入端子D的输出端子Q。因此，响应于时钟信号CLK，触发器610_2能够根据来自触发器610_1的信号Q1向触发器610_3提供信号Q2。此外，异或门620能够根据由触发器610_2提供的信号Q2和来自触发器610_5的输出信号SEL_TWIST向触发器610_1提供信号Din。具体地，响应于时钟信号CLK，每个触发器的输出信号移位至下一个触发器，并且然后根据信号Din生成1位伪随机控制信号SEL_TWIST，以便控制存储器中转换电路(例如图4的转换电路460)的全部选择器。随机数生成器600用作实例，并且不限制本发明。可以使用能够生成随机信号的其他数量的生成器以提供输出信号SEL_TWIST。
图7示出根据本发明的一些实施例的转换电路700。转换电路700包括多个交换单元710_1-710_n。每个交换单元包括一对选择器715A和715B。每个交换单元710_1-710_n能够接收一对输入信号以提供一对输出信号，并且使用控制信号(例如，SEL_TWIST1-SEL_TWISTn)来控制是否交换输出信号。转换电路700能够接收一对输入信号IN和INB(例如，图4的DOUT和DOUTB)以提供一对输出信号OUT和OUTB(例如，图4的T_DOUT和T_DOUTB)。此外，根据交换单元710_1-710_n的操作确定是否交换输出信号OUT和OUTB。
在转换电路700中，串联连接交换单元710_1-710_n。在每个交换单元中，通过相同的控制信号控制选择器715A和715B。在一些实施例中，选择器715A和715B是多路复用器。以交换单元710_1为例，控制信号SEL_TWIST1控制选择器715A以选择性地提供信号IN和INB中的一个作为信号SWAP1。同时，控制信号SEL_TWIST1控制交换单元710_1的选择器715B以选择性地提供另一信号作为信号SWAP1B。例如，如果控制信号SEL_TWIST1处于诸如“0”的第一逻辑电平，则控制信号SEL_TWIST1控制选择器715A以提供输入IN作为信号SWAP1，并且控制选择器715B以提供输入INB作为信号SWAP1B。相反，如果控制信号SEL_TWIST1处于诸如“1”的第二逻辑电平，则控制信号SEL_TWIST1控制选择器715A以提供信号INB作为信号SWAP1，并且控制选择器715B以提供输入IN作为信号SWAP1B。因此，可以通过交换单元710_1交换提供给交换单元710_2的信号IN和INB。
如上所述，控制信号SEL_TWIST1-SEL_TWISTn中的每个是1位伪随机控制信号。在一些实施例中，控制信号SEL_TWIST1-SEL_TWISTn是相同的或相关的。在一些实施例中，通过单个随机数生成器提供控制信号SEL_TWIST1-SEL_TWISTn中的每个，并且控制信号SEL_TWIST1-SEL_TWISTn彼此不相关。
图8示出根据本发明的一些实施例的说明图1的存储器10的示例框图的存储器800。存储器800是由IC 100的电源VDD供电的嵌入式存储器。此外，存储器800可以是由控制器20控制的易失性存储器或非易失性存储器。
存储器800包括存储器阵列810A、存储器阵列810B和读取电路820。在一些实施例中，存储器阵列810A中的存储器单元的数量与存储器阵列810B中的存储器单元的数量相同。此外，存储器阵列810A或810B中的一个是能够存储主数据的主阵列，并且另一存储器阵列是能够存储与主数据互补的互补数据的辅助阵列。
读取电路820能够响应于来自控制器20的存取地址信号ADDR(例如图1的ADDR)而同时从存储器阵列810A和存储器阵列810B读取数据。读取电路820包括解码电路830、感测电路840、输出缓冲器850、转换电路880和随机数生成器870。与图2中的读取电路220相比，读取电路820包括连接在感测电路840和输出缓冲器850之间的转换电路880。
在解码电路830中，响应于与来自控制器20的存取地址信号ADDR相对应的地址信号SEL_ADDR，解码器835A选择性地向感测电路840提供数据Data1的信号DOUT。同时，解码器835B还选择性地向感测电路840提供数据Data2的信号DOUTB。如上所述，对应于存取地址信号ADDR的数据Data1与对应于存取地址信号ADDR的数据Data2互补。类似地，信号DOUT与信号DOUTB互补。在一些实施例中，由控制器20提供地址信号SEL_ADDR。在一些实施例中，由存储器800的其他电路(未示出)提供地址信号SEL_ADDR。
感测电路840包括感测放大器845A和感测放大器845B。通过感测放大器845A放大信号DOUT和参考信号Vref之间的电压偏差以向转换电路880提供感测信号SAOUT。类似地，通过感测放大器845B放大信号DOUBT和参考信号Vref之间的电压偏差以向转换电路880提供感测信号SAOUTB。如上所述，感测信号SAOUT与感测信号SAOUTB互补。
在感测电路840中，感测放大器845A和845B具有相同的电路和配置。应当注意，感测放大器845A和845B用作实例以示出简单的示意图，并且不旨在限制本发明。可以在感测电路840中使用能够放大位线的电压等级或电流等级的小偏差的任何感测放大器。
转换电路880包括一对选择器885A和885B。响应于来自随机数生成器870的控制信号SEL_TWIST，选择器865A选择性地提供感测信号SAOUT或SAOUTB中的一个作为信号T_DOUT，并向输出缓冲器850提供信号T_DOUT。同时，选择器885B选择性地提供其他感测信号作为信号T_DOUTB，并向输出缓冲器850提供信号T_DOUTB。
例如，如果控制信号SEL_TWIST处于诸如“0”的第一逻辑电平，则控制信号SEL_TWIST控制选择器885A以提供感测信号SAOUT作为信号T_DOUT，并且控制选择器885B以提供感测信号SAOUTB作为信号T_DOUTB。相反，如果控制信号SEL_TWIST处于诸如“1”的第二逻辑电平，则控制信号SEL_TWIST控制选择器885A以提供感测信号SAOUTB作为信号T_DOUT，并且控制选择器885B以提供感测信号SAOUT作为信号T_DOUTB。
如上所述，控制信号SEL_TWIST具有由随机数生成器870提供的随机值。此外，可以通过转换电路880随机交换提供给输出缓冲器850的感测信号SAOUT和SAOUTB。
输出缓冲器850包括选择器855。响应于指示哪个存储器阵列是主阵列以及是否已经交换感测信号SAOUT和SAOUTB的控制信号SEL_ARRAY_TWIST，选择器855选择性地提供来自选择器885A的信号T_DOUT或来自选择器885B的信号T_DOUTB作为输出Q_OUT。在一些实施例中，根据控制信号SEL_TWIST通过控制器20提供控制信号SEL_ARRAY_TWIST。在一些实施例中，由随机数生成器870或存储器800的其他电路(未示出)提供控制信号SEL_ARRAY_TWIST。
如果存储器阵列810A是主阵列并且存储器阵列810B是辅助阵列，并且不通过转换电路880交换感测信号SAOUT和SAOUTB(例如，T_DOUT＝SAOUT和T_DOUTB＝SAOUTB)，则控制信号SEL_ARRAY_TWIST控制选择器855以提供信号T_DOUT作为输出Q_OUT。
如果存储器阵列810A是主阵列并且存储器阵列810B是辅助阵列，以及已经通过转换电路880交换感测信号SAOUT和SAOUTB(例如T_DOUT＝SAOUTB和T_DOUTB＝SAOUT)，则控制信号SEL_ARRAY_TWIST控制选择器855以提供信号T_DOUTB作为输出Q_OUT。
如果存储器阵列810A是辅助阵列并且存储器阵列810B是主阵列，以及不通过转换电路880交换感测信号SAOUT和SAOUTB(例如T_DOUT＝SAOUT和T_DOUTB＝SAOUTB)，则控制信号SEL_ARRAY_TWIST控制选择器855以提供信号T_DOUTB作为输出Q_OUT。
如果存储器阵列810A是辅助阵列并且存储器阵列810B是主阵列，以及已经通过转换电路880交换感测信号SAOUT和SAOUTB(例如T_DOUT＝SAOUTB和T_DOUTB＝SAOUT)，则控制信号SEL_ARRAY_TWIST控制选择器855以提供信号T_DOUT作为输出Q_OUT。
类似地，通过使用转换电路880随机交换感测放大器845A和845B的输出，可以避免由不同的感测放大器845A和845B导致的读取电流不匹配。
在一些实施例中，存储器800包括解码电路830和感测电路840之间的另一转换电路，诸如图4的转换电路460，以便随机地交换提供给感测放大器845A和845B的信号DOUT和DOUTB。
在一些实施例中，本发明的实施例的每个存储器还包括写入电路。在存储器中，写入电路能够响应于存取地址信号ADDR以将编程数据存储到主阵列和辅助阵列。应当注意，要存储到主阵列中的编程数据与要存储到辅助阵列中的编程数据互补。
图9示出了根据本发明的一些实施例示出存储器(例如，图1的100、图2的200、图4的400和图8的800)的读取方法的流程图。如上所述，存储器包括第一存储器阵列(例如，图2的210A、图4的410A和图8)的810A)和第二存储器阵列(例如，图2的210B、图4的410B、图8的810B)，并且第一存储器阵列和第二存储器阵列中的一个是主阵列，而另一存储器阵列是辅助阵列。
在操作S910中，响应于地址信号ADDR，从第一存储器阵列获得第一数据Data1，并且从第二存储器阵列获得第二数据Data2。如上所述，第一数据Data1与第二数据Data2互补。
在操作S920中，根据控制信号SEL_ARRAY或SEL_ARRAY_TWIST，选择性地提供第一数据Data1或第二数据Data2作为输出Q_OUT，并且控制信号SEL_ARRAY或SEL_ARRAY_TWIST指示哪个存储器阵列是主阵列。
在一些实施例中，存储器的输出缓冲器(例如，图2的250，图4的450和图8的850)包括选择器，其中，该选择器能够根据控制信号SEL_ARRAY或SEL_ARRAY_TWIST选择性地提供感测信号SAOUT或感测信号SAOUTB作为输出Q_OUT。存储器的感测电路(例如，图2的240，图4的440和图8的840)能够根据第一数据Data1和第二数据Data2提供感测信号SAOUT和SAOUTB。
在一些实施例中，转换电路(例如，图8的880)能够随机地交换要提供给输出缓冲器的感测信号SAOUT和感测信号SAOUTB。在一些实施例中，转换电路(例如，图4的460)能够随机地交换要提供给感测电路的第一数据Data1和第二数据Data2。
本发明提供了具有对称的读取电流曲线的存储器的实施例。第一存储器阵列用于存储主数据，并且第二存储器阵列用于存储与主数据互补的互补数据。通过同时读取第一存储器阵列和第二存储器阵列以获得主数据，从而获得对称的读取电流曲线。因此，当读取主数据时，还读取互补数据，并且难以通过电探测存储器的功耗来反向推导(reverse)读取数据。此外，通过随机交换与要提供给感测放大器的主数据和互补数据相对应的信号，可以改善通过不同的感测放大器导致的读取电流不匹配。此外，通过随机交换与主数据和互补数据相对应的由感测放大器提供的信号，还可以改善通过不同的感测放大器导致的读取电流不匹配。根据实施例，黑客难以通过各种电方法获得存储在第一存储器阵列和第二存储器阵列中的数据，并且保护存储的数据。在一些实施例中，所存储的数据包括关于识别(ID)码、保密数据、指纹码等的信息。
在一些实施例中，提供具有对称的读取电流曲线的存储器。存储器包括通过多个存储器单元形成的第一存储器阵列，通过多个存储器单元形成的第二存储器阵列以及读取电路。读取电路包括连接至第一存储器阵列的第一解码器，连接至第二存储器阵列的第二解码器和输出缓冲器。第一解码器根据第一地址信号从第一存储器阵列获得第一数据。第二解码器根据第一地址信号从第二存储器阵列获得第二数据。输出缓冲器根据控制信号选择性地提供第一数据或第二数据作为输出。第一数据与第二数据互补。
在实施例中，所述读取电路还包括：第一感测放大器，连接在所述第一解码器和所述输出缓冲器之间，并且配置为根据参考信号和所述第一数据提供第一感测信号；以及第二感测放大器，连接在所述第二解码器和所述输出缓冲器之间，并且配置为根据所述参考信号和所述第二数据提供第二感测信号。
在实施例中，所述输出缓冲器包括：第一选择器，连接至所述第一感测放大器和所述第二感测放大器，并且配置为根据所述控制信号选择性地提供所述第一感测信号或所述第二感测信号作为所述输出。
在实施例中，所述第一解码器包括：第二选择器，连接在所述第一存储器阵列和所述第一感测放大器之间，并且配置为根据所述第一地址信号选择性地向所述第一感测放大器提供所述第一数据的信号，其中，所述第二解码器包括：第三选择器，连接在所述第二存储器阵列和所述第二感测放大器之间，并且配置为根据所述第一地址信号选择性地向所述第二感测放大器提供所述第二数据的信号，其中，所述第一数据的信号与所述第二数据的信号互补。
在实施例中，存储器还包括：写入电路，配置为根据第二地址信号将第一编程数据存储到所述第一存储器阵列，并且根据所述第二地址信号将第二编程数据存储到所述第二存储器阵列，其中，所述第一编程数据与所述第二编程数据互补。
在实施例中，所述第一存储器阵列中的存储器单元的数量与所述第二存储器阵列中的存储器单元的数量相同。
在实施例中，当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，所述控制信号控制所述输出缓冲器以提供所述第一数据作为所述输出，以及当所述第一存储器阵列是辅助阵列，并且所述第二存储器阵列是主阵列，所述控制信号控制所述输出缓冲器以提供所述第二数据作为所述输出。
在一些实施例中，提供具有对称的读取电流曲线的存储器。存储器包括通过多个存储器单元形成的第一存储器阵列，通过多个存储器单元形成的第二存储器阵列以及读取电路。读取电路包括第一感测放大器、第二感测放大器、交换单元、随机数生成器和输出缓冲器。第一读取放大器根据参考信号和第一数据提供第一感测信号。第二感测放大器根据参考信号和第二数据提供第二感测信号。交换单元根据控制信号将第一感测放大器选择性地连接至第一存储器阵列或第二存储器阵列以便提供第一数据，并且根据控制信号将第二感测放大器选择性地连接至另一存储器阵列以便提供第二数据。随机数生成器生成控制信号。输出缓冲器根据控制信号选择性地提供第一感测信号或第二感测信号作为输出。第一数据与第二数据互补。
在实施例中，所述读取电路还包括：第一解码器，连接在所述第一存储器阵列和所述交换单元之间，配置为根据第一地址信号从所述第一存储器阵列提供所述第一数据；以及第二解码器，连接在所述第二存储器阵列和所述交换单元之间，配置为根据所述第一地址信号从所述第二存储器阵列提供所述第二数据。
在实施例中，所述第一解码器包括：第一选择器，连接在所述第一存储器阵列和所述交换单元之间，并且配置为根据所述第一地址信号向所述交换单元选择性地提供存储在所述第一存储器阵列中的所述第一数据的信号，其中，所述第二解码器包括：第二选择器，连接在所述第二存储器阵列和所述交换单元之间，并且配置为根据所述第一地址信号向所述交换单元选择性地提供存储在所述第二存储器阵列中的所述第二数据的信号，其中，存储在所述第一存储器阵列中的数据的信号与存储在所述第二存储器阵列中的数据的信号互补，其中，所述交换单元根据所述控制信号选择性地提供存储在所述第一存储器阵列和所述第二存储器阵列中的一个存储器阵列中的数据的信号作为所述第一数据，并且根据所述控制信号提供存储在另一个存储器阵列中的数据的信号作为所述第二数据。
在实施例中，所述交换单元包括：第三选择器，连接在所述第一存储器阵列、所述第二存储器阵列和所述第一感测放大器之间，并且配置为根据所述控制信号选择性地提供存储在所述第一存储器阵列和所述第二存储器阵列的一个存储器阵列中的数据作为所述第一数据；以及第四选择器，连接在所述第一存储器阵列、所述第二存储器阵列和所述第二感测放大器之间，并且配置为根据所述控制信号选择性地提供存储在另一个存储器阵列中的数据作为所述第二数据。
在实施例中，存储器还包括：写入电路，配置为根据第二地址信号将第一编程数据存储到所述第一存储器阵列，并且根据所述第二地址信号将第二编程数据存储到所述第二存储器阵列，其中，所述第一编程数据与所述第二编程数据互补。
在实施例中，所述第一存储器阵列中的存储器单元的数量与所述第二存储器阵列中的存储器单元的数量相同。
在实施例中，所述控制信号控制所述交换单元以将所述第二存储器阵列连接至所述第一感测放大器并将所述第一存储器阵列连接至所述第二感测放大器，其中，当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，所述控制信号控制所述输出缓冲器以提供所述第二感测信号作为所述输出，并且当所述第一存储器阵列是辅助阵列并且所述第二存储器阵列是主阵列时，所述控制信号控制所述输出缓冲器以提供所述第一感测信号作为所述输出。
在一些实施例中，提供一种用于存储器的读取方法。根据地址信号从存储器的第一存储器阵列获得第一数据。根据地址信号从存储器的第二存储器阵列获得第二数据。根据控制信号选择性地提供第一数据或第二数据作为输出，其中第一数据与第二数据互补。
在实施例中，所述第一存储器阵列中的多个存储器单元的数量与所述第二存储器阵列中的多个存储器单元的数量相同。
在实施例中，当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，根据所述控制信号，所述第一数据提供为所述输出，以及当所述第一存储器阵列是辅助阵列并且所述第二存储器阵列是主阵列时，根据所述控制信号，所述第二数据提供为所述输出。
在实施例中，所述存储器的读取电路包括：第一解码器，连接至所述第一存储器阵列并且配置为根据所述地址信号从所述第一存储器阵列获得所述第一数据；第二解码器，连接至所述第二存储器阵列并且配置为根据所述地址信号从所述第二存储器阵列获得所述第二数据；以及输出缓冲器，配置为根据所述控制信号选择性地提供所述第一数据或所述第二数据作为所述输出。
在实施例中，所述存储器的读取电路还包括：第一感测放大器，连接在所述第一解码器和所述输出缓冲器之间，并且配置为根据参考信号和所述第一数据提供第一感测信号；以及第二感测放大器，连接在所述第二解码器和所述输出缓冲器之间，并且配置为根据所述参考信号和所述第二数据提供第二感测信号。
在实施例中，所述输出缓冲器包括：第一选择器，连接至所述第一感测放大器和所述第二感测放大器，并且配置为根据所述控制信号选择性地提供所述第一感测信号或所述第二感测信号作为所述输出。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器，包括：
第一存储器阵列，由多个存储器单元形成；
第二存储器阵列，由多个存储器单元形成；以及
读取电路，包括：
第一解码器，连接至所述第一存储器阵列，配置为根据第一地址信号从所述第一存储器阵列获得第一数据；
第二解码器，连接至所述第二存储器阵列，配置为在从所述第一存储器阵列获得所述第一数据的同时根据所述第一地址信号从所述第二存储器阵列获得第二数据；
第一感测放大器，连接在所述第一解码器和输出缓冲器之间，并且配置为根据参考信号和所述第一数据提供第一感测信号；
第二感测放大器，连接在所述第二解码器和所述输出缓冲器之间，并且配置为根据所述参考信号和所述第二数据提供第二感测信号；
交换单元，配置为根据控制信号选择性地交换所述第一感测信号和所述第二感测信号；
随机数生成器，配置为生成所述控制信号；和
所述输出缓冲器，配置为根据所述控制信号选择性地提供交换的所述第一感测信号或交换的所述第二感测信号作为输出，
其中，所述第一数据与所述第二数据互补。
2.根据权利要求1所述的存储器，其中，
当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，所述输出缓冲器提供所述第一感测信号作为输出。
3.根据权利要求2所述的存储器，其中，所述输出缓冲器包括：
第一选择器，连接至所述第一感测放大器和所述第二感测放大器，并且配置为根据所述控制信号选择性地提供所述第一感测信号或所述第二感测信号作为所述输出。
4.根据权利要求2所述的存储器，其中，所述第一解码器包括：
第二选择器，连接在所述第一存储器阵列和所述第一感测放大器之间，并且配置为根据所述第一地址信号选择性地向所述第一感测放大器提供所述第一数据的信号，
其中，所述第二解码器包括：
第三选择器，连接在所述第二存储器阵列和所述第二感测放大器之间，并且配置为根据所述第一地址信号选择性地向所述第二感测放大器提供所述第二数据的信号，
其中，所述第一数据的信号与所述第二数据的信号互补。
5.根据权利要求1所述的存储器，还包括：
写入电路，配置为根据第二地址信号将第一编程数据存储到所述第一存储器阵列，并且根据所述第二地址信号将第二编程数据存储到所述第二存储器阵列，
其中，所述第一编程数据与所述第二编程数据互补。
6.根据权利要求1所述的存储器，其中，所述第一存储器阵列中的存储器单元的数量与所述第二存储器阵列中的存储器单元的数量相同。
7.根据权利要求1所述的存储器，其中，当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，所述控制信号控制所述输出缓冲器以提供所述第一数据作为所述输出，以及当所述第一存储器阵列是辅助阵列，并且所述第二存储器阵列是主阵列，所述控制信号控制所述输出缓冲器以提供所述第二数据作为所述输出。
8.一种存储器，包括：
第一存储器阵列，由多个存储器单元形成；
第二存储器阵列，由多个存储器单元形成；以及
读取电路，包括：
第一感测放大器，配置为根据参考信号和第一数据提供第一感测信号；
第二感测放大器，配置为根据所述参考信号和第二数据提供第二感测信号；
交换单元，配置为根据控制信号选择性地将所述第一感测放大器连接至所述第一存储器阵列和所述第二存储器阵列中的一个存储器阵列，以提供第一数据，并且根据所述控制信号选择性地将所述第二感测放大器连接至另一个存储器阵列以提供所述第二数据；
随机数生成器，配置为生成所述控制信号；和
输出缓冲器，配置为根据所述控制信号选择性地提供所述第一感测信号或所述第二感测信号作为输出，
其中，所述第一数据与所述第二数据互补。
9.根据权利要求8所述的存储器，其中，所述读取电路还包括：
第一解码器，连接在所述第一存储器阵列和所述交换单元之间，配置为根据第一地址信号从所述第一存储器阵列提供所述第一数据；以及
第二解码器，连接在所述第二存储器阵列和所述交换单元之间，配置为根据所述第一地址信号从所述第二存储器阵列提供所述第二数据。
10.根据权利要求9所述的存储器，其中，所述第一解码器包括：
第一选择器，连接在所述第一存储器阵列和所述交换单元之间，并且配置为根据所述第一地址信号向所述交换单元选择性地提供存储在所述第一存储器阵列中的所述第一数据的信号，
其中，所述第二解码器包括：
第二选择器，连接在所述第二存储器阵列和所述交换单元之间，并且配置为根据所述第一地址信号向所述交换单元选择性地提供存储在所述第二存储器阵列中的所述第二数据的信号，
其中，存储在所述第一存储器阵列中的数据的信号与存储在所述第二存储器阵列中的数据的信号互补，
其中，所述交换单元根据所述控制信号选择性地提供存储在所述第一存储器阵列和所述第二存储器阵列中的一个存储器阵列中的数据的信号作为所述第一数据，并且根据所述控制信号提供存储在另一个存储器阵列中的数据的信号作为所述第二数据。
11.根据权利要求8所述的存储器，其中，所述交换单元包括：
第三选择器，连接在所述第一存储器阵列、所述第二存储器阵列和所述第一感测放大器之间，并且配置为根据所述控制信号选择性地提供存储在所述第一存储器阵列和所述第二存储器阵列的一个存储器阵列中的数据作为所述第一数据；以及
第四选择器，连接在所述第一存储器阵列、所述第二存储器阵列和所述第二感测放大器之间，并且配置为根据所述控制信号选择性地提供存储在另一个存储器阵列中的数据作为所述第二数据。
12.根据权利要求8所述的存储器，还包括：
写入电路，配置为根据第二地址信号将第一编程数据存储到所述第一存储器阵列，并且根据所述第二地址信号将第二编程数据存储到所述第二存储器阵列，
其中，所述第一编程数据与所述第二编程数据互补。
13.根据权利要求8所述的存储器，其中，所述第一存储器阵列中的存储器单元的数量与所述第二存储器阵列中的存储器单元的数量相同。
14.根据权利要求8所述的存储器，其中，所述控制信号控制所述交换单元以将所述第二存储器阵列连接至所述第一感测放大器并将所述第一存储器阵列连接至所述第二感测放大器，其中，当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，所述控制信号控制所述输出缓冲器以提供所述第二感测信号作为所述输出，并且当所述第一存储器阵列是辅助阵列并且所述第二存储器阵列是主阵列时，所述控制信号控制所述输出缓冲器以提供所述第一感测信号作为所述输出。
15.一种用于存储器的读取方法，包括：
根据地址信号从所述存储器的第一存储器阵列获得第一数据；
在从所述第一存储器阵列获得所述第一数据的同时根据所述地址信号从所述存储器的第二存储器阵列获得第二数据；
响应于随机信号交换所述第一数据和所述第二数据；以及
根据控制信号选择性地提供交换的所述第一数据或交换的所述第二数据作为输出，
其中，所述第一数据与所述第二数据互补。
16.根据权利要求15所述的用于存储器的读取方法，其中，所述第一存储器阵列中的多个存储器单元的数量与所述第二存储器阵列中的多个存储器单元的数量相同。
17.根据权利要求15所述的用于存储器的读取方法，其中，当所述第一存储器阵列是主阵列并且所述第二存储器阵列是辅助阵列时，根据所述控制信号，所述第一数据提供为所述输出，以及当所述第一存储器阵列是辅助阵列并且所述第二存储器阵列是主阵列时，根据所述控制信号，所述第二数据提供为所述输出。
18.根据权利要求15所述的用于存储器的读取方法，其中，所述存储器的读取电路包括：
第一解码器，连接至所述第一存储器阵列并且配置为根据所述地址信号从所述第一存储器阵列获得所述第一数据；
第二解码器，连接至所述第二存储器阵列并且配置为根据所述地址信号从所述第二存储器阵列获得所述第二数据；以及
输出缓冲器，配置为根据所述控制信号选择性地提供所述第一数据或所述第二数据作为所述输出。
19.根据权利要求18所述的用于存储器的读取方法，其中，所述存储器的读取电路还包括：
第一感测放大器，连接在所述第一解码器和所述输出缓冲器之间，并且配置为根据参考信号和所述第一数据提供第一感测信号；以及
第二感测放大器，连接在所述第二解码器和所述输出缓冲器之间，并且配置为根据所述参考信号和所述第二数据提供第二感测信号。
20.根据权利要求19所述的用于存储器的读取方法，其中，所述输出缓冲器包括：
第一选择器，连接至所述第一感测放大器和所述第二感测放大器，并且配置为根据所述控制信号选择性地提供所述第一感测信号或所述第二感测信号作为所述输出。
CN201711057032.5A 2016-12-13 2017-10-27 具有对称的读取电流曲线的存储器及其读取方法 Active CN108615538B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662433538P 2016-12-13 2016-12-13
US62/433,538 2016-12-13
US15/619,084 2017-06-09
US15/619,084 US10269420B2 (en) 2016-12-13 2017-06-09 Memory with symmetric read current profile and read method thereof

Publications (2)

Publication Number Publication Date
CN108615538A CN108615538A (zh) 2018-10-02
CN108615538B true CN108615538B (zh) 2022-01-04

Family

ID=62201538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711057032.5A Active CN108615538B (zh) 2016-12-13 2017-10-27 具有对称的读取电流曲线的存储器及其读取方法

Country Status (3)

Country Link
US (1) US20230230635A1 (zh)
CN (1) CN108615538B (zh)
DE (1) DE102017114986B4 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5819305A (en) * 1996-08-23 1998-10-06 Motorola, Inc. Method and apparatus for configuring operating modes in a memory
US6266792B1 (en) * 1995-06-14 2001-07-24 Hitachi, Ltd. Semiconductor memory, memory device, and memory card
CN101866689A (zh) * 2009-04-14 2010-10-20 台湾积体电路制造股份有限公司 小摆幅存储器信号的电路与方法
CN102652311A (zh) * 2009-12-10 2012-08-29 国际商业机器公司 高速访问存储器和方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758988A (en) 1985-12-12 1988-07-19 Motorola, Inc. Dual array EEPROM for high endurance capability
US20020042867A1 (en) 1998-06-04 2002-04-11 Alva Henderson Variable word length data memory
US6310880B1 (en) * 2000-03-17 2001-10-30 Silicon Aquarius, Inc. Content addressable memory cells and systems and devices using the same
US7133324B2 (en) 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
US10140044B2 (en) 2016-03-31 2018-11-27 Qualcomm Incorporated Efficient memory bank design

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266792B1 (en) * 1995-06-14 2001-07-24 Hitachi, Ltd. Semiconductor memory, memory device, and memory card
US5819305A (en) * 1996-08-23 1998-10-06 Motorola, Inc. Method and apparatus for configuring operating modes in a memory
CN101866689A (zh) * 2009-04-14 2010-10-20 台湾积体电路制造股份有限公司 小摆幅存储器信号的电路与方法
CN102652311A (zh) * 2009-12-10 2012-08-29 国际商业机器公司 高速访问存储器和方法

Also Published As

Publication number Publication date
US20230230635A1 (en) 2023-07-20
DE102017114986A1 (de) 2018-06-14
DE102017114986B4 (de) 2021-07-29
CN108615538A (zh) 2018-10-02

Similar Documents

Publication Publication Date Title
US11069401B2 (en) Memory with symmetric read current profile and read method thereof
US9741447B2 (en) Semiconductor device including fuse circuit
KR100633815B1 (ko) 판독 시 및 대기 시에 있어서의 소비 전력을 저감하는것이 가능한 반도체 기억 장치
KR101139163B1 (ko) 반도체 메모리
US10360091B2 (en) Semiconductor memory device
US20210027814A1 (en) Data processing system and method for generating a digital code with a physically unclonable function
US8488401B2 (en) Semiconductor storage device
US10007588B2 (en) Full address coverage during memory array built-in self-test with minimum transitions
JP2008198337A (ja) 半導体記憶装置
CN108615538B (zh) 具有对称的读取电流曲线的存储器及其读取方法
JP2009076169A (ja) 半導体記憶装置
JP4284331B2 (ja) 不揮発性半導体記憶装置のアクセス方法
US20150058664A1 (en) Dynamic memory cell replacement using column redundancy
US20080294912A1 (en) Semiconductor memory device
US6704229B2 (en) Semiconductor test circuit for testing a semiconductor memory device having a write mask function
KR101674803B1 (ko) 메모리 장치 및 그 동작 방법
JP2009158043A (ja) 半導体集積回路及びその不安定ビットの検出方法
TWI525624B (zh) 記憶體及其操作方法
JPH06259997A (ja) 半導体記憶装置
JP2008171494A (ja) 連想メモリ装置
JP2017130246A (ja) ラッチ回路及び半導体記憶装置
KR20140062282A (ko) 반도체 메모리 장치
KR20080051842A (ko) 멀티 비트 병렬 테스트 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant