JP2008171494A - 連想メモリ装置 - Google Patents

Abstract

【課題】連想メモリ装置特有の検索機能のテスト時間を半減する。
【解決手段】共通のワード線ＷＬに接続して１ワード分のデータが記憶できるようにした複数のメモリセル１と、各メモリセル１に接続され検索データを受けて当該メモリセル１の記憶データと検索データとの比較を行う複数の一致検出回路２とを有するよう連想メモリワード回路６Ａを構成し、その連想メモリワード回路６Ａを複数アレイ配置して連想メモリ装置を構成する。各メモリセル１の２個のインバータに２本の動作電圧供給線２１，２２により個別に動作電圧ＶＤＤ１，ＶＤＤ２を供給する。そして、動作電圧ＶＤＤ１，ＶＤＤ２の立ち上げに時間差を設けることにより、前記複数の連想メモリワード回路６Ａのワードメモリに、互いに異なる検索テストデータを記憶する。
【選択図】図２

Description

本発明は、電源投入時にテストデータをプログラムして検索機能のテストを高速化できるようにした連想メモリ装置に関するものである。

連想メモリ装置は高速な検索機能を持ったメモリ装置である。図８に、連想メモリ装置に使用されるメモリセル１と一致検出回路２の構成を示す。メモリセル１において、ＭＰ１，ＭＮ１はインバータＩＮＶ１を構成するＰ型、Ｎ型のＭＯＳトランジスタ、ＭＰ２，ＭＮ２はインバータＩＮＶ２を構成するＰ型、Ｎ型のＭＯＳトランジスタであり、インバータＩＮＶ１の入力がインバータＩＮＶ２の出力（ノードＮ２）に、インバータＩＮＶ２の入力がインバータＩＮＶ１の出力（ノードＮ１）に、それぞれ接続されることにより、ＳＲＡＭメモリセルが構成されている。ＭＮ３，ＭＮ４はワード線ＷＬが“Ｈ”にされたときオンして、ビット線ＢＬ，ＢＬＮをノードＮ１，Ｎ２に接続するＮ型のＭＯＳトランジスタである。ＳＢＬ，ＳＢＬＮは検索ビット線、ＭＬは一致検出回路２で得られた一致情報（又は不一致情報）を伝達するための一致線である。

図９は、メモリセル１と一致検出回路２の組が複数集まって構成された１つの検索単位を示す図であり、１つの検索単位当り１つの一致情報を発生する１つの一致フラグ回路３が存在し、当該一致フラグ回路３と、左の検索単位からの一致情報と上からの一致情報との論理和をそれぞれ右（Ｘ）方向と下（Ｙ）方向に伝達する一致伝達回路４，５回路が備えられる。

図９に示す１つの検索単位が１つのワードを表す連想メモリワード回路６Ｄとなっている場合について、以下説明する。図１０に示すように、図９に示した連想メモリワード回路６Ｄをアレイ状に配列させ、ワード線ドライバ回路７およびビット線／検索ビット線ドライバ回路８と、ロウエンコーダ回路９およびカラムエンコーダ回路１０を付加することにより、連想メモリ装置が構成される。

検索時の動作の概略を説明する。検索情報を各検索ビット線ＳＢＬ，ＳＢＬＮから各一致検出回路２に供給したとき、図１１に示すように、ある連想メモリワード回路６Ｄ１のみがそこに記憶されたワードと検索ワードとが一致した場合、当該連想メモリワード回路６Ｄ１から右（Ｘ）方向と下（Ｙ）方向に一致情報が伝達し（太線で示す）、それぞれ、ロウエンコーダ回路９とカラムエンコーダ回路１０に入力される。各エンコーダ回路９，１０では、一致線をアドレスに変換（エンコード）して、一致アドレスが生成される。

図１１の例はシングルヒット（一致がひとつのみ）の場合であったが、図１２に示すように、２つの連想メモリワード回路６Ｄ１，６Ｄ２あるいはそれ以上が一致した場合（マルチヒット）は、各エンコーダ回路９，１０に２つ所以上の一致情報が入力されるため、アドレスに変換ができない。これを解決するために、図１３に示すように、ロウエンコーダ回路９の手前にロウプライオリティ回路１１を設け、カラムエンコーダ回路１０の手前にカラムプライオリティ回路１２を設けている連想メモリがある。

ところで、連想メモリ装置には、有効なデータを書き込んでいない連想メモリワード回路が必ずといっていいほど存在する。そのため、そのような連想メモリワード回路が検索動作で一致情報を生成しないように、連想メモリ装置には検索マスク機能が追加されている。すなわち、各連想メモリワード回路に対し、１ビットずつ検索データをマスクする検索マスクビットを持たせて、有効なデータが存在しない場合には常に不一致情報を生成するようにしている。図１４に一致フラグ回路３に不一致情報を入力させる検索マスクセル１３を付加した連想メモリワード回路６Ｅの構成を示す。この検索マスクセル１３のビットについては連想メモリ装置を使用する前にマスクデータを記憶する必要がある。

これを発展させ、図１５に示すように、メモリセル１と一致検出回路２の組毎に１つの検索マスクセル１３を付加させた連想メモリワード回路６Ｆからなる連想メモリ装置も存在する。この場合の一致検出回路２としては、図１６、図１７に示すような回路が使用される。

図１６に示す一致検出回路２Ａは、４個のＮ型のＭＯＳトランジスタＭＮ３１〜ＭＮ３４により構成されている。この一致検出回路２Ａは、メモリセル１に記憶されたデータと同じデータが検索マスクセル１３に記憶されているきはマスクされず、有効となる。すなわち、検索データとメモリセル１のデータとの一致検出が行われる。しかし、メモリセル１に“１”が記憶され、かつ、検索マスクセル１３に“０”が記憶されたときは、マスクされ、無効となる。

図１７に示す一致検出回路２Ｂは、５個のＮ型のＭＯＳトランジスタＭＮ４１〜ＭＮ４５により構成されている。この一致検出回路２Ｂは、検索マスクセル１３に“１”が記憶されているときはマスクされず、有効となる。すなわち、検索データとメモリセル１のデータとの一致検出が行われる。しかし、検索マスクセル１３に“０”が記憶されたときはマスクされ、無効となる。

以上説明した連想メモリ装置は、そのテストを行うとき、通常のメモリのテストに加えて、検索機能のテストが必須である。この検索機能のテストは、各連想メモリワード回路に備えられている一致検出回路、エンコーダ、プライオリティ回路を対象に行われる。

ところが、マルチヒットに対応しない連想メモリ装置においては、各連想メモリワード回路の一致検出回路のテストをする場合、各連想メモリワード回路をひとつずつ一致させる必要がある。つまり、検索テストのためのテストデータの記憶（初期化）において、全ての連想メモリワード回路について全て異なるデータを書き込む必要があり、ｎ個の連想メモリワード回路（ｎワード）が存在する連想メモリ装置においては、初期化にｎサイクルを要し、検索テストの準備に時間がかかってしまう。

マルチヒットに対応した連想メモリ装置においても、一回の検索で出力される一致アドレスはひとつであるため、全部の連想メモリワード回路の一致検出回路のテスト方法は上と同じ方法とならざるを得ないため、同様にテストの初期化に時間がかかり、検索テストの準備に時間がかかってしまう。

本発明の目的は、連想メモリ装置特有の検索機能のテスト時間を半減することができるようにした連想メモリ装置を提供することである。

上記目的を達成するために、請求項１にかかる発明の連想メモリ装置は、第１および第２のインバータの入力と出力とが相互に接続されたメモリセルを所定個数だけ共通のワード線に接続して１ワード分のデータを記憶するようにし、１ワード分の検索データの供給を受けて前記複数のメモリセルに対応した複数の一致検出回路において前記複数のメモリセルの１ワード分のデータとの一致検出を行うよう連想メモリワード回路を構成し、該連想メモリワード回路を複数備えた連想メモリ装置において、前記各メモリセルの前記第１および第２のインバータは、互いに独立に動作電圧を供給する２本の動作電圧供給線の一方および他方に接続され、前記２本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給を所定の順番で開始することにより、前記複数の連想メモリワード回路に互いに異なるテストデータが記憶されるようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載の連想メモリ装置において、さらに検査回路を備え、該検査回路は、前記各連想メモリワード回路に前記テストデータが記憶された後に、前記各連想メモリワード回路の一致検出回路に、前記互いに異なるテストデータに対応する検索データを順に供給し、前記各連想メモリワード回路の一致検出回路から前記一致検出の結果を受け取ることにより、前記各連想メモリワード回路の一致検出回路の検査を行うことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の連想メモリ装置において、前記各連想メモリワード回路に、前記一致検出回路による一致検出を有効にするか無効にするかを決めるマスクデータが記憶される検索マスクセルが付加され、該検索マスクセルは入力と出力とが相互に接続された第３および第４のインバータを備え、前記各検索マスクセルの前記第３および第４のインバータは、前記２本の動作電圧供給線の一方および他方に接続され、前記２本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給を所定の順番で開始することにより、前記検索マスクセルに前記一致検出回路による一致検出を有効にするマスクデータが記憶されることを特徴とする。
請求項４にかかる発明は、請求項１又は２に記載の連想メモリ装置において、前記各連想メモリワード回路に、前記一致検出回路による一致検出を有効にするか無効にするかを決めるマスクデータが記憶される検索マスクセルが付加され、該検索マスクセルは入力と出力とが相互に接続された第３および第４のインバータを備え、前記各検索マスクセルの前記第３および第４のインバータは、互いに独立に動作電圧を供給する第３および第４の動作電圧供給線の一方および他方に接続され、該第３および第４の動作電圧供給線のそれぞれを通じた前記動作電圧の供給を所定の順番で開始することにより、前記検索マスクセルに前記一致検出回路による一致検出を有効にするマスクデータが記憶されることを特徴とする。

本発明によれば、動作電圧供給開始時に各連想メモリワード回路に所望のテストデータが記憶されるので、各メモリセルにテストデータを個々に供給する必要はなく、検索データを供給するのみで、検索機能のテストを実施することができ、テスト時間を半減することができる。また、検索マスクセルを備える連想メモリワード回路では、動作電圧供給開始時に一致検出回路の一致検出を有効とするマスクデータが記憶されるので、検索マスクセルが備わっている場合でも、テスト時間を半減することができる。

＜第１の実施例＞
図１に本発明の連想メモリ装置の連想メモリワード回路６のメモリセル１と一致検出回路２の実施例を示す。図１は、メモリセル１の動作電圧供給線を、動作電圧ＶＤＤ１を供給する動作電圧供給線２１と動作電圧ＶＤＤ２（＝ＶＤＤ１）を供給する動作電圧供給線２２に分離したものである。他の点は、前記図８に示した構成と同じである。ここでは、メモリセル１のインバータＩＮＶ１に動作電圧供給線２２を、インバータＩＮＶ２に動作電圧供給線２１を接続している。

本実施例では、これら動作電圧ＶＤＤ１，ＶＤＤ２を独立に制御することで、動作電圧供給直後にメモリセル１にテストデータを記憶する。例えば、動作電圧立上り順をＶＤＤ２→ＶＤＤ１にすれば、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”となるため、メモリセル１にはデータ“１”が記憶される。逆に、ＶＤＤ１→ＶＤＤ２にすれば、ノードＮ１が“Ｌ”、ノードＮ２が“Ｈ”となって、データ“０”が記憶される。このように、動作電圧ＶＤＤ１とＶＤＤ２の立上りの順序に応じて、メモリセル１に“１”、“０”の任意のデータをテストデータとして記憶できる。

図２は、このメモリセル１および一致検出回路２を使って構成した連想メモリワード回路６Ａを示す図である。この連想メモリワード回路６Ａを複数アレイ配置して連想メモリ装置を構成し、各メモリセル１の２系統の動作電圧を連想メモリ装置の外部からの動作電圧ＶＤＤ１，ＶＤＤ２の任意の組み合わせで接続することで、連想メモリワード回路６Ａにテストデータ又はその反転データを短時間のうちに記憶することができるようになる。つまり、検索テストためのメモリセル１の初期化が非常に短い時間で達成できることになる。もちろん、テストに限らず、通常使用時に初期化が必要であれば、そのデータをプログラムすることで初期化が不要となる。

図３は、連想メモリ装置のテストのための構成を示す図である。連想メモリワード回路６Ａをアレイ配置して構成した連想メモリ装置３１に、メモリセル１内部の独立させた２系統の動作電圧ＶＤＤ１，ＶＤＤ２の立ち上がり順序を制御する電圧供給制御回路３２を備えさせる。また、その電圧供給制御回路３２に対してテストデータの記憶（データ初期化）のための電圧供給制御信号を与えると共に、連想メモリアレイ３１に検索データを与え、その連想メモリ装置３１から検索結果を取り込みテストを行う検査回路３３を備えさせる。

検索機能のテスト手法は次の通りである。まず、全メモリセル１に対して、前記した動作電圧ＶＤＤ１，ＶＤＤ２の立上り順序によって、テストデータを書き込む。このデータは、連想メモリワード回路６Ａ毎に相互間で比較した場合に、全ての連想メモリワード回路６Ａで異なるデータ（ワード）を持つようにする。このテストデータの書き込みにおいては、従来では、検査装置がｎサイクルの時間をかけてｎ個の連想メモリワード回路６Ａに所望のテストデータを順次記憶していたのに対し、本発明においては、電圧供給制御回路３２に電圧ＶＤＤ１とＶＤＤ２の立上り順を決める電圧供給制御信号を与えるのみでテストデータの記憶が完了する。連想メモリワード回路６Ａの数ｎが大きくなればなるほど、従来のテストデータの記憶時間（ｎサイクル）と本発明の動作電圧立ち上がり制御によるテストデータの記憶時間の差は大きくなっていく。昨今のメモリ容量の増加傾向を考えれば、連想メモリ装置においても容量増加傾向は必然である。したがって、本発明のテストデータの記憶時間は、従来に比較して、無視できるほどに小さくなると考えても良い。

テストデータの記憶後、検査回路３３から、検索データを全ての連想メモリワード回路６Ａの検索ビット線ＳＢＬ，ＳＢＬＮに供給し、全てのビットで一致が検出された連想メモリワード回路６Ａを一致フラグ回路３で検出する。その検出結果は、図１０〜図１４で説明したロウエンコーダ回路９およびカラムエンコーダ回路１０に伝達され、一致したワードのアドレスが検索結果として検査回路３３に戻され、検査回路３３は予想されたアドレスとの一致を確認する。この操作を、検索データを変化させて、一致する連想メモリワード回路６Ａを変化させながら、ｎサイクル繰り返す。次に、反転のデータを連想メモリワード回路６に前記と同様に記憶し、反転した検索データで同様にｎサイクル分の検索を繰り返す。

＜第２の実施例＞
図４は、メモリセル１と一致検出回路２の他に、当該一致検出回路２毎に検索マスクセル１３を備える１ビット分の実施例を示す。ここでは、メモリセル１に接続される２本の動作電圧供給線２１，２２により、検索マスクセル１３にもメモリセル１と同様の動作電圧ＶＤＤ１，ＶＤＤ２を供給する。

図５は、このメモリセル１、一致検出回路２および検索マスクセル１３を使って構成した連想メモリワード回路６Ｂを示す図である。この連想メモリワード回路６Ｂを複数アレイ配置して連想メモリ装置を構成し、各メモリセル１および検索マスクセル１３に２系統の電源を連想メモリ装置の外部からの動作電圧ＶＤＤ１，ＶＤＤ２の任意の組み合わせで接続することで、各連想メモリワード回路６Ｂに１種類のテストデータ又はその反転データを短時間のうちに記憶することができるようになる。

検索機能のテスト中は検索マスクセル１３が一致検出回路２をマスクしないようにする必要がある。一致検出回路２として図１６に示した一致検出回路２Ａを使用する場合は、メモリセル１と対の検索マスクセル１３には、メモリセル１のテストデータと同じマスクデータが記憶されるようにする。この場合は、図４に示すように、インバータＩＮＶ１とＩＮＶ１１を動作電圧供給線２２に、インバータＩＮＶ２とＩＮＶ１２を動作電圧供給線２１に接続する。連想メモリワード回路６Ｂに含まれる他の検索マスクセルについても、図５に示されるように、対応するメモリセルのテストデータと同じマスクデータが記憶されるように、動作電圧供給線２１および２２を接続する。なお、検索機能のテスト手法は第１の実施例で説明した内容と同じである。

＜第３の実施例＞
図６は、メモリセル１と一致検出回路２の他に、当該一致検出回路２毎に検索マスクセル１３を備える１ビット分の別の実施例を示す。図７はこのメモリセル１、一致検出回路２および検索マスクセル１３を使って構成した連想メモリワード回路６Ｃを示す図である。ここでは、メモリセル１には２本の動作電圧供給線２１，２２により動作電圧ＶＤＤ１，ＶＤＤ２を供給し、検索マスクセル１３には別の２本の動作電圧供給線２３，２４により動作電圧ＶＤＤ３，ＶＤＤ４（＝ＶＤＤ３)を供給する。動作電圧供給線２１，２２，２３，２４は別系統の動作電圧供給線であり、それら４本の動作電圧供給線は、独立してその投入タイミングを設定できるものとする。

メモリセル１には、前記したように、動作電圧ＶＤＤ１，ＶＤＤ２の立上り順序の設定により、テストデータを任意に記憶する。検索マスクセル１３には、動作電圧ＶＤＤ３，ＶＤＤ４の立上り順序の設定により、一致検出回路２をマスクしないマスクデータを記憶する。一致検出回路２として図１６に示した一致検出回路２Ａを使用する場合は、メモリセル１に記憶されるテストデータと検索マスクセル１３に記憶されるマスクデータは同じにする必要がある。例えば、動作電圧供給線２１〜２４を図６および図７に示すように接続したときは、動作電圧ＶＤＤ１，ＶＤＤ２をＶＤＤ２→ＶＤＤ１の順で立ち上がらせるとき、動作電圧ＶＤＤ３，ＶＤＤ４をＶＤＤ４→ＶＤＤ３の順で立ち上がらせる。

一方、一致検出回路２として図１７に示した一致検出回路２Ｂを使用する場合は、検索マスクセル１３に記憶するマスクデータは、メモリセル１に記憶するテストデータとは関係なしに、“１”のデータを記憶する。例えば、動作電圧供給線２１〜２４を図６に示すように接続したときは、動作電圧ＶＤＤ３，ＶＤＤ４をＶＤＤ４→ＶＤＤ３の順で立ち上がらせる。連想メモリワード回路６Ｃに含まれる他の検索マスクセルについても、動作電圧供給先２３，２４への接続を同一とし、”１”のデータを記憶する。なお、検索機能のテスト手法は第１の実施例で説明した内容と同じである。

以上の第２および第３の実施例では、いずれも、各連想メモリワード回路６Ｂもしくは６Ｃを構成する複数のメモリセルのそれぞれに付加した検索マスクセルに対して、動作電圧供給開始時にマスクデータの設定を行った。それに対し、図１４で説明した従来技術のように、複数のメモリセルからなる連想メモリワード回路に１つだけ検索マスクセルを付加した場合であっても、同様に動作電圧供給開始時にマスクデータの設定を行うことができる。

本発明の第１の実施例のメモリセルと一致検出回路の構成を示す回路図である。 図１のメモリセルと一致検出回路を使用した連想メモリワード回路の構成を示すブロック図である。 図２の連想メモリワード回路を使用した連想メモリ装置のテストのための構成を示すブロック図である。 本発明の第２の実施例のメモリセルと一致検出回路と検索マスクセルの構成を示す回路図である。 図４のメモリセルと一致検出回路と検索マスクセルを使用した連想メモリワード回路の構成を示すブロック図である。 本発明の第３の実施例のメモリセルと一致検出回路と検索マスクセルの構成を示す回路図である。 図６のメモリセルと一致検出回路と検索マスクセルを使用した連想メモリワード回路の構成を示すブロック図である。 従来のメモリセルと一致検出回路の構成を示す回路図である。 図８のメモリセルと一致検出回路を使用した連想メモリワード回路の構成を示すブロック図である。 図９の連想メモリワード回路を使用した連想メモリ装置の構成を示すブロック図である。 図１０の連想メモリ装置において１個の連想メモリワード回路が検索データと一致したときの説明図である。 図１０の連想メモリ装置において２個の連想メモリワード回路が検索データと一致したときの説明図である。 ２個の連想メモリワード回路が検索データと一致したときの対策を施した連想メモリ装置の構成を示すブロック図である。 １個の連想メモリワード回路当り１個の検索マスクセルを備えた連想メモリワード回路の構成を示すブロック図である。 各一致検出回路毎に検索マスクセルを備えた連想メモリワード回路の構成を示すブロック図である。 各一致検出回路毎に検索マスクセルを備えた連想メモリワード回路における当該一致検出回路の詳細を示す回路図である。 各一致検出回路毎に検索マスクセルを備えられた連想メモリワード回路における別の例の一致検出回路の詳細を示す回路図である。

符号の説明

１：メモリセル
２，２Ａ，２Ｂ：一致検出回路
３：一致フラグ回路
４，５：一致伝達回路
６Ａ〜６Ｆ：連想メモリワード回路
７：ワード線ドライバ回路
８：ビット線／検索ビット線ドライバ回路
９：ロウエンコーダ回路
１０：カラムエンコーダ回路
１１：ロウプライオリティ回路
１２：カラムプライオリティ回路
２１〜２４：動作電圧供給線
３１：連想メモリ装置
３２：電圧供給制御回路
３３：検査回路

Claims (4)

1. 第１および第２のインバータの入力と出力とが相互に接続されたメモリセルを所定個数だけ共通のワード線に接続して１ワード分のデータを記憶するようにし、１ワード分の検索データの供給を受けて前記複数のメモリセルに対応した複数の一致検出回路において前記複数のメモリセルの１ワード分のデータとの一致検出を行うよう連想メモリワード回路を構成し、該連想メモリワード回路を複数備えた連想メモリ装置において、
   前記各メモリセルの前記第１および第２のインバータは、互いに独立に動作電圧を供給する２本の動作電圧供給線の一方および他方に接続され、
   前記２本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給を所定の順番で開始することにより、前記複数の連想メモリワード回路に互いに異なるテストデータが記憶されるようにしたことを特徴とする連想メモリ装置。
2. 請求項１に記載の連想メモリ装置において、さらに検査回路を備え、
   該検査回路は、前記各連想メモリワード回路に前記テストデータが記憶された後に、前記各連想メモリワード回路の一致検出回路に、前記互いに異なるテストデータに対応する検索データを順に供給し、前記各連想メモリワード回路の一致検出回路から前記一致検出の結果を受け取ることにより、前記各連想メモリワード回路の一致検出回路の検査を行うことを特徴とする連想メモリ装置。
3. 請求項１又は２に記載の連想メモリ装置において、
   前記各連想メモリワード回路に、前記一致検出回路による一致検出を有効にするか無効にするかを決めるマスクデータが記憶される検索マスクセルが付加され、該検索マスクセルは入力と出力とが相互に接続された第３および第４のインバータを備え、
   前記各検索マスクセルの前記第３および第４のインバータは、前記２本の動作電圧供給線の一方および他方に接続され、前記２本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給を所定の順番で開始することにより、前記検索マスクセルに前記一致検出回路による一致検出を有効にするマスクデータが記憶されることを特徴とする連想メモリ装置。
4. 請求項１又は２に記載の連想メモリ装置において、
   前記各連想メモリワード回路に、前記一致検出回路による一致検出を有効にするか無効にするかを決めるマスクデータが記憶される検索マスクセルが付加され、該検索マスクセルは入力と出力とが相互に接続された第３および第４のインバータを備え、
   前記各検索マスクセルの前記第３および第４のインバータは、互いに独立に動作電圧を供給する第３および第４の動作電圧供給線の一方および他方に接続され、該第３および第４の動作電圧供給線のそれぞれを通じた前記動作電圧の供給を所定の順番で開始することにより、前記検索マスクセルに前記一致検出回路による一致検出を有効にするマスクデータが記憶されることを特徴とする連想メモリ装置。
   

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