JPH01241247A - デジタル信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＮＲＺ符号のデータを伝送するデジタル通信系
におけるデジタル信号検出回路に関するものである。

（従来の技術） 近年、ＮＲＺ符号を用いてデータを伝送するデジタル通
信系において、受信信号から有効な情報を取シ出すだめ
の処理にマイクロプロセッサを使用するようになってき
たが、このマイクロプロセッサの有効使用のため受信信
号のないときは他の仕事をさせる場合が多い。このため
には、受信信号の有無を検出することが必要となるが、
従来は、単に受信信号の振幅のみに着目して振幅が所定
値以上であるか否かによシ受信信号の有無を判断する検
出回路が用いられていた。

（発明が解決しようとする課題） しかしながら、上記検出回路では雑音や他システムから
の妨害波が受信された場合にも受信信号有の判断をして
しまう欠点があった。

本発明は、上記検出回路の欠点を除去し、当該デジタル
通信系で使用している信号を受信した場合のみ正しく受
信信号有の検出を行なうデジタル信号検出回路を提供す
ることを目的とするものである。

（課題を解決するだめの手段） 本発明は、デジタル信号の符号転換点ごとに転換パルス
を出力する符号転換点検出回路と、前記デジタル信号か
らクロック信号を再生するクロック再生回路と、前記転
換パルスから前記クロック信号に同期したもののみを取
シ出す判定回路と、前記判定回路から転換パルスが出力
されているときは１″°のデータを、出力されていない
ときは”０“のデータを前記クロック信号ごとに順次書
き込むＭ＋１段のシフトレジスタと、前記クロック信号
ごとに前記シフトレジスタの第１段目と第Ｍ＋１段目の
データを読み出して第２段月から第Ｍ＋１段目における
１１パのデータの増減を検出し、増加したときは加算、
減少したときは減算、変化しないときは計数停止をそれ
ぞれ指示する信号を出力する論理回路と、前記論理回路
からの指示信号を開閉するゲート回路と、前記ゲート回
路からの指示信号に応じて前記クロック信号ごとに加算
、減算又は計数停止を行なうデジタル可逆計数回路と、
前記デジタル可逆計数回路の計数値がＭのとき前記ゲー
ト回路に加算の指示信号を出力しないよう指示し、計数
値がＯのとき減算の指示信号を出力しないよう指示する
計数値監視回路と、前記デジタル可逆計数回路の計数値
と予め設定した基準値とを照合し、計数値が基準値以上
になったとき検出信号を前記クロック信号ごとに出力す
るデジタル比較器とからなることを特徴とするデジタル
信号検出回路である。

（作用） デジタル信号が入力されると、符号転換点検出口路によ
り符号転換点を検出して転換パルスを生成するとともて
クロック再生回路によりクロック信号を再生し、前記転
換パルスのうち前記クロック信号に同期した転換パルス
のみを判定回路により取り出す。これによシ、前記クロ
ック信号と同期関係にない他システムからの妨害波や雑
音が入力された場合、前記判定回路から転換パルスは殆
んど出力されない。次いで前記判定回路からの転換パル
スを１″のデータとして、該転換・ゼルスが無いときは
”０″のデータを前記クロック信号ごとにＭ＋１段のシ
フトレジスタに書き込み、論理回路により前記シフトレ
ジスタの第２段目から第Ｍ＋１段までのＮ　Ｉｌｌのデ
ータの増減を検出する。デジタル可逆計数器は前記論理
回路の検出結果に基づいて計数値の加算又は減算を行な
い、前記第２段目から第Ｍ＋１段目までの１′”のデー
タの数を計数する。この計数値は、前記妨害波や雑音が
入力された場合は正規の信号が入力された場合よりも小
さい。そこで、デジタル比較器て正規の信号を受信した
場合に得られる計数値に対応する基準値を予め設定して
おき、この基準値と計数値とを比較することにょシ受信
信号の有無を判断するものである。

更に、計数値監視回路によシデジタル可逆計数器の計数
値を監視し、Ｍ又は０となったとき前記論理回路とデジ
タル可逆計数器との間に挿入したゲート回路を制御して
該デジタル可逆計数器の加算又は減算の実行を停止せし
めることにより、誤動作からの復旧を図っている。

（実施例） 第１図は本発明の実施例を示すブロック図であって、１
はＮＲＺ符号による受信信号が入力される入力端子、２
はＮＲＺ符号の符号転換点で転換パルスを出力する符号
転換点検出回路、３は受信信号からクロック信号を再生
するクロック再生回路、４はクロツク再生回路３０位相
同期ルーフ″（ＰＬＬ）回路を動かすだめのマスターク
ロック発振器、５はクロック信号の立上りの前後に±τ
（τ≦Ｔ。

但ＬＬ／Ｔ＝ピットレート）のパルス幅を有する・ぞル
スを出力するタイムスロット生成回路、６は前記転換パ
ルスがタイムスロット生成回路５からの・ゼルス出力期
間中に存在するか否かを判定し、該期間中に存在する転
換・ぞルスのみを出力する判定回路、７は前記クロック
信号の反転パルスを生成する反転パルス生成回路、８は
判定回路６の出力パルスを所定期間保持する保持回路、
９は前記クロック信号で動作するＭ＋１段のシフトレジ
スタ、１０はシフトレジスタ９の第１段目のデータと第
Ｍ＋１段目のデータとを比較する論理回路、１１は論理
回路１０の比較結果に基づいて加算又は減算を行なう少
くともＭ′ｉで計数をすることができるデジタル可逆計
数器、１２はデジタル可逆計数器１１の計数値と予めセ
ットしである数値とを比較し、受信信号の有無を表わす
検出信号を出力するデジタル比較器、１３は出力端子、
１４はデジタル可逆計数器１１の計数値を監視する計数
値監視回路、１５は計数値監視回路１４の監視結果に基
づいて論理回路１０からデジタル可逆計数器１ノへの出
力を開閉するゲート回路である。

次に第１図及び第１図の各部波形を示す第２図に基づき
本実施例の動作を説明する。

入力端子に第２図（７）に示すＮＲＺ符号の受信信号が
入力されると、符号転換点検出回路２は該ＮＲＺ符号の
符号変換点ごとに第２図（イ）に示す・パルスを出力す
る。一方、クロック再生回路３は前記受信信号から送信
側のクロック信号に同期した同一周波数のクロック信号
を再生し、タイムスロット生成回路５及び反転パルス生
成回路７に出力する。

第２図（つ）はクロック再生回路３により再生されたク
ロック信号を示す。なお、前記クロック再生回路３とし
て各種方式が発表されているが、入力信号を微分して送
信側のクロック成分を抽出し、その周波数と、マスター
クロック発振器４のマスタークロック周波数ｎｆｃをｎ
分周器によｌｎ分周して得た周波数ｆ。とをＰＬＬ回路
に入力して位相差を検出し１位相の進み遅れによって前
記ｎ分周器の分周比を制御し、該ｎ分周器の出力周波数
ｆｃの位相を調整して送信側クロック周波数と同期をと
りクロック信号として出力するのが一般的である。

タイムスロット生成回路５は前記クロック信号に基づい
て第２図に）に示すように、該クロック信号の立上シの
前後±での時間幅を有するパルスを生成し判定回路６に
送出する。反転パルス生成回路２は前記クロック信号に
基づいて第２図（ホ））に示すように該クロック信号の
立下り点ごとに反転ノソルスを生成し、保持回路８に送
出する。判定回路６は符号転換点検出回路２から出力さ
れる第２図（イ）に示す転換パルスがタイムスロット生
成回路５から出力される第２図（ロ）に示す・パルスの
出力期間中にあるか否かを判定し、該期間にある転換パ
ルスのみを第２図（３）に示すように出力する。保持回
路８は、例えばセットーリセソトクリップフロッゾ回路
で構成され、セット端子には判定回路５の出力が、リセ
ット端子には反転パルス生成回路７からの反転ノセルス
が加えられる。従って保持回路８の出力は第２図（＠に
示すように判定回路６の出力パルスで立上り、前記反転
パルスが立上るまで夕持される波形となる。シフトレジ
スタ９には、反転パルスごとに前記保持回路８からパル
スが出力されているときはｎ　Ｉｌｌのデータが、出力
されていないときは”０″のデータが順次書き込まれて
いく。書き込まれたデータは反転パルスの入力ごとに後
段の方ヘシフトされ、第１段目に書き込まれたデータは
後続のＭ個の反転・パルスによって第Ｍ＋１段目までシ
フトされるとととなる。論理回路１０はシフトレジスタ
９の第１段目と第Ｍ＋１段目のデータを入力とし、第３
図に示す論理動作を行なう。即ち、シフトレジスタ９の
第１段目のデータをＡ、第Ｍ＋１段目のデータをＢとす
ると、Ａ＝’“Ｊ、　ＩＩ　、　Ｂ−ＩＩ　Ｑ　１１の
ときはデジタル可逆計数器１ノに加算モードで動作する
よう指示し、Ａ＝＝　ＩＩ　Ｑ　ＩＩ　、　Ｂ＝＝　Ｎ
　１．　ｊ′のときは減算モードで動作するよう指示し
、その他のときは計数を中止するよう指示する。デジタ
ル可逆計数器１１は論理回路１０からの計数モードの指
示に基づいて、反転Ａルス入力ごとに加算又は減算を行
なう。従って、デジタル可逆計数器１１の計数値は常に
シフトレジスタ９の第２段目から第Ｍ＋１段目までに書
き込１れているデータのうち１″であるデータの数と一
致している。

シフトレジスタ９．論理回路１０．デジタル可逆計数器
１１の上述の動作を更に詳細に以下説明する。今、シフ
トレジスタ９の各段のデータ及びデジタル可逆計数器１
１の計数値がすべて”０″であるとする。このとき、受
信信号が入力されると符号転換点が検出され、保持回路
８から該符号転換点に対応したパルスが出力される。シ
フトレジスタ９は反転Ａ’ルスのタイミングに基づいて
前記／ｆルスが出力されているときは１″のデータを、
出力されていないときは０”のデータを入力し、シフト
する。今、′１′′のデータが前記第１段目に入力され
たとすると、次の反転ノＰルスによシ第１段目に入力さ
れた前記データＡ−″１″と第Ｍ＋１段目に入力されて
いたデータＢ＝”Ｏ″゛とが論理回路ｌＯにより読み出
されるとともに、第１段目〜第Ｍ段目のデータはそれぞ
れ次段にシフトされ、第１段目には次のデータが入力さ
れる。

論理回路１０は、読み出しだ前記データＡ　：ｌ：　Ｉ
Ｉ　ＩＩＩとＢ＝”Ｏ”とについて第３図に示す論理動
作を行ない、ケ゛−ト回路１５を介してデジタル可逆計
数器１１に「加算する」ことを指示する。デジタル可逆
計数器１１は前記指示によシ加算モードとなし、反転・
ぐルスに基づいて１を加算する。従って、デジタル可逆
計数器１１の計数値は０から１となり、シフトレジスタ
９の第２段目から第Ｍ＋　１段目までのデータが″】″
である数１に一致する。

前記最初のデータ“１″に引続いてデータ０１″が入力
された場合には、シフトレジスタ９の内容は第１段目が
″１パ、第２段目がＮ　Ｉ　１１．それ以外は”Ｏ“と
なり、次の反転パルスにより第１段目のデータＡ＝”ｌ
”と第Ｍ＋１段目のデータＢ＝”０″とが論理回路１０
に読み出されるとともに、第１段目〜第Ｍ段目のデータ
はそれぞれ次段にシフトされ、第１段目には次のデータ
が入力される。論理回路１０ば、読み出した前記データ
Ａ＝　１１１１ＴとＢ＝”Ｏ”とについて所定の論理演
算を行ない、ケ°−１−回路１５を介してデジタル可逆
計数器１１に「加算する」ことを指示する。デジタル可
逆計数器１１は前記指示により加算モードとなし、反転
パルスに基づいて１を加算する。これによりデジタル可
逆計数器１ノの計数値は２となり、シフトレジスタ９の
第２段目から第Ｍ＋１段目までのデータが″１パである
数２に一致する。

逆に、最初のデーダ゛１″の次にデータ゛′０′°が入
力された場合にｉＪ、データＡが゛０″′、データＢも
０″となシ、論理回路１０はゲート回路１５を介してデ
ジタル可逆計数器１１に対して「計算しない」ことを指
示し、デジタル可逆計数器１１は反転・（ルスが入力さ
れても加算は行なわず計数値は１のままである。これは
シフトレジスタ９の第２段目から第Ｍ＋１段目までのデ
ータが１′である数１に一致する。なお、シフトレジス
タ９の各段のデータ及びデジタル可逆計数器１１の計数
値がすべてＩＩ　ＯＩ＋である場合において、データ゛
Ｏ″が続けてシフトレジスタ９の第１段月に入力された
ときは、第１段目のデータＡと第Ｍ＋１段目のデータＢ
は０″であ）、論理回路１０はゲート回路１５を介して
デジタル可逆計数器１１に「計数しない」ことを指示す
る。従ってデジタル可逆計数器１１の計数値はＯのまま
であり、前記第２段目から第Ｍ＋１段目までの”１パで
あるデータ数Ｏに一致する。

次に、シフトレジスタ９の各段のデータがすべて１″で
、デジタル可逆計数器１１の計数値がＭでちる場合を考
える。今データ゛１″がシフトし・ゾスタ９の第１段目
に入力されたとすると、次の反転・ぞルスによ′り第１
段目に入力された前記データＡ＝”ｌ”と第Ｍ＋１段目
のデータＢ＝″１″とが論理回路１０により読み出され
るとともに第１段目〜第Ｍ段目のデータはそれぞれ次段
にシフトされ、第１段目には次のデータが入力される。

論理回路１０は読み出した前記データＡ＝”１″とＢ＝
”１″とについて所定の論理演算を行ない、ケ０−ト回
路１５を介してデジタル可逆計数器１ノに「加算しない
」ことを指示する。デジタル可逆計数器１ノは前記指示
によシ非計数モードとなし、反転・ぐルスが入力されて
も加算しない。従ってデジタル可逆計数器１１の計数値
Ｍは変化せず、シフトレジスタ９の第２段目から第Ｍ＋
１段目までのデータが°゛１″である数Ｍに一致する。

以後、続けてデータ”１″が入力されても、前記計数値
はＭを保持する。逆に、データ″０″がシフトレジスタ
９の第１段目に入力されたとすると、データＡはＯｎ、
データＢは１”となるので論理回路１０はケ°−ト回路
１５を介してデジタル可逆計数器１１に「減算する」こ
とを指示し、デジタル可逆計数器１１の計数値はＭ−１
となる。これはシフトレジスタ９の第２段目から第Ｍ＋
１段目までのデータが０１″でちる数Ｍ−１と一致する
。

即ち、シフトレジスタ９の第１段目にｎ　１ｕのデータ
が入力されるごとに、又第Ｍ＋１段から１″のデータが
はみ出るごとにデジタル可逆計数器１１の計数値に１を
加算、又は減算をすることによシ、該計数値を常にシフ
トレジスタ９の第２段目から第Ｍ＋１段目までのデータ
が１″である数に一致せしめるものである。

デジタル比較器１２はデジタル計数器１１の計数値を入
力し、予め設定しである基準値と比較し、該計数値が基
準値より大きい場合に受信信号「有」の出力をクロック
信号のタイミングに基づいて出力する。一般的には受信
信号のＮＲＺ符号の符号転換点はランダムな性質を有す
る信号の場合ビット数の約％であるので、デジタル比較
器１２に、例えばＭ／３（Ｍはシフトレジスタ９の段数
−１）をプリセットしておけば、受信信号が正常である
場合にはデジタル可逆計数器１１の計数値はＭ／３を越
え、出力端子１３に受信信号「有」の検出信号がクロッ
ク信号ごとに出力される。一方、雑音又は周期の異なる
信号等が受信された場合には第４図に示すように判定回
路６の出力に現われるノクルスの確率は小さくなるので
シフトレジスタ９の第２段目から第Ｍ＋１段目までの”
１″のデータ数も小さくなり、デジタル可逆計数器１１
の計数値がＭ７３以下となってデジタル比較器１３から
は受信信号「有」の検出信号は出力されない。従って、
受信信号の有無を連続的に正確に検出することができる
。

次に何らかの原因、例えば雑音等の擾乱によって、シフ
トレジスタ９の第２段目から第Ｍ＋１段目までの１″の
データ数と、デジタル可逆計数器１１の計数値が一致し
なくなり、受信信号有無の正しい検出ができなくなった
場合における計数値監視回路１４及びゲート回路１５の
動作について説明する。今、計数値監視回路１４及びケ
°−ト回路１５が設けられていないとすると、例えばデ
ジタル可逆計数器１１の計数値がＭになったにもかかわ
らずシフトレジスタ９の？ＪＪ２段目から第Ｍ＋１段目
までの”１”のデータ数がＭよシ小さい場合、データ″
１”の入力にょシフトレジスタ９の第１段目と第Ｍ＋１
段目のデータがそれぞれ１°：　、　＋１　Ｑ　Ｉ＋と
なシ論理回路１ｏから加算指示が出力されることが生じ
る。デジタル可逆計数器１ノはこの加算指示を受けると
加算を実行するので、その計数値はＭから０に大幅に変
化してしまう。又、上述とは逆に、デジタル可逆計数器
１１の計数値がＯのときに、論理回路１θから減算指示
が出るとデジタル可逆計数器１１は減算を実行するため
その計数値は０からＭ【で大幅に変化し、いずれにして
も正確な受信信号の有無の検出は不可能となる。しかし
、第１図に示す本実施例ではデジタル可逆計数器１１の
計数値を監視し、該計数値がＭ又は０になったときゲー
ト回路１゜を閉じて論理回路１ｏからの加算又は減算の
指示信号をデジタル可逆計数器１１に加わらないように
している。例えば、デジタル可逆計数器１１の計数値が
Ｍであるのにもかかわらず論理回路１０から加算指示信
号が出されたとき、計数値監視回路１４は前記計数値Ｍ
を検出してゲート回路１５を制御し、前記加算指示信号
がデジタル可逆計数器１１に入力しないようにする。こ
れによシ前記計数値はＭの値を保持する。そしてシフト
レジスタ９にデータ″１″が連続して入力すること等に
よシ第２段目から第Ｍ＋１段目までの１”のデータ数が
Ｍとなったとき前記計数値と一致し、以後正常に動作す
る。又、上述とは逆にデジタル可逆計数器１１の計数値
が０になると、計数値監視回路１４は論理回路１０から
の減算指示信号がデジタル可逆計数器１１に入力しない
ようにケ゛−ト回路１５を閉じるので、論理回路１０か
ら減算指示が出てもデジタル可逆計数器１１は減算を実
行せず、計数値はＯのままである。そして、シフトレジ
スタ９の第２段目から第Ｍ＋１段目までのｎ　ＩＩ＋の
データ数が、データＮＯパの連続入力等によりＯとなっ
たとき前記計数値と一致し、以後正常に動作する。

なお、本実施例ではＮＲＺ符号の受信信号を例にとって
説明しだが、他の符号をもつ受信信号についても適用で
きる。

以上説明したように、本実施例によれば、判定回路６に
より入力信号の符号変換点のうち再生したクロック信号
と同期関係にあるものだけを取り出し、シフトレジスタ
９．論理回路１０．デジタル可逆計数器１１等によシ所
定期間内における数を算出し、デジタル比較器１２によ
り該算出値と基準値とを比較することにより受信信号の
有無を検出しているので、前記クロック信号と同期関係
にない他システムからの妨害波やランダム位相をもつ雑
音等が入力しても誤動作することがなく、又デジタル可
逆計数器１１が雑音等の擾乱により誤動作しても、計数
値監視回路１４及びケ゛−１・回路１５によシ正常に復
旧するようにしたので、受信信号の有無の正確な検出を
行なうことができる。

（発明の効果） 以上、詳細に説明したように本発明によれば、信号の周
期性を利用して再生クロック信号に同期した信号のみを
取シ出し、所定期間内におけるその数と基準値とを比較
することにより受信信号の有無を検出しているので、ラ
ンダム雑音や同期関係にない他システムからの妨害波等
により誤動作することなく、又雑音等の擾乱による誤動
作があっても復旧することができるので、正確に受信信
号の有無を検出することができる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の各部の波形図、第３図は論理回路動作衣、第４図は雑
音入力時の第１図の各部波形図である。 １・・・入力端子、２・・・符号転換点検出回路、３・
・・クロック再生回路、４・・・マスタークロック発振
器、５・・・タイムスロット生成回路、６・・・判定回
路、７・・・反転パルス生成回路、８・・・保持回路、
９・・・シフトレジスタ、１０・・・論理回路、１１・
・・デジタル可逆計数器、１２・・・デジタル比較器、
１３・・・出力端子、１４・・・計数値監視回路、１５
・・・ゲート回路。 Ｓ愼工里回詠や力作表 第３図

Claims (1)

1. 【特許請求の範囲】 １、デジタル信号の符号転換点ごとに転換パルスを出力
   する符号転換点検出回路と、 前記デジタル信号からクロック信号を再生するクロック
   再生回路と、 前記転換パルスから前記クロック信号に同期したものの
   みを取り出す判定回路と、 前記判定回路から転換パルスが出力されているときは“
   １”のデータを、出力されていないときは“０”のデー
   タを前記クロック信号ごとに順次書き込むＭ＋１段のシ
   フトレジスタと、 前記クロック信号ごとに前記シフトレジスタの第１段目
   と第Ｍ＋１段目のデータを読み出して第２段目から第Ｍ
   ＋１段目における“１”のデータの増減を検出し、増加
   したときは加算、減少したときは減算、変化しないとき
   は計数停止をそれぞれ指示する信号を出力する論理回路
   と、 前記論理回路からの指示信号をオン、オフするゲート回
   路と、前記ゲート回路からの指示信号に応じて前記クロ
   ック信号ごとに加算、減算又は計数停止を行なうデジタ
   ル可逆計数回路と、 前記デジタル可逆計数回路の計数値がＭのとき前記ゲー
   ト回路に加算の指示信号を出力しないより指示し、計数
   値が０のとき減算の指示信号を出力しないよう指示する
   計数値監視回路と、 前記デジタル可逆計数回路の計数値と予め設定した基準
   値とを照合し、計数値が基準値以上になったとき検出信
   号を前記クロック信号ごとに出力するデジタル比較器と
   からなることを特徴とするデジタル信号検出回路。 ２、前記論理回路が前記クロック信号ごとに前記シフト
   レジスタの第１段目と第Ｍ＋１段目のデータを読み出し
   、そのデータが“１”と“０”のときは加算を、“０”
   と“１”のときは減算を、その他のときは計数停止をそ
   れぞれ指示する信号を出力する回路である請求項１記載
   のデジタル信号検出回路。