JPH01241246A - デジタル信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＮＲＺ符号のデータ全伝送するデノタル通信系
におけるデジタル信号検出回路に関するものである。

（従来の技術） 近年、ＮＲＺ符号を用いてデータ全伝送するデノタル通
信系において、受信信号つ）ら有効々端９’ｔ＜　ｋ取
シ出すための処理にマイクロプロセッサを使用するよう
になってきたが、このマイクロプロセッサの有効使用の
ため受信信号のないときは他の仕事？させる場合が多い
。このためには、受信信号の有無全検出することが必要
となるが、従来は、単に受信信号の振幅のみに着目して
振幅が所定値以上であるか否かによシ受信信号の有無を
判断する検出回路が用いられていた。

（発明が解決しようとする課題） しかしながら、上記検出回路では雑音や他システムから
の妨害波が受信された場合にも受信信号有の判断をして
しまう欠点があった。

本発明は、上記検出回路の欠点全除去し、当該デジタル
通信系で使用している信号全受信した場合のみ正しく受
信信号有の検出を行なうデジタル信号検出回路全提供す
ることを目的とするものである。

（課４に解決するための手段） 本発明は、デジタル信号の符号転換点ごとに転換・９ル
ス企出力する符号転換点検出回路と、前記デジタル信号
からクロック信号を再生するクロック再生回路と、前記
転換パルスから前記クロック信号に同期したもののみを
取り出す判定回路と、前記判定回路から転換ノ？ルスが
出力されているときは”１”のデータを、出力されてい
ないときは０”のデータ全前記クロック信号ごとに順次
書き込むＭ＋１段のシフトレジスタと、前記シフトレジ
スタの第２段目から第Ｍ−）−１段目までにある１”の
データの数を前記クロック信号ごとに計数する計数手段
と、前記計数手段による計数値と予め設定した基準値と
を照合し、計数値が基準値以上であるとき検出信号を前
記クロック信号ごとに出力するデジタル比較器とからな
ることを特徴とするデジタル信号検出回路である。

（作用） デジタル信号が入力されると、符号転換点検出回路によ
り符号転換点を検出して転換パルスを生成するとともに
クロック再生回路によ）クロック信号を再生し、前記転
換ノルスのうち、前記クロック信号に同期した転換・ぐ
ルスのみを判定回路により取９出す。これにより、前記
クロック信号と同期関係にない他システムからの妨害波
や雑音カニ入力された場合、前記判定回路ｉ−ら転換ノ
’？　）レスは殆んど出力されない。次いで前記＃ＡＩ
定回路力）らの転換ノ？ルスを”１”のデータとして、
該転換ｉ９ルスが娠いときは１０”のデータを前言己り
ロック信号コトにＭ＋１段のシフトレジスタに書き込ミ
、第２段目から第Ｍ＋１段目までのｆｌＪえば“１”の
データの数全計数する。この計数イ直は、前言己妨害波
や雑音が入力された場合は正規の信号力（入力された場
合よりも小さい。そこで、デジタル比較器に正規の信号
を受信した場合に得られる計数イ直に対応する基準値を
予め設定しておき、この基準イ直と計数値と全比較する
ことにより受信信号の有無を判断するものでちる。

（実施例） 第１図は本発明の実施例を示すフ゛ロック図であって、
１はＮＲＺ符号による受信信号や二人力される入力端子
１，２はＮＲＺ符号の符号転換点で転換・ぞルスを出力
する符号転換点検出回路、３は受信信号からクロック信
号を再生するクロック再生回路。

４はクロック再生回路３に内在する位相同期ループ（Ｐ
ＬＬ　）回路を動かすためのマスタークロック発振器、
５はクロック信号の立上りの前後に±τ（τ≦Ｔ、但し
Ｉ／Ｔ＝ビットレート）のパルス幅を有するパルスを出
力するタイムスロット生成回路、６は前記転換パルスが
タイムスロット生成回路５からのパルス出力期間中に存
在するか否か全判定し、該期間中に存在する転換・ぞル
スのみを出力する判定回路、７は前記クロック信号の反
転ノ４ルスを生成する反転パルス生成回路、８は判定回
路６の出力パルスを所定期間保持する保持回路。

９は前記クロック信号で動作するＭ＋１段のシフトレジ
スタ、１０はシフトレジスタ９の第１段目のデータと第
Ｍ＋１段目のデータとを比較する論理回路、２１は論理
回路１０の比較結果に基づいて加算又は減算を行なう少
なくともＭまで計数をすることができるデジタル可逆計
数器、１２はデジタル可逆計数器１１の計数値と予めセ
ットしである数値とを比較し、受信信号の有無を表わす
検比信号を出力するデジタル比較器、１３は出力端子で
ある。

次に第１図及び第１図の各部の波形金示す第２図に基づ
き本実施例の動作を説明する。

入力端子７に第２図（７）ｖこ示−ｒ　ＮＲＺ符号の受
信信号が入力されると、符号転換点検出回路２は該ＮＲ
Ｚ符号変換点ごとに第２図（イ）に示すパルス全出力す
る。一方、クロック再生回路３は前記受信信号から送信
側のクロック信号に同期した同一周波数のクロック信号
全再生し、タイムスロット生成回路５及び反転・ぐルス
生成回路７に出力する。第２図（つ）はクロック再生回
路３によシ再生されたクロック信号を示す。なお、前記
クロ、り再生回路３として各種方式が発表されているが
、入力信号全微分して送信側のクロック成分全抽出し、
その周波数と、マスタークロック発退器４のマスターフ
Ｉ：＋７り周波数ｎｆｃｆｎ分周器によりｎ分周して得
た周波数ｆｃとをＰＬＬ回路に入力して位相差全検出し
、位相の進み遅れによって前記ｎ分周器の分周比全制御
し、該ｎ分周器の出力周波数ｆｃの位相を調整して送信
側クロック周波数と同期全とりクロック信号として出力
するのが一般的である。タイムスロット生成回路５は前
記クロ、り信号に茫づいて第２図（増に示すように、該
クロック信号の）；（上りの前後±τの時間幅を有する
パルスを生成し判定回路６に送出する。反転・ぐルス生
成回路７は前記クロック信号に基づいて第２図（イ））
に示すように該クロック信号の立下り点ごとに反転・Ｐ
ルス↑生成し、保持回路８に送出する。判定回路６は符
号転換点検出回路２から出力される第２図（、イ）に示
す転換ノぞルスがタイムスロット生成回路５カ・ら１月
力される第２図（至）に示すパルスの出力期間中にある
か否かを判定し、該期間にある転換パルスのみ全第２図
（３）に示すよりに出力する。保持回路８はｆｌｌｌえ
ばセット−リセットフリップフロップ回路で構成され、
セット端子には判定回路５の出力が、リセット端子には
反転・ぐルス生成回路７からの反転パルスが加えられる
。従って保持回路８の出力は、第２図に）に示すように
判定回路６の出力・ゼルスで立上）、前記反転・２ルス
が立上、ｂｔで保持される波形となる。シフトレジスタ
９には、反転パルスごとに前記保持回路Ｓから・ぐルス
カ：出力されているときはｌ”のデータが、出力されて
いないときは０″のデータが順次書き込まれていく。

書き込まれたデータは反転・やルスの入力ごとに後段の
方ヘシフトされ、第１段目に書き込まれたデータは後続
のＭ個の反転・ぐルスによって第Ｍ＋１段目°までシフ
トされることとなる。論理回路１０はシフトレジスタ９
の第１段目と第Ｍ＋１段目のデータを入力とし、第３図
に示す論理動作を行なう。即ち、シフトレジスタ９の第
１段目のデータｆＡ、第Ｍ＋１段目のデー　ターｉＢと
すると、Ａ＝“１”、Ｂ＝”　０”のときはデジタル可
逆計数器１１に加算モードで動作するよう指示し、Ａ−
“０”。

Ｂ＝”１”のときは減算モードで動作するよう指示し、
その他のときは計数を中止するよう指示する。デジタル
可逆計数器１ノは論理回路１０からの計数モードの指示
に基づいて、反転ノ！ルス人力ごとに加算又は減算２行
なう。従ってデジタル可逆計数器１ノの計数値は常にシ
フトレジスタ９の第２段目から第Ｍ＋１段目までに書き
込ま八ているデータのうち１”であるデータの数と一致
している。

シフトレジスタ９．論理回路１０．デジタル可逆計数器
１１の上述の動作を更に詳細に以下説明する。今、シフ
トレジスタ９の各段のデータ及びデジタル可逆計数器１
１の計数値がすべて”０”であるとする。このとき、受
信信号が入力されると符号転換点が検出され、保持回路
８から該符号転換点に対応したパルスが出力される。シ
フトレジスタ９に反転パルスのタイミングに基づいて前
記パルスが出力されているときは１”のデータを、出力
されていないときはＯ″のデータ全入力し、シフトする
。今、”１″のデータが前記第１段目に入力されたとす
ると、次の反転パルスにより第１段目に入力された前記
データＡ＝”ｌ”と第Ｍ＋１段目に入力さｉしていたデ
ータＢ　＝　Ｑ’とが論理回路ｉｏにより読み出される
とともに。

第１段目〜第Ｍ段目のデータはそれぞれ次段ｒζシフト
され、第１段目には次のデータが人力される。

論理回路１０ば、読み出した前記データＡ＝゛１”とＢ
＝”０′とについて第３図に示す論理動作を行ない、デ
ジタル可逆計数器１１に「加算する」ことを指示する。

デジタル可逆計数器１１は前記指示により加算モードと
なし、反転パルスに基づいて１を加算する。従って、デ
ジタル可逆計数器１１の計数値はＯから１となり、シフ
トレジスタ９の第２段目から第Ｍ＋１段目１でのデータ
が１″である数１に一致する。前記最初のデータ”１”
に引続いてデータ″１”が入力された場合には、シフト
レジスタ９の内容は第１段目が１”。

第２段目が”１　ｓ、それ以外は”０”となり、次の反
転パルスにより第１段目のデータＡ＝”１”と第Ｍ　＋
　１段目のデータＢ−“０″とが論理回路１０に読み出
されるとともに、第１段目〜第Ｍ段目のデータはそれぞ
れ次段にシフトされ、第１段目には次のデータが入力さ
れる。論理回路１０は、読み出した前記データＡ＝”ｌ
”とＢ−０”とについて所定の論理演算全行ない、デジ
タル可逆計数器１１に「加算する」ことを指示する。デ
ジタル可逆計数器１１は前記指示により加算モードとな
し、反転パルスに基づいてｌ’ｉ加算する。これによシ
デジタル可逆計数器１ノの計数値は２となル、シフトレ
ジスタ９の第２段目から第Ｍ＋１段目筐でのデータが１
”である数２に一致する。

逆に、最初のデータ″１″の次にデータ″０”が入力さ
れた場合にはデータＡが０”、データＢも“０”となυ
、論理回路１０はデジタル可逆計数器１ノに対して「計
算しない」ことを指示し、デジタル可逆計数器１ノは反
転パルスが入力されても加算は行なわず計数値はｌの１
までちる。これはシフトレジスタ９の第２段目から第Ｍ
＋１段目までのデータが１”である数１に一致する。

なお、シフトレジスタ９の各段のデータ及びデジタル可
逆計数器１１の計数値がすべてＯ″である場合において
、データ”Ｏｎが続けてシフトレジスタ９の第１段目に
入力されたときは、第１段目のデータＡと第Ｍ＋１段目
のデータＢは０”であり、論理回路ｌＯはデジタル可逆
計数器１ノに「計数しない」ことを指示する。従ってデ
ジタル可逆計数器１１の計数値はＯのままであり、前記
第２段目から第Ｍ＋１段目までの１”であるデータ数Ｏ
に一致している。

次に、シフトレジスタ９の各段のデータがすべてパ１”
で、デジタル可逆計数器１１の計数値がＭである場合を
考える。今データ″１”がシフトレジスタ９の第１段目
に入力されたとすると、次の反転パルスにより第１段目
に入力された前記デーｌＡ＝”　ｌ　”　、！：ｉＭ＋
１　段目（Ｄｙ’−Ｉ　Ｂ＝’１”とが論理回路１０に
より読み出されるとともに第１段目〜第Ｍ段目のデータ
はそれぞれ次段にシフトされ、第１段目には次のデータ
が入力される。

論理回路１０は、読み出した前記データＡ−”ｌ”とＢ
＝”　１″とについて所定の論理演算を行ない、デジタ
ル可逆計数器１１に「加算しない」ことと指示する。デ
ジタル可逆計数器１１は前記指示により非計数モードと
なし、反転パルスが入力されても加算しない。従ってデ
ジタル可逆計数器１１の計数値Ｍは変化せず、シフトレ
ジスタ９の第２段目から第Ｍ＋１段目までのデータが１
”である数Ｍに一致する。以後、続けてデータ″１”が
入力されても、前記計数値はＭを保持する。逆に、デー
タ″０″がシフトレジスタ９の第１段目に入力されたと
すると、データＡは”０”、データＢは”１”となるの
で論理回路１０はデジタル可逆計数器１１に「減算する
」ことを指示し、デジタル可逆計数器１１の計数値はＭ
−１となる。これはシフトレジスタ９の第２段目から第
Ｍ＋１段目までのデータが１”である数Ｍ−１と一致す
る。

即ち、シフトレジスタ９の第１段目に６１”のデータが
入力されるごとに、又第Ｍ＋１段から１′のデータがは
み出るごとにデジタル可逆計数器１１の計数値に１を加
算、又は減算をすることによシ、該計数値を常にシフト
レジスタ９の第２段目から第Ｍ＋１段目までのデータが
１″である数に一致せしめるものである。

デジタル比較器１２はデジタル計数器１１の計数値を人
力し、予め設定しである基準値と比較し、該計数値が基
準値より大きい場合に受信信号「有」の出力をクロック
信号のタイミングに基づいて出力する。一般的には受信
信号のＮＲＺ符号の符号転換点はランダムな性質を有す
る信号の場合ビット数の約％であるので、デジタル比較
器１２に、例えばＭ／３（Ｍはシフトレジスタ９の段数
−１）をプリセットしておけば、受信信号が正常である
場合にはデジタル可逆計数器１１の計数値はＭ／３を超
え、出力端子１３に受信信号「有」の検出信号がクロッ
ク信号ごとに出力される。一方、雑音又は周期の異なる
信号等が受信された場合には第４図に示すように判定回
路６の出力に現われるパルスの確率は小さくなるのでシ
フトレジスタ９の第２段目から第Ｍ＋１段目までの１″
のデータ数も小さくなり、デジタル可逆計数器１１の計
数値がＭ／３以下となってデジタル比較器１３からは受
信信号「有」の検出信号は出力されない。従って、受信
信号の有無を連続的に正確に検出することができる。

なお、本実施例ではＮＲＺ符号の受信信号を例にとって
説明したが、他の符号をもつ受信信号についても適用で
きる。又、シフトレジスタ９の第２段目から第Ｍ＋１段
目までのデータ６１”の数を論理回路１０及びデジタル
可逆計数器１１を用いて計数しているが、公知のカウン
タを用いることもできる。

以上説明したように、本実施例によれば、判定回路６に
より入力信号の符号変換点のうち再生したクロック信号
と同期関係にあるものだけを取り出し、シフトレジスタ
９．論理回路１０．デジタル可逆計数器１１等によ）所
定期間内における数を算出し、デジタル比較器１２によ
り該算出値と基準値とを比較することにより受信信号の
有無全検出しているので、前記クロック信号と同期関係
にない他システムからの妨害波やランダム位相金もつ雑
音等が入力しても誤動作することがなく、正確な検出を
することができる。

（発明の効果） 以上、詳細に説明したように本発明によれば、信号の周
期性を利用して再生クロック信号に同期した信号のみを
取り出し、所定期間内におけるその数と基準値と全比較
することにより受信信号の有無全検出しているので、ラ
ンダム雑音や同期関係にない他システムからの妨害波等
により誤動作することなく正確に受信信号の有無を検出
することができる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の各部の波形図、第３図は論理回路動作表、第４図は雑
音入力時の第１図の各部波形図である。 １・・・入力端子、２・・・符号転換点検出回路、３・
・・クロック再生回路、４・・・マスタークロック発振
器、５・・・タイムスロット生成回路、６・・・判定回
路、７・・・反転パルス生成回路、８・・・保持回路、
９・・・シフトレジスタ、１ｏ・・・論理回路、１１・
・・デジタル可逆計数器、１２・・・デジタル比較器、
１３・・・出力端子。 特許出願人　　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 １、デジタル信号の符号転換点ごとに転換パルスを出力
   する符号転換点検出回路と、 前記デジタル信号からクロック信号を再生するクロック
   再生回路と、 前記転換パルスから前記クロック信号に同期したものの
   みを取り出す判定回路と、 前記判定回路から転換パルスが出力されているときは“
   １”のデータを、出力されていないときは“０”のデー
   タを前記クロック信号ごとに順次書き込むＭ＋１段のシ
   フトレジスタと、 前記シフトレジスタの第２段目から第Ｍ＋１段目までに
   ある“１”のデータの数を前記クロック信号ごとに計数
   する計数手段と、 前記計数手段による計数値と予め設定した基準値とを照
   合し、計数値が基準値以上であるとき検出信号を前記ク
   ロック信号ごとに出力するデジタル比較器とからなるこ
   とを特徴とするデジタル信号検出回路。 ２、前記計数手段が、前記クロック信号ごとに前記シフ
   トレジスタの第１段目と第Ｍ＋１段目のデータを読み出
   し、“１”と“０”のときは加算を、“０”と“１”の
   ときは減算を、それ以外のときは計数停止をそれぞれ指
   示する信号を出力する論理回路と、 前記論理回路からの指示信号に応じて前記クロック信号
   ごとに加算、減算又は計数停止を行なうデジタル可逆計
   数回路とからなることを特徴とする請求項１記載のデジ
   タル信号検出回路。