JP2021150843A - 半導体集積回路、受信装置、及び受信装置の制御方法 - Google Patents

半導体集積回路、受信装置、及び受信装置の制御方法 Download PDF

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Abstract

【課題】一つの実施形態は、クロック信号を適正に再生することに適した半導体集積回路を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体集積回路において、判定回路は、変調信号の信号レベルについて、第１の遷移情報と第２の遷移情報と位相判定情報とを生成する。第１の遷移情報は、第１の遷移エッジの有無を示す。第１の遷移は、第１の信号レベル及び第２の信号レベルの間の遷移である。第２の遷移情報は、第２の遷移エッジの有無を示す。第２の遷移は、第３の信号レベル及び第４の信号レベルの間の遷移である。位相判定情報は、クロック信号の位相判定の結果を示す情報である。推定回路は、第１の遷移情報と第２の遷移情報と位相判定情報とに応じて、第１の遷移エッジのタイミングと第２の遷移エッジのタイミングとのずれを推定する。【選択図】図１

Description

本実施形態は、半導体集積回路、受信装置、及び受信装置の制御方法に関する。
半導体集積回路を含む受信装置では、半導体集積回路で受信された信号のエッジに関する位相判定を行い、その位相判定の結果に基づいて、受信された信号に応じたクロック信号を再生する。このとき、クロック信号を適正に再生することが望まれる。
特開２０１７−２０８１１８号公報 特表２０１４−５１７４２２号公報 特表２０１２−５３１６６４号公報
一つの実施形態は、クロック信号を適正に再生することに適した半導体集積回路、受信装置、及び受信装置の制御方法を提供することを目的とする。
一つの実施形態によれば、判定回路と推定回路とを有する半導体集積回路が提供される。判定回路は、変調信号の信号レベルについて、第１の遷移情報と、第２の遷移情報と、位相判定情報とを生成する。変調信号は、第１の信号レベル、第２の信号レベル、第３の信号レベル、第４の信号レベルの間で遷移可能な信号である。第２の信号レベルは、第１の信号レベルより高い信号レベルである。第３の信号レベルは、第１の信号レベル及び第２の信号レベルの間の信号レベルである。第４の信号レベルは、第３の信号レベル及び第２の信号レベルの間の信号レベルである。第１の遷移情報は、第１の遷移エッジの有無を示す。第１の遷移は、第１の信号レベル及び第２の信号レベルの間の遷移である。第２の遷移情報は、第２の遷移エッジの有無を示す。第２の遷移は、第３の信号レベル及び第４の信号レベルの間の遷移である。位相判定情報は、クロック信号の位相判定の結果を示す情報である。推定回路は、第１の遷移情報と第２の遷移情報と位相判定情報とに応じて、第１の遷移エッジのタイミングと第２の遷移エッジのタイミングとのずれを推定する。
図１は、実施形態にかかる半導体集積回路が適用された通信システムの構成を示す図である。 図２は、実施形態における信号レベルの遷移タイミングを示す図である。 図３は、実施形態における受信装置内のデータサンプラの構成を示す図である。 図４は、実施形態における受信装置内のデータサンプラ及びエッジサンプラの動作を示す波形図である。 図５は、実施形態における受信装置内の判定回路の構成を示す図である。 図６は、実施形態における受信装置内の判定回路の動作を示す図である。 図７は、実施形態における受信装置内の判定回路の動作を示す図である。 図８は、実施形態における受信装置内の推定回路の構成を示す図である。 図９は、実施形態における受信装置内の推定回路の動作を示す図である。 図１０は、実施形態、第１の変形例、第２の変形例における送信装置内のタイミング調整回路の構成を示す図である。 図１１は、実施形態の第３の変形例における送信装置内の可変遅延回路の構成を示す図である。 図１２は、実施形態の第４の変形例における送信装置内の可変遅延回路の構成を示す図である。 図１３は、実施形態の第５の変形例における送信装置内の可変遅延回路の構成を示す図である。 図１４は、実施形態の第６の変形例における送信装置内のタイミング調整回路の構成を示す図である。
以下に添付図面を参照して、実施形態にかかる受信装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる半導体集積回路は、例えば、有線通信を行う通信システムに用いられ得る。例えば、半導体集積回路１が適用される通信システム４００は、図１に示すように構成される。図１は、実施形態にかかる半導体集積回路１を備える受信装置２００を含む通信システム４００の構成を示す図である。
通信システム４００は、送信装置１００、受信装置２００、及び有線通信路３００を有する。送信装置１００及び受信装置２００は、有線通信路３００を介して通信可能に接続されている。送信装置１００は、シリアライザ１０１、ドライバ１０２、及びタイミング調整回路１０３を有する。送信装置１００は、送信データφＴＸをシリアライザ１０１で所定の手順でビットパターンにシリアル化する。シリアル化されたビットパターンは、タイミング調整回路１０３を介してドライバ１０２でパルス振幅変調される。ドライバ１０２は、変調信号を有線伝送路３００経由で受信装置２００へ送信する。
例えば、変調信号が２ビットのビットパターンに対応する４値のパルス振幅変調（ＰＡＭ４：Ｐｕｌｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ ４）の信号である場合、変調信号は、図２（ａ）に示すように、４つの電位に対応する信号レベルＬＶ１〜ＬＶ４を取り得る。図２は、信号レベルの遷移タイミングを示す図であり、図２（ａ）は、信号レベルの遷移タイミングを各信号レベルＬＶ１〜ＬＶ４とともに示す。信号レベル（第１の信号レベルの一例）ＬＶ１は、ビットパターン“０１”を表す。信号レベル（第３の信号レベルの一例）ＬＶ２は、ビットパターン“００”を表す。信号レベル（第４の信号レベルの一例）ＬＶ３は、ビットパターン“１０”を表す。信号レベル（第２の信号レベルの一例）ＬＶ４は、ビットパターン“１１”を表す。なお、ビットパターンにおける最上位ビットをＭＳＢ、最下位ビットをＬＳＢと呼ぶこともある。図１では、送信装置１００におけるシリアライザ１０１及びドライバ１０２間にＭＳＢ用の伝送経路とＬＳＢ用の伝送経路とが互いに並行に設けられた構成が例示されている。
有線通信路３００は、差動で構成され、Ｐ側通信路３０１及びＮ側通信路３０２を有する。受信装置２００は、受信ノード２００ａ，２００ｂ、半導体集積回路１、クロックデータリカバリ（ＣＤＲ）回路２０３、及び内部回路２０７を有する。
半導体集積回路１は、受信回路２０１及びロジック回路２０２を有する。受信回路２０１は、アナログフロントエンド（ＡＦＥ）２０１ａ、エッジサンプラ２０１ｂ、及びデータサンプラ２０１ｃを有する。受信ノード２００ａには、有線通信路３００におけるＰ側通信路３０１が接続可能である。受信ノード２００ｂには、有線通信路３００におけるＮ側通信路３０２が接続可能である。が接続可能である。受信装置２００は、有線通信路３００経由で信号を受けると、ＡＦＥ２０１ａで伝送路による信号減衰を等化する。等化されたデータ信号φＤＰ，φＤＮは、クロック信号ＣＬＫ￣に同期してエッジサンプラ２０１ｂでサンプリングされ、クロック信号ＣＬＫに同期してデータサンプラ２０１ｃでサンプリングされる。各サンプリング結果は、ロジック回路２０２へ出力される。ロジック回路２０２は、各サンプリング結果に基づいて送信データを復元し、復元されたデータを内部回路２０７へ出力するとともに、復元されたデータに対して、判定回路２０４及び推定回路２０５により所定の動作を行う。
ロジック回路２０２は、判定回路２０４を有する。判定回路２０４は、サンプリング結果に基づいて、復元されたデータのエッジの位相判定を行い、その判定結果を示す位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）をＣＤＲ回路２０３へ出力する。ＣＤＲ回路２０３は、位相判定情報に応じて、現在再生しているクロック信号ＣＬＫ，ＣＬＫ￣に対して位相調整を行う。ＣＤＲ回路２０３は、進相（例えばＥＡＲＬＹ＝１）の位相判定情報に応じて、現在再生しているクロック信号ＣＬＫの位相を遅らせる位相調整を行う。ＣＤＲ回路２０３は、遅相（例えばＬＡＴＥ＝１）の位相判定情報に応じて、現在再生しているクロック信号ＣＬＫの位相を進める位相調整を行う。ＣＤＲ回路２０３は、位相調整後のクロック信号ＣＬＫをデータサンプラ２０１ｃ及び内部回路２０７へ出力し、位相調整後のクロック信号を論理反転させたクロック信号ＣＬＫ￣をエッジサンプラ２０１ｂへ出力する。
このとき、位相判定が適切に行われ、位相判定情報に応じた位相調整が適切に行われれば、クロック信号ＣＬＫが適正に再生される。これにより、データサンプラ２０１ｃでデータ信号のサンプリングが適切に行われるので、復元されたデータの信号の品質を向上できる。クロック信号を適正に再生し信号品質を向上するためには、エッジサンプラ２０１ｂによるエッジサンプリングのタイミング精度の向上が望まれる。
エッジサンプラ２０１ｂによるエッジサンプリングは、信号レベル間の遷移による波形のエッジ（すなわち、遷移エッジ）を用いて行われる。ＰＡＭ４においてエッジサンプリングのタイミング精度を向上するためには、図２（ａ）に示す信号レベルＬＶ１及び信号レベルＬＶ４の間の遷移エッジ（以下、ＢＩＧ−Ｘと呼ぶ）のタイミングｔＢと、信号レベルＬＶ２及び信号レベルＬＶ３の間の遷移エッジ（以下、ＳＭＡＬＬ−Ｘと呼ぶ）のタイミングｔＳとが時間方向でほぼ一致することが望まれる。
ＢＩＧ−Ｘでは、差動信号の一方が信号レベルＬＶ１から信号レベルＬＶ４へ遷移するとともに差動信号の他方が信号レベルＬＶ４から信号レベルＬＶ１へ遷移する。差動信号の一方及び他方の波形の交差するタイミングがＢＩＧ−ＸのタイミングｔＢとして定義される。
ＳＭＡＬＬ−Ｘでは、差動信号の一方が信号レベルＬＶ２から信号レベルＬＶ３へ遷移するとともに差動信号の他方が信号レベルＬＶ３から信号レベルＬＶ２へ遷移する。差動信号の一方及び他方の波形の交差するタイミングｔＳがＳＭＡＬＬ−Ｘのタイミングとして定義される。
しかし、送信装置１００のドライバ１０２におけるＭＳＢ用の経路及びＬＳＢ用の経路それぞれの寄生抵抗Ｒ及び寄生容量Ｃによる負荷のアンバランスと、有線通信路３００で生じる高周波成分の減衰の影響と、により、図２（ｂ）に示すように、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとが時間的に分離することがある。図２（ｂ）は、図２（ａ）のＡ部分を拡大して示した波形図である。図２（ｂ）には、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳが示されている。このずれΔｔＢＳが大きいと、判定回路２０４による位相判定の結果がばらつきやすいことなどにより、ＣＤＲ回路２０３で再生されるクロック信号ＣＬＫのジッタ特性が劣化しやすく、復元されたデータの信号品質が低下する可能性がある。また、この信号品質の劣化は、通信システムの高速化、各回路のプロセスの微細化、有線通信路の長距離化が進むとより顕著になる可能性がある。
そこで、本実施形態では、受信装置２００において、半導体集積回路１が、ＢＩＧ−ＸのタイミングとＳＭＡＬＬ−ＸのタイミングとのずれΔｔＢＳを検出し、そのずれΔｔＢＳを調整するための制御信号ＦＢを送信装置１００へフィードバックすることで、クロック信号ＣＬＫのジッタ特性の改善を図る。
具体的には、図１に示すように、半導体集積回路１におけるロジック回路２０２は、推定回路２０５を有している。送信装置１００は、タイミング調整回路１０３を有している。受信装置２００において、送信装置１００から変調信号が受信されると、半導体集積回路１は、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを検出する。すなわち、半導体集積回路１において、判定回路２０４は、ＢＩＧ−Ｘの遷移エッジの有無を示す遷移情報ＢＩＧ−Ｘと、ＳＭＡＬＬ−Ｘの遷移エッジの有無を示す遷移情報ＳＭＡＬＬ−Ｘと、クロック信号ＣＬＫの位相判定の結果を示す位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）と、を生成して推定回路２０５へ出力する。推定回路２０５は、出力されたこれらの情報に応じて、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを推定する。推定回路２０５は、ずれΔｔＢＳの推定結果に応じて、ずれΔｔＢＳを調整するための制御情報ＦＢを生成して送信装置１００へフィードバックする。これに応じて、送信装置１００のタイミング調整回路１０３で制御信号φＦＢに基づくタイミング調整が行われ、調整後の信号が送信装置１００から有線通信路３００を通して受信装置２００で受信される。その受信された調整後の変調信号の信号レベルについて、半導体集積回路１の判定回路２０４は、遷移情報ＢＩＧ−Ｘと遷移情報ＳＭＡＬＬ−Ｘと位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）とを再び生成する。このとき、ずれΔｔＢＳがより少なくなっていれば、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）の精度が向上し得る。これにより、受信装置２００において、ＣＤＲ回路２０３は、調整後の変調信号に対する位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）に応じて、クロック信号ＣＬＫを適正に再生できる。すなわち、再生されるクロック信号ＣＬＫのジッタ特性を改善できる。
より具体的には、図１に示すデータサンプラ２０１ｃは、データ信号φＤＰ，φＤＮを受けて、データ信号φＤＰ，φＤＮの差動の信号レベルについて、その極性を示す極性信号ＰＯＬとその振幅絶対値を示す振幅信号ＡＭＰとを生成する。データサンプラ２０１ｃは、図３に示すように構成され得る。図３は、受信装置２００が備える半導体集積回路１内のデータサンプラ２０１ｃの構成を示す図である。
データサンプラ２０１ｃは、複数のコンパレータ１１〜１３、複数の論理ゲート１４〜１６、入力ノード２０１ｃ１、及び２つの出力ノード２０１ｃ２，２０１ｃ３を有する。複数のコンパレータ１１〜１３は、入力ノード２０１ｃ１ｐ，２０１ｃ１ｎと複数の論理ゲート１４〜１６との間に配されている。複数の論理ゲート１４〜１６は、複数のコンパレータ１１〜１３と出力ノード２０１ｃ２，２０１ｃ３との間に配されている。
コンパレータ１１は、４つの入力ノード１１ａｐ，１１ａｎ，１１ｂｐ，１１ｂｎ及び出力ノード１１ｃを有する。入力ノード１１ａｐ，１１ａｎは、それぞれ、入力ノード２０１ｃ１ｐ，２０１ｃ１ｎに電気的に接続されている。入力ノード１１ｂｐ，１１ｂｎは、それぞれ、受信装置２００内の制御回路（図示せず）から閾値電圧ＶＲＥＦ＿ＨＰ，ＶＲＥＦ＿ＨＮを受ける。閾値電圧ＶＲＥＦ＿ＨＰは、信号レベルＬＶ３と信号レベルＬＶ４との間の電位を有する。閾値電圧ＶＲＥＦ＿ＨＮは、信号レベルＬＶ１と信号レベルＬＶ２との間の電位を有する。出力ノード１１ｃは、論理ゲート１４の入力ノード１４ｂに接続されている。コンパレータ１１は、クロック信号ＣＬＫに同期して、データ信号φＤＰ，φＤＮの差動の信号レベルと閾値電圧ＶＲＥＦ＿ＨＰ，ＶＲＥＦ＿ＨＮの差分とを比較し、比較結果Ｄ＿Ｈを論理ゲート１４の入力ノード１４ｂへ出力する。
コンパレータ１２は、４つの入力ノード１２ａｐ，１２ａｎ，１２ｂｐ，１２ｂｎ及び出力ノード１２ｃを有する。入力ノード１２ａｐ，１２ａｎは、入力ノード２０１ｃ１ｐ，２０１ｃ１ｎに電気的に接続されている。入力ノード１２ｂｐ，１２ｂｎは、それぞれ、受信装置２００内の制御回路から閾値電圧ＶＲＥＦ＿ＣＰ，ＶＲＥＦ＿ＣＮを受ける。閾値電圧ＶＲＥＦ＿ＣＰ，ＶＲＥＦ＿ＣＮは、それぞれ、信号レベルＬＶ２と信号レベルＬＶ３との間の電位を有する。出力ノード１２ｃは、データサンプラ２０１ｃの出力ノード２０１ｃ３に接続されている。コンパレータ１２は、クロック信号ＣＬＫに同期して、データ信号φＤＰ，φＤＮの差動の信号レベルと閾値電圧ＶＲＥＦ＿ＣＰ，ＶＲＥＦ＿ＣＮの差分とを比較し、比較結果Ｄ＿Ｃを振幅信号ＡＭＰとしてロジック回路２０２へ出力する。
コンパレータ１３は、４つの入力ノード１３ａｐ，１３ａｎ，１３ｂｐ，１３ｂｎ及び出力ノード１３ｃを有する。入力ノード１３ａｐ，１３ａｎは、それぞれ、入力ノード２０１ｃ１ｐ，２０１ｃ１ｎに電気的に接続されている。入力ノード１３ｂｐ，１３ｂｎは、それぞれ、受信装置２００内の制御回路（図示せず）から閾値電圧ＶＲＥＦ＿ＬＰ，ＶＲＥＦ＿ＬＮを受ける。閾値電圧ＶＲＥＦ＿ＬＰは、信号レベルＬＶ１と信号レベルＬＶ２との間の電位を有する。閾値電圧ＶＲＥＦ＿ＬＮは、信号レベルＬＶ３と信号レベルＬＶ４との間の電位を有する。出力ノード１３ｃは、論理ゲート１５の入力ノード１５ｂに接続されている。コンパレータ１３は、クロック信号ＣＬＫに同期して、データ信号φＤＰ，φＤＮの差動の信号レベルと閾値電圧ＶＲＥＦ＿ＬＰ，ＶＲＥＦ＿ＬＮの差分とを比較し、比較結果Ｄ＿Ｌを論理ゲート１５の入力ノード１５ｂへ出力する。
論理ゲート１４は、入力ノード１４ａ，１４ｂ及び出力ノード１４ｃを有する。入力ノード１４ａは、受信装置２００内の制御回路からイネーブル信号ＰＡＭ４＿ＥＮを受ける。イネーブル信号ＰＡＭ４＿ＥＮは、送信装置１００から受信される変調信号の変調方式がＰＡＭ４である場合にアクティブレベルになる信号である。入力ノード１４ｂは、コンパレータ１１の出力ノード１１ｃに接続されている。出力ノード１４ｃは、論理ゲート１６の入力ノード１６ａに接続されている。論理ゲート１４は、例えば論理積ゲートであり、イネーブル信号ＰＡＭ４＿ＥＮとコンパレータ１１の比較結果Ｄ＿Ｈとの論理積を演算し、演算結果を論理ゲート１６の入力ノード１６ａへ出力する。
論理ゲート１５は、入力ノード１５ａ，１５ｂ及び出力ノード１５ｃを有する。入力ノード１５ａは、受信装置２００内の制御回路からイネーブル信号ＰＡＭ４＿ＥＮを受ける。入力ノード１５ｂは、コンパレータ１３の出力ノード１３ｃに接続されている。出力ノード１５ｃは、論理ゲート１６の入力ノード１６ｂに接続されている。論理ゲート１５は、例えば論理積ゲートであり、イネーブル信号ＰＡＭ４＿ＥＮとコンパレータ１３の比較結果Ｄ＿Ｌとの論理積を演算し、演算結果を論理ゲート１６の入力ノード１６ｂへ出力する。
論理ゲート１６は、入力ノード１６ａ，１６ｂ及び出力ノード１６ｃを有する。入力ノード１６ａは、論理ゲート１４の出力ノード１４ｃに接続されている。入力ノード１６ｂは、論理ゲート１５の出力ノード１５ｃに接続されている。出力ノード１５ｃは、データサンプラ２０１ｃの出力ノード２０１ｃ２に接続されている。論理ゲート１６は、例えば入力ノード１６ａに入力される信号の論理反転と入力ノード１６ｂに入力される信号との論理積を論理反転する演算を行う論理ゲートである。論理ゲート１６は、論理ゲート１４の演算結果と論理ゲート１５の演算結果とに対する演算の結果を極性信号ＰＯＬとしてロジック回路２０２へ出力する。
次に、図４を用いて、データサンプラ２０１ｃ及びエッジサンプラ２０１ｂの動作を説明する。図４に示すように、ＰＡＭ４の信号レベルＬＶ１，ＬＶ２，ＬＶ３，ＬＶ４は、例えば、それぞれ、データＤＡＴＡの値０，１，２，３に対応している。図４は、受信装置２００内のデータサンプラ２０１ｃ及びエッジサンプラ２０１ｂの動作を説明するための波形図である。
エッジサンプラ２０１ｂは、クロック信号ＣＬＫ１の立ち上がりエッジのタイミング（ｐｏｓｅｄｇｅ ＣＬＫ１）で、データの差動信号φＤＰ−φＤＮのサンプリングを行い、エッジ信号φＥＤＧ−０を生成する。エッジ信号φＥＤＧは、波形のエッジが−側の振幅及び＋側の振幅の間で遷移しているか否かを示す信号である。例えば、波形のエッジが「−側」→「＋側」と遷移すると、エッジ信号φＥＤＧの値が「０」→「１」と変化する。波形のエッジが「＋側」→「−側」と遷移すると、エッジ信号φＥＤＧの値が「１」→「０」と変化する。
データサンプラ２０１ｃは、クロック信号ＣＬＫ２の立ち上がりエッジのタイミング（ｐｏｓｅｄｇｅ ＣＬＫ２）で、データの差動信号φＤＰ−φＤＮのサンプリングを行い、データＤＡＴＡ−０の値に対応した極性信号ＰＯＬ−０及び振幅信号ＡＭＰ−０を生成する。
図２（ａ）に示す４つの信号レベルＬＶ１〜ＬＶ４に対応したビットパターンにおける上位ビットであるＭＳＢは、図４に示すように、信号の極性に対応しており、これを極性信号ＰＯＬとする。極性信号ＰＯＬが示す極性により、その信号レベルがＬＶ１，ＬＶ２であるのかＬＶ３，ＬＶ４であるのかを特定できる。
また、図２（ａ）に示す４つの信号レベルＬＶ１〜ＬＶ４に対応したビットパターンにおける下位ビットであるＬＳＢは、図４に示すように、信号の振幅絶対値に対応しており、これを振幅信号ＡＭＰとする。極性信号ＰＯＬにより信号レベルがＬＶ１，ＬＶ２に特定された場合に、振幅信号ＡＭＰが示す振幅絶対値により、その信号レベルがＬＶ１であるのかＬＶ２であるのかを特定できる。極性信号ＰＯＬにより信号レベルがＬＶ３，ＬＶ４に特定された場合に、振幅信号ＡＭＰが示す振幅絶対値により、その信号レベルがＬＶ３であるのかＬＶ４であるのかを特定できる。
エッジサンプラ２０１ｂは、クロック信号ＣＬＫ１の立ち下がりエッジのタイミング（ｎｅｇａｅｄｇｅ ＣＬＫ１）で、データの差動信号φＤＰ−φＤＮのサンプリングを行い、エッジ信号φＥＤＧ−１を生成する。
データサンプラ２０１ｃは、クロック信号ＣＬＫ２の立ち下がりエッジのタイミング（ｎｅｇａｅｄｇｅ ＣＬＫ２）で、データの差動信号φＤＰ−φＤＮのサンプリングを行い、データＤＡＴＡ−１の値に対応した極性信号ＰＯＬ−１及び振幅信号ＡＭＰ−１を生成する。
例えば、注目タイミングがｎｅｇａｅｄｇｅ ＣＬＫ２である場合、ｎｅｇａｅｄｇｅ ＣＬＫ１は、注目タイミングの１／４クロック周期前のタイミングであり、ｐｏｓｅｄｇｅ ＣＬＫ２は、注目タイミングの１／２クロック周期前のタイミングであり、ｐｏｓｅｄｇｅ ＣＬＫ１は、注目タイミングの３／４クロック周期前のタイミングである。
図４に示す各クロックタイミングに生成された信号は、ロジック回路２０２における判定回路２０４へ出力される。判定回路２０４は、振幅信号ＡＭＰ−０，ＡＭＰ−１及び極性信号ＰＯＬ−０，ＰＯＬ−１をデータサンプラ２０１ｃから受け、ＢＩＧ−Ｘの遷移エッジの有無を示す遷移情報ＢＩＧ−ＸとＳＭＡＬＬ−Ｘの遷移エッジの有無を示す遷移情報ＳＭＡＬＬ−Ｘとを生成する。判定回路２０４における遷移情報ＢＩＧ−Ｘと遷移情報ＳＭＡＬＬ−Ｘとを生成するための構成は、例えば図５のようになる。図５は、受信装置２００内の判定回路２０４の構成を示す図である。
判定回路２０４は、複数の論理ゲート２１〜２５を有する。複数の論理ゲート２１〜２５は、データサンプラ２０１ｃと推定回路２０５との間に配されている。
論理ゲート２１は、入力ノード２１ａ，２１ｂ及び出力ノード２１ｃを有する。入力ノード２１ａは、所定の遅延回路を介してデータサンプラ２０１ｃに接続されている。所定の遅延回路の遅延量は、クロック信号ＣＬＫの１クロック周期に対応している。入力ノード２１ａは、データサンプラ２０１ｃから所定の遅延回路を介して振幅信号ＡＭＰ−０を受ける。入力ノード２１ｂは、データサンプラ２０１ｃに接続されている。入力ノード２１ｂは、振幅信号ＡＭＰ−１をデータサンプラ２０１ｃから受ける。出力ノード２１ｃは、論理ゲート２３の入力ノード２３ａに接続されている。論理ゲート２１は、例えば排他的論理和ゲートであり、振幅信号ＡＭＰ−０と振幅信号ＡＭＰ−１との排他的論理和を演算し、演算結果ＡＭＰ＿ＸＯＲを論理ゲート２３の入力ノード２３ａへ出力する。
論理ゲート２２は、入力ノード２２ａ，２２ｂ及び出力ノード２２ｃを有する。入力ノード２２ａは、所定の遅延回路を介してデータサンプラ２０１ｃに接続されている。所定の遅延回路の遅延量は、クロック信号ＣＬＫの１クロック周期に対応している。入力ノード２２ａは、データサンプラ２０１ｃから所定の遅延回路を介して極性信号ＰＯＬ−０を受ける。入力ノード２２ｂは、データサンプラ２０１ｃに接続されている。入力ノード２２ｂは、極性信号ＰＯＬ−１をデータサンプラ２０１ｃから受ける。出力ノード２２ｃは、論理ゲート２３の入力ノード２３ｂに接続されている。論理ゲート２２は、例えば排他的論理和ゲートであり、極性信号ＰＯＬ−０と極性信号ＰＯＬ−１との排他的論理和を演算し、演算結果ＰＯＬ＿ＸＯＲを論理ゲート２３の入力ノード２３ｂへ出力する。
論理ゲート２３は、入力ノード２３ａ，２３ｂ及び出力ノード２３ｃを有する。入力ノード２３ａは、論理ゲート２１の出力ノード２１ｃに接続されている。入力ノード２３ｂは、論理ゲート２２の出力ノード２２ｃに接続されている。出力ノード２３ｃは、論理ゲート２４の入力ノード２４ａと論理ゲート２５の入力ノード２５ａとにそれぞれ接続されている。論理ゲート２３は、例えば入力ノード２３ａの信号と入力ノード２３ｂの信号の論理反転との論理積を求める第２の演算を行う論理ゲートである。論理ゲート２３は、論理ゲート２１の演算結果ＡＭＰ＿ＸＯＲと論理ゲート２２の演算結果ＰＯＬ＿ＸＯＲとに対して第２の演算を行い、第２の演算の結果を遷移情報ＣＥＮＴＥＲ−Ｘとして論理ゲート２４の入力ノード２４ａと論理ゲート２５の入力ノード２５ａとへそれぞれ出力する。
論理ゲート２４は、入力ノード２４ａ，２４ｂ及び出力ノード２４ｃを有する。入力ノード２４ａは、論理ゲート２３の出力ノード２３ｃに接続されている。論理ゲート２４は、論理ゲート２３から遷移情報ＣＥＮＴＥＲ−Ｘを受ける。入力ノード２４ｂは、データサンプラ２０１ｃに接続されている。論理ゲート２４は、データサンプラ２０１ｃから振幅信号ＡＭＰ−１を受ける。出力ノード２４ｃは推定回路２０５に接続されている。論理ゲート２４は、例えば論理積ゲートであり、遷移情報ＣＥＮＴＥＲ−Ｘと振幅信号ＡＭＰ−１との論理積を演算し、演算結果を遷移情報ＢＩＧ−Ｘとして推定回路２０５へ出力する。
論理ゲート２５は、入力ノード２５ａ，２５ｂ及び出力ノード２５ｃを有する。入力ノード２５ａは、論理ゲート２３の出力ノード２３ｃに接続されている。論理ゲート２５は、論理ゲート２３から遷移情報ＣＥＮＴＥＲ−Ｘを受ける。入力ノード２５ｂは、データサンプラ２０１ｃに接続されている。論理ゲート２５は、データサンプラ２０１ｃから振幅信号ＡＭＰ−１を受ける。出力ノード２５ｃは推定回路２０５に接続されている。論理ゲート２５は、例えば入力ノード２５ａの信号と入力ノード２５ｂの信号の論理反転との論理積を求める第３の演算を行う論理ゲートであり、遷移情報ＣＥＮＴＥＲ−Ｘと振幅信号ＡＭＰ−１との第３の演算を行い、演算結果を遷移情報ＳＭＡＬＬ−Ｘとして推定回路２０５へ出力する。
図５に示す回路の動作を真理値表で示すと図６のようになる。図６は、受信装置２００内の判定回路２０４の動作を示す図である。図６では、図４に示したタイミングで得られたデータＤＡＴＡ−０に対応した極性信号ＰＯＬ−０及び振幅信号ＡＭＰ−０と、データＤＡＴＡ−１に対応した極性信号ＰＯＬ−１及び振幅信号ＡＭＰ−１と、の組み合わせが示される。また、それらに応じて、判定回路２０４で生成される演算結果ＡＭＰ＿ＸＯＲ、ＰＯＬ＿ＸＯＲ、遷移情報ＣＥＮＴＥＲ−Ｘ、ＢＩＧ−Ｘ、及びＳＭＡＬＬ−Ｘが示されている。
例えば、データＤＡＴＡの値が０→３又は３→０と遷移する場合に遷移情報ＢＩＧ−Ｘ＝１となり、データＤＡＴＡの値がそれ以外の遷移を示す場合に遷移情報ＢＩＧ−Ｘ＝０となる。これにより、遷移情報ＢＩＧ−Ｘは、ＢＩＧ−Ｘの有無を示す情報であることが示されている。
また、データＤＡＴＡの値が１→２又は２→１と遷移する場合に遷移情報ＳＭＡＬＬ−Ｘ＝１となり、データＤＡＴＡの値がそれ以外の遷移を示す場合に遷移情報ＳＭＡＬＬ−Ｘ＝０となる。これにより、遷移情報ＳＭＡＬＬ−Ｘは、ＳＭＡＬＬ−Ｘの有無を示す情報であることが示されている。
また、判定回路２０４は、具体的な構成を図示しないが、図７に示す動作により、クロック信号ＣＬＫの位相判定を行い、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）を生成する。図７は、受信装置２００内の判定回路２０４の動作を示す図である。
例えば、判定回路２０４は、エッジ信号φＥＤＧ−０、極性信号ＰＯＬ−０、エッジ信号φＥＤＧ−１（図４参照）について、信号群（φＥＤＧ−０，ＰＯＬ−０，φＥＤＧ−１）＝（０，０，１）に応じて、クロック信号ＣＬＫの遷移エッジがデータ信号φＤＰの遷移エッジに対して遅相していると判定する。判定回路２０４は、遅相の判定結果に応じて、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）＝（０，１）を生成して推定回路２０５及びＣＤＲ回路２０３へ出力する。
あるいは、判定回路２０４は、信号群（φＥＤＧ−０，ＰＯＬ−０，φＥＤＧ−１）＝（１，１，０）に応じて、クロック信号ＣＬＫの遷移エッジがデータ信号φＤＰの遷移エッジに対して遅相していると判定する。判定回路２０４は、遅相の判定結果に応じて、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）＝（０，１）を生成して推定回路２０５及びＣＤＲ回路２０３へ出力する。
あるいは、判定回路２０４は、信号群（φＥＤＧ−０，ＰＯＬ−０，φＥＤＧ−１）＝（０，１，１）に応じて、クロック信号ＣＬＫの遷移エッジがデータ信号φＤＰの遷移エッジに対して進相していると判定する。判定回路２０４は、進相の判定結果に応じて、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）＝（１，０）を生成して推定回路２０５及びＣＤＲ回路２０３へ出力する。
あるいは、判定回路２０４は、信号群（φＥＤＧ−０，ＰＯＬ−０，φＥＤＧ−１）＝（１，０，０）に応じて、クロック信号ＣＬＫの遷移エッジがデータ信号φＤＰの遷移エッジに対して進相していると判定する。判定回路２０４は、進相の判定結果に応じて、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）＝（１，０）を生成して推定回路２０５及びＣＤＲ回路２０３へ出力する。
あるいは、判定回路２０４は、それ以外の信号群（φＥＤＧ−０，ＰＯＬ−０，φＥＤＧ−１）の値のパターンに応じて、進相又は遅相の判定を行わない。判定回路２０４は、判定を行わない（すなわち、判定が無しである）ことに応じて、デフォルト値の位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）＝（０，０）を生成して推定回路２０５及びＣＤＲ回路２０３へ出力する。
なお、ＣＤＲ回路２０３は、デフォルト値の位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）＝（０，０）を受けた場合、位相調整を行わずに、現在生成しているクロック信号ＣＬＫを維持する。
図６に示す遷移情報ＢＩＧ−Ｘ，ＳＭＡＬＬ−Ｘと図７に示す位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）とが入力されると、推定回路２０５は、遷移情報ＢＩＧ−Ｘと遷移情報ＳＭＡＬＬ−Ｘと位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）とに応じて、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを推定する。すなわち、推定回路２０５は、第１の確率情報と第２の確率情報とを生成する。第１の確率情報は、ＢＩＧ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に進相と判定される確率と遅相と判定される確率との割合を示す情報である。第２の確率情報は、ＳＭＡＬＬ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に進相と判定される確率と遅相と判定される確率との割合を示す情報である。推定回路２０５は、第１の確率情報と第２の確率情報とに応じて、ずれΔｔＢＳを推定する。推定回路２０５は、ずれΔｔＢＳの推定結果に応じて、ずれΔｔＢＳを調整するための制御情報φＦＢ［１：２］を生成して送信装置１００へフィードバックする。この推定回路２０５は、図８に示すように構成され得る。図８は、受信装置２００内の推定回路２０５の構成を示す図である。
推定回路２０５は、複数の論理ゲート３１〜３４、ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１、ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２、ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３、ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４、ＢＩＧ−Ｘ位相比較器４５、ＳＭＡＬＬ−Ｘ位相比較器４６、及び位相情報確認器４７を有する。
論理ゲート３１は、入力ノード３１ａ，３１ｂ及び出力ノード３１ｃを有する。入力ノード３１ａ及び入力ノード３１ｂは、それぞれ、判定回路２０４に接続されている。入力ノード３１ａは、判定回路２０４から遷移情報ＢＩＧ−Ｘを受け、入力ノード３１ｂは、判定回路２０４から位相判定情報ＥＡＲＬＹを受ける。出力ノード３１ｃは、ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１の入力ノード４１ａに接続されている。論理ゲート３１は、例えば論理積ゲートであり、遷移情報ＢＩＧ−Ｘと位相判定情報ＥＡＲＬＹとの論理積を演算し、演算結果をＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１の入力ノード４１ａへ出力する。この演算結果は、ＢＩＧ−Ｘの遷移エッジが存在し且つ位相判定の結果がＥＡＲＬＹ＝１のときに、選択的にアクティブレベル「１」になる信号である。
ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１は、入力ノード４１ａ及び出力ノード４１ｂを有する。入力ノード４１ａは、論理ゲート３１の出力ノード３１ｃに接続されている。ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１は、所定の期間（例えば、動作開始からリセットされるまでの期間）において、論理ゲート３１の演算結果がアクティブレベル「１」になった回数をカウントする。ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１のカウント値ＣＶ４１は、所定の期間内に、ＢＩＧ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に進相と判定された回数を示している。出力ノード４１ｂは、ＢＩＧ−Ｘ位相比較器４５の入力ノード４５ａに接続されている。ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１は、所定の期間の終了タイミング等において、カウント値ＣＶ４１をＢＩＧ−Ｘ位相比較器４５の入力ノード４５ａへ出力する。
論理ゲート３２は、入力ノード３２ａ，３２ｂ及び出力ノード３２ｃを有する。入力ノード３２ａ及び入力ノード３２ｂは、それぞれ、判定回路２０４に接続されている。入力ノード３２ａは、判定回路２０４から遷移情報ＢＩＧ−Ｘを受け、入力ノード３２ｂは、判定回路２０４から位相判定情報ＬＡＴＥを受ける。出力ノード３２ｃは、ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２の入力ノード４２ａに接続されている。論理ゲート３２は、例えば論理積ゲートであり、遷移情報ＢＩＧ−Ｘと位相判定情報ＬＡＴＥとの論理積を演算し、演算結果をＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２の入力ノード４２ａへ出力する。この演算結果は、ＢＩＧ−Ｘの遷移エッジが存在し且つ位相判定の結果がＬＡＴＥ＝１のときに、選択的にアクティブレベル「１」になる信号である。
ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２は、入力ノード４２ａ及び出力ノード４２ｂを有する。入力ノード４２ａは、論理ゲート３２の出力ノード３２ｃに接続されている。ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２は、所定の期間（例えば、動作開始からリセットされるまでの期間）において、論理ゲート３２の演算結果がアクティブレベル「１」になった回数をカウントする。ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２のカウント値ＣＶ４２は、所定の期間内に、ＢＩＧ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に遅相と判定された回数を示している。出力ノード４２ｂは、ＢＩＧ−Ｘ位相比較器４５の入力ノード４５ｂに接続されている。ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２は、所定の期間の終了タイミング等において、カウント値ＣＶ４２をＢＩＧ−Ｘ位相比較器４５の入力ノード４５ｂへ出力する。
ＢＩＧ−Ｘ位相比較器４５は、入力ノード４５ａ、入力ノード４５ｂ、及び出力ノード４５ｃを有する。入力ノード４５ａは、ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１に接続され、入力ノード４５ｂは、ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２に接続されている。ＢＩＧ−Ｘ位相比較器４５は、ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１からカウント値ＣＶ４１を受け、ＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２からカウント値ＣＶ４２を受けると、次の数式１に示す計算を行い、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘを求める。
ＲＢＩＧ−Ｘ＝（ＣＶ４１−ＣＶ４２）／（ＣＶ４１＋ＣＶ４２）・・・数式１
数式１に示されるように、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘは、ＢＩＧ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に進相（ＥＡＲＬＹ＝１）と判定される確率と遅相（ＬＡＴＥ＝１）と判定される確率との割合を示す。進相と判定される確率が１００％であれば、ＲＢＩＧ−Ｘ＝＋１となり、遅相と判定される確率が１００％であれば、ＲＢＩＧ−Ｘ＝−１となり、進相と判定される確率と遅相と判定される確率とがそれぞれ５０％であれば、ＲＢＩＧ−Ｘ＝０となる。ＢＩＧ−Ｘ位相比較器４５は、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘを位相情報確認器４７へ出力する。なお、ＢＩＧ−Ｘ位相比較器４５は、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘが求められたことに応じて、ＢＩＧ−Ｘ−ＥＡＲＬＹカウンタ４１及びＢＩＧ−Ｘ−ＬＡＴＥカウンタ４２をそれぞれリセットしてもよい。
論理ゲート３３は、入力ノード３３ａ，３３ｂ及び出力ノード３３ｃを有する。入力ノード３３ａ及び入力ノード３３ｂは、それぞれ、判定回路２０４に接続されている。入力ノード３３ａは、判定回路２０４から遷移情報ＳＭＡＬＬ−Ｘを受け、入力ノード３３ｂは、判定回路２０４から位相判定情報ＥＡＲＬＹを受ける。出力ノード３３ｃは、ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３の入力ノード４３ａに接続されている。論理ゲート３３は、例えば論理積ゲートであり、遷移情報ＳＭＡＬＬ−Ｘと位相判定情報ＥＡＲＬＹとの論理積を演算し、演算結果をＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３の入力ノード４３ａへ出力する。この演算結果は、ＳＭＡＬＬ−Ｘの遷移エッジが存在し且つ位相判定の結果がＥＡＲＬＹ＝１のときに、選択的にアクティブレベル「１」になる信号である。
ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３は、入力ノード４３ａ及び出力ノード４３ｂを有する。入力ノード４３ａは、論理ゲート３３の出力ノード３３ｃに接続されている。ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３は、所定の期間（例えば、動作開始からリセットされるまでの期間）において、論理ゲート３３の演算結果がアクティブレベル「１」になった回数をカウントする。ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３のカウント値ＣＶ４３は、所定の期間内に、ＳＭＡＬＬ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に進相と判定された回数を示している。出力ノード４３ｂは、ＳＭＡＬＬ−Ｘ位相比較器４６の入力ノード４６ａに接続されている。ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３は、所定の期間の終了タイミング等において、カウント値ＣＶ４３をＳＭＡＬＬ−Ｘ位相比較器４６の入力ノード４６ａへ出力する。
論理ゲート３４は、入力ノード３４ａ，３４ｂ及び出力ノード３４ｃを有する。入力ノード３４ａ及び入力ノード３４ｂは、それぞれ、判定回路２０４に接続されている。入力ノード３４ａは、判定回路２０４から遷移情報ＳＭＡＬＬ−Ｘを受け、入力ノード３４ｂは、判定回路２０４から位相判定情報ＬＡＴＥを受ける。出力ノード３４ｃは、ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４の入力ノード４４ａに接続されている。論理ゲート３４は、例えば論理積ゲートであり、遷移情報ＳＭＡＬＬ−Ｘと位相判定情報ＬＡＴＥとの論理積を演算し、演算結果をＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４の入力ノード４４ａへ出力する。この演算結果は、ＳＭＡＬＬ−Ｘの遷移エッジが存在し且つ位相判定の結果がＬＡＴＥ＝１のときに、選択的にアクティブレベル「１」になる信号である。
ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４は、入力ノード４４ａ及び出力ノード４４ｂを有する。入力ノード４４ａは、論理ゲート３４の出力ノード３４ｃに接続されている。ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４は、所定の期間（例えば、動作開始からリセットされるまでの期間）において、論理ゲート３４の演算結果がアクティブレベル「１」になった回数をカウントする。ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４のカウント値ＣＶ４４は、所定の期間内に、ＳＭＡＬＬ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に遅相と判定された回数を示している。出力ノード４４ｂは、ＳＭＡＬＬ−Ｘ位相比較器４６の入力ノード４６ｂに接続されている。ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４は、所定の期間の終了タイミング等において、カウント値ＣＶ４４をＳＭＡＬＬ−Ｘ位相比較器４６の入力ノード４６ｂへ出力する。
ＳＭＡＬＬ−Ｘ位相比較器４６は、入力ノード４６ａ、入力ノード４６ｂ、及び出力ノード４６ｃを有する。入力ノード４６ａは、ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３に接続され、入力ノード４６ｂは、ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４に接続されている。ＳＭＡＬＬ−Ｘ位相比較器４６は、ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３からカウント値ＣＶ４３を受け、ＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４からカウント値ＣＶ４４を受けると、次の数式２に示す計算を行い、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘを求める。
ＲＳＭＡＬＬ−Ｘ＝（ＣＶ４３−ＣＶ４４）／（ＣＶ４３＋ＣＶ４４）・・・数式２
数式２に示されるように、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘは、ＳＭＡＬＬ−Ｘの遷移エッジのタイミングでクロック信号ＣＬＫの位相判定を行った際に進相（ＥＡＲＬＹ＝１）と判定される確率と遅相（ＬＡＴＥ＝１）と判定される確率との割合を示す。進相と判定される確率が１００％であれば、ＲＳＭＡＬＬ−Ｘ＝＋１となり、遅相と判定される確率が１００％であれば、ＲＳＭＡＬＬ−Ｘ＝−１となり、進相と判定される確率と遅相と判定される確率とがそれぞれ５０％であれば、ＲＳＭＡＬＬ−Ｘ＝０となる。ＳＭＡＬＬ−Ｘ位相比較器４６は、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘを位相情報確認器４７へ出力する。なお、ＳＭＡＬＬ−Ｘ位相比較器４６は、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘが求められたことに応じて、ＳＭＡＬＬ−Ｘ−ＥＡＲＬＹカウンタ４３及びＳＭＡＬＬ−Ｘ−ＬＡＴＥカウンタ４４をそれぞれリセットしてもよい。
位相情報確認器４７は、入力ノード４７ａ、入力ノード４７ｂ、及び出力ノード４７ｃを有する。入力ノード４７ａは、ＢＩＧ−Ｘ位相比較器４５に接続され、入力ノード４６ｂは、ＳＭＡＬＬ−Ｘ位相比較器４６に接続されている。位相情報確認器４７は、ＢＩＧ−Ｘ位相比較器４５からＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘを受け、ＳＭＡＬＬ−Ｘ位相比較器４６からＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘを受ける。位相情報確認器４７は、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−ＸとＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘとに応じて、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを推定する。
例えば、位相情報確認器４７は、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−ＸとＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘとを、それぞれ、異なる複数のクロックタイミングについて蓄積し、図９（ａ）に示す座標平面上にプロットしていく。図９は、受信装置２００内の推定回路２０５の動作を説明するための図である。１ＵＩは、波形処理の単位期間であり、クロックＣＬＫの１周期に対応している。図９（ａ）〜図９（ｃ）では、それぞれ、クロックタイミングの時間位置に応じたＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘの変化を実線で示し、クロックタイミングの時間位置に応じたＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘの変化を点線で示している。図９（ａ）〜図９（ｃ）は、それぞれ、ＥＡＲＬＹ＿ＬＡＴＥ率を縦軸とし、クロックタイミングの１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）内の時間位置を横軸とする座標平面を示している。
図９（ａ）の場合、クロックタイミングが１ＵＩ内で０〜ｔＢ１の期間内であるかｔＳ１〜ｔＥの期間内であれば、実線と点線とが共に同じ極性の値なので、判定回路２０４による位相判定の結果が比較的安定しており、ＣＤＲ回路２０３が安定的に位相調整可能であることが分かる。一方、クロックタイミングが１ＵＩ内でｔＢ１〜ｔＳ１の期間内であると、実線と点線とが異なる極性の値なので、判定回路２０４による位相判定の結果がばらつき、ＣＤＲ回路２０３の位相調整が不安定になることが分かる。ｔＢ１〜ｔＳ１の期間は、位相判定の結果が定まらないという意味で不定区間と呼ぶことにする。この不定区間ｔＢ１〜ｔＳ１１は、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳに対応していると考えられる。
そのため、位相情報確認器４７は、不定区間ｔＢ１〜ｔＳ１の時間長さΔｔＢＳ１を求める。位相情報確認器４７には、不定区間の時間長さとそれに対して調整すべき制御対象及び制御量との関係を示す調整情報が予め実験的に決められて設定されている。調整すべき制御対象としては、送信装置１００におけるＭＳＢ用の伝送経路とＬＳＢ用の伝送経路との少なくとも一方を含む。調整すべき制御量としては、制御対象がＭＳＢ用の伝送経路である場合、ＭＳＢ用の伝送経路で調整すべき遅延量を含み、制御対象がＬＳＢ用の伝送経路である場合、ＬＳＢ用の伝送経路で調整すべき遅延量を含み、制御対象がＭＳＢ用の伝送経路とＬＳＢ用の伝送経路とである場合、ＭＳＢ用の伝送経路で調整すべき遅延量とＬＳＢ用の伝送経路で調整すべき遅延量とを含む。すなわち、位相情報確認器４７は、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを示す情報として、不定区間ｔＢ１〜ｔＳ１の時間長さΔｔＢＳ１を推定する。
位相情報確認器４７は、時間長さΔｔＢＳ１が求まると、調整情報を参照して、制御対象及び制御量を決定し、決定結果に応じて、送信措置１００で調整すべき制御対象及び制御量を示す制御信号ＦＢ［１：２］を生成する。制御信号ＦＢ［１］は、ＭＳＢ用の制御信号であり、制御信号ＦＢ［２］は、ＬＳＢ用の制御信号である。位相情報確認器４７は、制御信号ＦＢ［１：２］を送信装置１００のタイミング調整回路１０３へフィードバックする。
タイミング調整回路１０３は、制御信号ＦＢ［１：２］に基づいて、信号のタイミング調整を行う。すなわち、タイミング調整回路１０３は、制御信号ＦＢ［１：２］に基づいて、ＭＳＢ用の伝送経路とＬＳＢ用の伝送経路との少なくとも一方の遅延量を調整する。タイミング調整回路１０３は、図１０（ａ）に示すように構成され得る。図１０（ａ）は、タイミング調整回路１０３の構成の一例を示す図である。
送信装置１００において、シリアライザ１０１からドライバ１０２に至るＭＳＢ用の伝送経路には、バッファアンプ１０３１及び可変遅延回路１０３３が順に配され、シリアライザ１０１からドライバ１０２に至るＬＳＢ用の伝送経路には、バッファアンプ１０３２及び可変遅延回路１０３４が順に配されている。可変遅延回路１０３３は、バッファアンプ１０３１及びドライバ１０２の間に電気的に接続されている。可変遅延回路１０３３は、制御信号ＦＢ［１］をその制御ノードで受け、制御信号ＦＢ［１］に示された制御量でその遅延量を調整する。可変遅延回路１０３３は、バッファアンプ１０３１から受けた信号（ＭＳＢ）に調整後の遅延量を付与してドライバ１０２へ出力する。可変遅延回路１０３４は、バッファアンプ１０３２及びドライバ１０２の間に電気的に接続されている。可変遅延回路１０３４は、制御信号ＦＢ［２］をその制御ノードで受け、制御信号ＦＢ［２］に示された制御量でその遅延量を調整する。可変遅延回路１０３４は、バッファアンプ１０３２から受けた信号（ＬＳＢ）に調整後の遅延量を付与してドライバ１０２へ出力する。
送信装置１００は、送信データφＴＸをシリアライザ１０１で所定の手順でビットパターンにシリアル化し、シリアル化されたビットパターンがタイミング調整回路１０３に通されてドライバ１０２でパルス振幅変調をかけられる。ドライバ１０２は、変調信号を有線伝送路３００経由で受信装置２００へ送信する。
調整後の信号が送信装置１００から有線通信路３００を通して受信装置２００で受信される。その受信された調整後の変調信号の信号レベルについて、半導体集積回路１の判定回路２０４は、遷移情報ＢＩＧ−Ｘと、遷移情報ＳＭＡＬＬ−Ｘと、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）と、を再び生成する。半導体集積回路１の推定回路２０５は、遷移情報ＢＩＧ−Ｘと、遷移情報ＳＭＡＬＬ−Ｘと、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）と、に応じて、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘと、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘと、を再び求める。推定回路２０５は、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘと、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘと、を、それぞれ、異なる複数のクロックタイミングについて蓄積し、図９（ｂ）に示す座標平面上にプロットしていく。これにより、推定回路２０５の位相情報確認器４７は、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを示す情報として、不定区間ｔＢ２〜ｔＳ２の時間長さΔｔＢＳ２を推定する。
図９（ｂ）の場合、不定区間ｔＢ２〜ｔＳ２の時間長さΔｔＢＳ２が図９（ａ）の場合より低減しており（ΔｔＢＳ２＜ΔｔＢＳ１）、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳが低減していると考えられる。
位相情報確認器４７は、時間長さΔｔＢＳ２が求まると、調整情報を参照して、制御対象及び制御量を決定し、決定結果に応じて、送信措置１００で調整すべき制御対象及び制御量を示す制御信号ＦＢ［１：２］を再び生成する。位相情報確認器４７は、制御信号ＦＢ［１：２］を送信装置１００のタイミング調整回路１０３へ再びフィードバックする。
タイミング調整回路１０３は、制御信号ＦＢ［１：２］に基づいて、信号のタイミング調整を再び行う。すなわち、タイミング調整回路１０３は、制御信号ＦＢ［１：２］に基づいて、可変遅延回路１０３３と可変遅延回路１０３４との少なくとも一方が制御信号ＦＢに示された制御量でその遅延量を調整する。
送信装置１００では、送信データφＴＸをシリアライザ１０１でシリアル化したビットパターンが、タイミング調整回路１０３に通されてドライバ１０２でパルス振幅変調をかけられる。ドライバ１０２は、変調信号を有線伝送路３００経由で受信装置２００へ送信する。
調整後の信号が送信装置１００から有線通信路３００を通して受信装置２００で受信される。その受信された調整後の変調信号の信号レベルについて、半導体集積回路１の判定回路２０４は、遷移情報ＢＩＧ−Ｘと遷移情報ＳＭＡＬＬ−Ｘと位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）とを再び生成する。半導体集積回路１の推定回路２０５は、遷移情報ＢＩＧ−Ｘと遷移情報ＳＭＡＬＬ−Ｘと、位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）と、に応じて、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘと、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘと、を再び求める。推定回路２０５は、ＢＩＧ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＢＩＧ−Ｘと、ＳＭＡＬＬ−ＸのＥＡＲＬＹ＿ＬＡＴＥ率ＲＳＭＡＬＬ−Ｘと、を、それぞれ、異なる複数のクロックタイミングについて蓄積し、図９（ｃ）に示す座標平面上にプロットしていく。これにより、推定回路２０５の位相情報確認器４７は、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳを示す情報として、不定区間ｔＢ３〜ｔＳ３の時間長さΔｔＢＳ３を推定する。
図９（ｃ）の場合、不定区間ｔＢ３〜ｔＳ３の時間長さΔｔＢＳ３が図９（ｂ）の場合より低減しており（ΔｔＢＳ３＜ΔｔＢＳ２）、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳがさらに低減していると考えられる。すなわち、不定区間ｔＢ３〜ｔＳ３の時間長さΔｔＢＳ３が許容範囲内に収まっていれば、半導体集積回路１は、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳが許容範囲内に収まっているとして、ずれΔｔＢＳの推定及び制御信号ＦＢの生成の処理を終了する。
以上のように、本実施形態では、受信装置２００において、半導体集積回路１が、ＢＩＧ−ＸのタイミングとＳＭＡＬＬ−ＸのタイミングとのずれΔｔＢＳを検出し、そのずれΔｔＢＳを調整するための制御信号ＦＢを送信装置１００へフィードバックする。これにより、送信装置１００のタイミング調整回路１０３で制御信号φＦＢに基づくタイミング調整が行われ、ＢＩＧ−ＸのタイミングｔＢとＳＭＡＬＬ−ＸのタイミングｔＳとのずれΔｔＢＳがより少なくなった信号が受信装置２００で受信されるようにすることができる。これにより、受信装置２００で生成される位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）の精度を向上できる。この結果、調整後の変調信号に対する位相判定情報（ＥＡＲＬＹ，ＬＡＴＥ）に応じて、クロック信号ＣＬＫを適正に再生できる。すなわち、再生されるクロック信号ＣＬＫのジッタ特性を改善できる。
なお、図１０（ｂ）に示すように、タイミング調整回路１０３ｉにおいて、可変遅延回路１０３３ｉは、シリアライザ１０１とバッファアンプ１０３１との間に電気的に接続されていてもよく、可変遅延回路１０３４ｉは、シリアライザ１０１とバッファアンプ１０３２との間に電気的に接続されていてもよい。図１０（ｂ）は、実施形態の第１の変形例における送信装置１００内のタイミング調整回路１０３ｉの構成を示す図である。可変遅延回路１０３３ｉは、シリアライザ１０１から受けた信号（ＭＳＢ）に調整後の遅延量を付与してバッファアンプ１０３１へ出力する。可変遅延回路１０３４ｉは、シリアライザ１０１から受けた信号（ＬＳＢ）に調整後の遅延量を付与してバッファアンプ１０３２へ出力する。このような構成によっても、ＢＩＧ−ＸのタイミングとＳＭＡＬＬ−ＸのタイミングとのずれΔｔＢＳが少なくなるように、送信装置１００側でタイミング調整を行うことができる。
あるいは、図１０（ｃ）に示すように、タイミング調整回路１０３ｊにおいて、可変遅延回路１０３３ｊ及び可変遅延回路１０３４ｊは、それぞれ、クロック生成回路１０４ｊとシリアライザ１０１ｊとの間に電気的に接続されていてもよい。図１０（ｃ）は、実施形態の第２の変形例における送信装置１００内のタイミング調整回路１０３ｊの構成を示す図である。シリアライザ１０１ｊは、フリップフロップ１０１１及びフリップフロップ１０１２を有する。可変遅延回路１０３３ｊは、クロック生成回路１０４ｊとフリップフロップ１０１１のクロックノードとの間に電気的に接続されている。可変遅延回路１０３３ｊは、クロック生成回路１０４ｊから受けたクロック信号ＣＫｊ１に調整後の遅延量を付与したクロック信号ＣＫｊ２をフリップフロップ１０１１のクロックノードへ出力する。これにより、フリップフロップ１０１１は、データ入力ノードで受けた信号（ＭＳＢ）を調整後の遅延量が付与されたクロック信号ＣＫｊ２に同期してバッファアンプ１０３１へ転送する。可変遅延回路１０３４ｊは、クロック生成回路１０４ｊとフリップフロップ１０１２のクロックノードとの間に電気的に接続されている。可変遅延回路１０３４ｊは、クロック生成回路１０４ｊから受けたクロック信号ＣＫｊ３に調整後の遅延量を付与したクロック信号ＣＫｊ４をフリップフロップ１０１２のクロックノードへ出力する。これにより、フリップフロップ１０１２は、データ入力ノードで受けた信号（ＬＳＢ）を調整後の遅延量が付与されたクロック信号ＣＫｊ４に同期してバッファアンプ１０３２へ転送する。このような構成によっても、ＢＩＧ−ＸのタイミングとＳＭＡＬＬ−ＸのタイミングとのずれΔｔＢＳが少なくなるように、送信装置１００側でタイミング調整を行うことができる。
あるいは、タイミング調整回路に用いられる各可変遅延回路１０３３ｋ，１０３４ｋは、図１１に示すように構成されてもよい。図１１は、実施形態の第３の変形例における送信装置１００内の可変遅延回路１０３３ｋ，１０３４ｋの構成を示す図である。図１１（ａ）では、可変遅延回路１０３３ｋ，１０３４ｋの入力ノードと出力ノードとを接続するライン６１に対して可変容量回路５１が接続された構成が例示されている。可変容量回路５１は、一端がライン６１に電気的に接続され、他端がグランド電位に電気的に接続され、例えばｎビットの制御信号ＦＢ［１：ｎ］に応じてその容量値が調整され得る。ｎは、２以上の任意の整数である。
図１１（ａ）に示す可変容量回路５１は、例えば、図１１（ｂ）に示す回路で実現されてもよい。図１１（ｂ）に示す回路では、ライン６１とグランド電位との間に、ｎ個のトランジスタＭ１〜Ｍｎ及びｎ個の容量素子Ｃ１〜Ｃｎの直列接続が互いに並列に接続されている。各トランジスタＭ１〜Ｍｎは、例えばＮＭＯＳトランジスタであり、ゲートで制御信号φＦＢを受け、ソースが容量素子Ｃ１〜Ｃｎに接続され、ドレインがライン６１に接続されている。容量素子Ｃ１〜Ｃｎは、一端がトランジスタＭ１〜Ｍｎのソースに接続され、他端がグランド電位に接続されている。この構成では、ｎビットの制御信号ＦＢ［１：ｎ］のうちどのビットの制御信号ＦＢ［１：ｎ］がアクティブレベルにされるかに応じて、複数のトランジスタＭ１〜Ｍｎのうちオンするトランジスタが変更され、ライン６１とグランド電位との間で活性化される容量素子Ｃ１〜Ｃｎが変更される。これにより、ｎビットの制御信号ＦＢ［１：ｎ］に応じて、可変遅延回路１０３３ｋ，１０３４ｋの容量値が調整され得る。
また、図１１（ｂ）に示す回路において、各容量素子Ｃ１〜Ｃｎは、トランジスタＭＣ１〜ＭＣｎで実現されてもよい。各トランジスタＭＣ１〜ＭＣｎは、ゲートがトランジスタＭ１〜Ｍｎのソースに接続され、ソース及びドレインが互いに接続されるとともにグランド電位に接続されている。
あるいは、タイミング調整回路に用いられる各可変遅延回路１０３３ｎ，１０３４ｎは、図１２に示すように構成されてもよい。図１２は、実施形態の第４の変形例における送信装置１００内の可変遅延回路１０３３ｎ，１０３４ｎの構成を示す図である。図１２（ａ）では、可変遅延回路１０３３ｎ，１０３４ｎの入力ノード側のライン６２と出力ノード側のライン６３との間に可変抵抗回路５２が接続された構成が例示されている。可変抵抗回路５２は、一端がライン６２に電気的に接続され、他端がライン６３に電気的に接続され、例えばｎビットの制御信号ＦＢ［１：ｎ］に応じてその抵抗値が調整され得る。ｎは、２以上の任意の整数である。
図１２（ａ）に示す可変抵抗回路５２は、例えば、図１２（ｂ）に示す回路で実現されてもよい。図１２（ｂ）に示す回路では、ライン６２とライン６３との間に、ｎ個のトランジスタＭ１〜Ｍｎ及びｎ個の抵抗素子Ｒ１〜Ｒｎの直列接続が互いに並列に接続されている。各トランジスタＭ１〜Ｍｎは、例えばＮＭＯＳトランジスタであり、ゲートで制御信号ＦＢを受け、ソースが抵抗素子Ｒ１〜Ｒｎに接続され、ドレインがライン６２に接続されている。抵抗素子Ｒ１〜Ｒｎは、一端がトランジスタＭ１〜Ｍｎのソースに接続され、他端がライン６３に接続されている。この構成では、ｎビットの制御信号ＦＢ［１：ｎ］のうちどのビットの制御信号ＦＢ［１：ｎ］がアクティブレベルにされるかに応じて、複数のトランジスタＭ１〜Ｍｎのうちオンするトランジスタが変更され、ライン６２とライン６３との間で活性化される抵抗素子Ｒ１〜Ｒｎが変更される。これにより、ｎビットの制御信号ＦＢ［１：ｎ］に応じて、可変遅延回路１０３３ｎ，１０３４ｎの抵抗値が調整され得る。
あるいは、タイミング調整回路に用いられる各可変遅延回路１０３３ｐ，１０３４ｐは、図１３に示すように構成されてもよい。図１３は、実施形態の第５の変形例における送信装置１００内の可変遅延回路１０３３ｐ，１０３４ｐの構成を示す図である。図１３（ａ）では、可変遅延回路１０３３ｐ，１０３４ｐの入力ノード側のライン６４と出力ノード側のライン６５との間に可変インダクタンス回路５３が接続された構成が例示されている。可変インダクタンス回路５３は、一端がライン６４に電気的に接続され、他端がライン６５に電気的に接続され、例えばｎビットの制御信号ＦＢ［１：ｎ］に応じてそのインダクタンス値が調整され得る。ｎは、２以上の任意の整数である。
図１３（ａ）に示す可変インダクタンス回路５３は、例えば、図１３（ｂ）に示す回路で実現されてもよい。図１３（ｂ）に示す回路では、ライン６４とライン６５との間に、ｎ個のインダクタンス素子Ｌ１〜Ｌｎが直列に接続されるとともに、ｎ個のトランジスタＭ１〜Ｍｎがインダクタンス素子Ｌ１〜Ｌｎに対して多段で並列接続されている。インダクタンス素子Ｌ１は、一端がライン６４に接続され、他端がインダクタンス素子Ｌ２の一端に接続されている。２番目以降の各インダクタンス素子Ｌ２〜Ｌｎは、一端が前段のインダクタンス素子の他端に接続され、他端が次段のインダクタンス素子の一端に接続されている。ｎ個のトランジスタＭ１〜Ｍｎは、ｎ個のインダクタンス素子Ｌ１〜Ｌｎに対応している。各トランジスタＭ１〜Ｍｎは、例えばＮＭＯＳトランジスタであり、ゲートで制御信号φＦＢを受け、ソースが対応するインダクタンス素子Ｌ１〜Ｌｎの一端に接続され、ドレインがライン６５に接続されている。この構成では、ｎビットの制御信号ＦＢ［１：ｎ］のうちどのビットの制御信号ＦＢ［１：ｎ］がアクティブレベルにされるかに応じて、複数のトランジスタＭ１〜Ｍｎのうちオンするトランジスタが変更され、ライン６２とライン６３との間で活性化されるインダクタンス素子Ｌ１〜Ｌｎが変更される。これにより、ｎビットの制御信号ＦＢ［１：ｎ］に応じて、可変遅延回路１０３３ｐ，１０３４ｐのインダクタンス値が調整され得る。
あるいは、タイミング調整回路１０３ｒは、図１４に示すように構成されてもよい。図１４は、実施形態の第６の変形例における送信装置１００内のタイミング調整回路１０３ｒの構成を示す図である。タイミング調整回路１０３ｒでは、可変駆動力回路１０３５ｒが、バッファアンプ１０３１のグランドノードとグランド電位との間に電気的に接続されており、可変駆動力回路１０３６ｒが、バッファアンプ１０３２のグランドノードとグランド電位との間に電気的に接続されている。可変駆動力回路１０３５ｒは、制御信号ＦＢ［１：ｎ］をその制御ノードで受け、制御信号ＦＢ［１：ｎ］に示された制御量でその駆動力を調整する。これに応じて、バッファアンプ１０３１は、シリアライザ１０１から受けた信号（ＭＳＢ）を調整後の可変駆動力回路１０３５ｒの駆動力に応じた駆動力でドライバ１０２へ出力する。可変駆動力回路１０３６ｒは、制御信号ＦＢ’［１：ｎ］をその制御ノードで受け、制御信号ＦＢ’［１：ｎ］に示された制御量でその駆動力を調整する。これに応じて、バッファアンプ１０３２は、シリアライザ１０１から受けた信号（ＬＳＢ）を調整後の可変駆動力回路１０３６ｒの駆動力に応じた駆動力でドライバ１０２へ出力する。このような構成によっても、ＢＩＧ−ＸのタイミングとＳＭＡＬＬ−ＸのタイミングとのずれΔｔＢＳが少なくなるように、送信装置１００側でタイミング調整を行うことができる。
また、図１４（ａ）に示す可変駆動力回路１０３５ｒ，１０３６ｒは、図１４（ｂ）に示すように構成されてもよい。図１４（ｂ）では、可変駆動力回路１０３５ｒ，１０３６ｒの一端及び他端の間に可変電流源５４が接続された構成が例示されている。バッファアンプ１０３１，１０３２は、それぞれ、インバータ接続されたＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭを含む。可変電流源５４は、一端がＮＭＯＳトランジスタＮＭのソース側のノードＮ１に接続され、他端がグランド電位に接続され、その制御端子でｎビットの制御信号ＦＢ［１：ｎ］（又はＦＢ’［１：ｎ］）を受ける。可変電流源５４は、ｎビットの制御信号ＦＢ［１：ｎ］に応じてその流す電流値が調整され得る。ｎは、２以上の任意の整数である。
図１４（ｂ）に示す可変電流源５４は、例えば、図１４（ｃ）に示す回路で実現されてもよい。図１４（ｃ）に示す回路では、ノードＮ１とグランド電位との間に、ｎ個の駆動トランジスタＭＣＳ１〜ＭＣＳｎ及びｎ個のトランジスタＭ１〜Ｍｎの直列接続が互いに並列に接続されている。各駆動トランジスタＭＣＳ１〜ＭＣＳｎは、電流源ＣＳが接続された駆動トランジスタＭＣＳ０とともにカレントミラー回路を構成している。各トランジスタＭ１〜Ｍｎは、例えばＮＭＯＳトランジスタであり、ゲートで制御信号φＦＢを受け、ソースがグランド電位に接続され、ドレインが駆動トランジスタＭＣＳ１〜ＭＣＳｎのソースに接続されている。駆動トランジスタＭＣＳ０は、例えばＮＭＯＳトランジスタである。駆動トランジスタＭＣＳ１〜ＭＣＳｎは、例えばＮＭＯＳトランジスタであり、ゲートが駆動トランジスタＭＣＳ０のゲート及びドレインに接続され、ソースがトランジスタＭ１〜Ｍｎのドレインに接続され、ドレインがノードＮ１に接続されている。この構成では、ｎビットの制御信号ＦＢ［１：ｎ］のうちどのビットの制御信号ＦＢ［１：ｎ］がアクティブレベルにされるかに応じて、複数のトランジスタＭ１〜Ｍｎのうちオンするトランジスタが変更され、ノードＮ１とグランド電位との間で活性化される駆動トランジスタＭＣＳ１〜ＭＣＳｎが変更される。これにより、ｎビットの制御信号ＦＢ［１：ｎ］に応じて、可変駆動力回路１０３５ｒ，１０３６ｒの流す電流値が調整され得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体集積回路、１００ 送信装置、２００ 受信装置、２０１ａ ＡＦＥ、２０１ｂ エッジサンプラ、２０１ｃ データサンプラ、２０２ ロジック回路、２０３ ＣＤＲ回路、２０４ 判定回路、２０５ 推定回路、２０７ 内部回路。

Claims (6)

  1. 第１の信号レベル、前記第１の信号レベルより高い第２の信号レベル、前記第１の信号レベル及び前記第２の信号レベルの間の第３の信号レベル、及び前記第３の信号レベル及び前記第２の信号レベルの間の第４の信号レベルの間で遷移可能な変調信号の信号レベルについて、前記第１の信号レベル及び前記第２の信号レベルの間の第１の遷移エッジの状態を示す第１の遷移情報と、前記第３の信号レベル及び前記第４の信号レベルの間の第２の遷移エッジの状態を示す第２の遷移情報と、クロック信号の位相判定の結果を示す位相判定情報とを生成する判定回路と、
    前記第１の遷移情報と前記第２の遷移情報と前記位相判定情報とに応じて、前記第１の遷移エッジのタイミングと前記第２の遷移エッジのタイミングとのずれを推定する推定回路と、
    を備えた半導体集積回路。
  2. 前記推定回路は、前記ずれの推定結果に応じて、前記ずれを調整するための制御信号を生成して出力する
    請求項１に記載の半導体集積回路。
  3. 前記判定回路は、前記制御信号に応じた調整後の変調信号の信号レベルについて、前記第１の遷移情報と前記第２の遷移情報と前記位相判定情報とを再び生成し、
    前記推定回路は、前記調整後の変調信号に対する前記第１の遷移情報と前記第２の遷移情報と前記位相判定情報とに応じて、前記第１の遷移エッジのタイミングと前記第２の遷移エッジのタイミングとのずれを推定する
    請求項２に記載の半導体集積回路。
  4. 前記推定回路は、前記第１の遷移エッジのタイミングで前記クロック信号の位相判定を行った際に進相と判定される確率と遅相と判定される確率との割合を示す第１の確率情報と、前記第２の遷移エッジのタイミングで前記クロック信号の位相判定を行った際に進相と判定される確率と遅相と判定される確率との割合を示す第２の確率情報とを生成し、前記第１の確率情報と前記第２の確率情報とに応じて、前記ずれを推定する
    請求項１から３のいずれか１項に記載の半導体集積回路。
  5. 有線伝送路が接続可能である受信ノードと、
    前記受信ノードが電気的に接続された請求項１から４のいずれか１項に記載の半導体集積回路と、
    前記半導体集積回路が電気的に接続されたクロック再生回路と、
    を備えた受信装置。
  6. 第１の信号レベル、前記第１の信号レベルより高い第２の信号レベル、前記第１の信号レベル及び前記第２の信号レベルの間の第３の信号レベル、及び前記第３の信号レベル及び前記第２の信号レベルの間の第４の信号レベルの間で遷移可能な変調信号の信号レベルについて、前記第１の信号レベル及び前記第２の信号レベルの間の第１の遷移エッジの状態を示す第１の遷移情報と、前記第３の信号レベル及び前記第４の信号レベルの間の第２の遷移エッジの状態を示す第２の遷移情報と、クロック信号の位相判定の結果を示す位相判定情報とを生成することと、
    前記第１の遷移情報と前記第２の遷移情報と前記位相判定情報とに応じて、前記第１の遷移エッジのタイミングと前記第２の遷移エッジのタイミングとのずれを推定することと、
    を含む受信装置の制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8730758B2 (en) 2009-06-24 2014-05-20 Advanced Micro Devices, Inc. Adjustment of write timing in a memory device
JP6057438B2 (ja) 2011-06-14 2017-01-11 マーベル ワールド トレード リミテッド システムおよび方法
US9658642B2 (en) 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver
JP6912702B2 (ja) * 2017-02-20 2021-08-04 富士通株式会社 Ｃｄｒ回路及び受信回路
US10630461B2 (en) * 2018-09-18 2020-04-21 Samsung Display Co., Ltd. Efficient frequency detectors for clock and data recovery circuits
JP2020048054A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 受信装置、通信システム、及びクロック再生方法
JP2020048060A (ja) 2018-09-19 2020-03-26 キオクシア株式会社 半導体集積回路、受信装置、及び通信システム
JP2021040268A (ja) * 2019-09-04 2021-03-11 富士通株式会社 Ｃｄｒ回路及び多値変調方式の受信器
JP2021044787A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体集積回路及び受信装置

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