KR101404844B1 - 듀얼 포트 메모리 및 그 방법 - Google Patents

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Abstract

듀얼-포트 메모리가 제공된다. 듀얼-포트 메모리는 제1 단일-포트 메모리와 제2 단일-포트 메모리를 포함한다. 제1 단일-포트 메모리는 듀얼-포트 메모리의 짝수 어드레스에 데이터를 저장하도록 구성된다. 제2 단일-포트 메모리는 듀얼-포트 메모리의 홀수 어드레스에 데이터를 저장하도록 구성된다. 듀얼-포트 메모리는 홀수 어드레스로부터 데이터를 읽는 읽기 동작과 짝수 어드레스에 데이터를 쓰는 쓰기 동작을 동시에 실행한다. 듀얼-포트 메모리는 짝수 어드레스로부터 데이터를 읽는 읽기 동작과 홀수 어드레스에 데이터를 쓰는 쓰기 동작을 동시에 실행한다.

Description

듀얼 포트 메모리 및 그 방법{A DUAL-PORT MEMORY AND A METHOD THEREOF}
본 발명은 메모리에 관한 것이고, 그리고 구체적으로 듀얼-포트 메모리 및 그 메모리의 동작 방법에 관한 것이다.
메모리는 데이터 액세스(acces) 방법에 따라 단일-포트 메모리 (single-port memory) 및 듀얼-포트 메모리(dual-port memory)로 분류할 수 있다. 단일-포트 메모리와 비교될 때, 듀얼-포트 메모리는 읽기 제어 회로와 쓰기 제어 회로를 분리하여 사용하고 있기 때문에, 높은 속도로 읽고 쓰기를 할 수 있고, 그리고 이로 인하여 관련 분야의 컴퓨터에서 널리 사용되고 있다. 예를 들어, 듀얼-포트 랜덤 액세스 메모리(RAM, Random Acces Memory) 및 선입 선출(FIFO, First Input First Output)과 같은 듀얼-포트 메모리가 호스트(host)와 외부 디바이스 사이의 통신 및 호스트 사이의 통신을 위하여 사용될 수 있다. 그러나 듀얼-포트 메모리는 읽기 및 쓰기 제어 회로를 분리하여 가지고 있으므로, 그들은 상대적으로 큰 다이 사이즈(die size)를 차지하고, 이로 인하여 이러한 듀얼-포트 메모리를 가지는 회로 구성요소의 제조 비용을 증가시키게 된다.
도 1A는 M×2N의 용량(capacity)을 가진 종래의 듀얼-포트 메모리(101)의 블록 다이어그램을 도시한 것이다. 도 1B는 도 1A에서 듀얼-포트 메모리(101)와 관련된 신호의 타이밍(timing) 다이어그램을 도시한 것이다. 도 1A는 도 1B와 함께 기술이 된다. 도 1A에 도시된 것처럼, 듀얼-포트 메모리(101)는 읽기 동작 클록 신호 단자(CLKA), 읽기 동작 인에이블 신호 단자(CENA), 읽기 동작 어드레스 입력 단자(AA), 읽기 동작 데이터 출력 단자(QA), 쓰기 동작 클록 신호 단자(CLKB), 쓰기 동작 인에이블 신호 단자(CENB), 쓰기 동작 어드레스 입력 단자(AB) 및 쓰기 동작 데이터 입력 단자(DB)를 포함한다.
도 1B에 도시된 것처럼, 듀얼-포트 메모리(101)로부터 데이터를 읽는 경우, 읽기 동작 인에이블 신호 단자(CENA)는 논리 로우(logic low) 상태에 있고, 읽기 어드레스가 읽기 동작 어드레스 입력 단자(AA)를 통하여 입력이 되고, 그리고 읽기 어드레스에 있는 데이터가 다음(next) 클록 사이클 동안 읽기 동작 데이터 출력 단자(QA)를 경유하여 출력된다. 듀얼-포트 메모리(101)에 데이터를 쓰는 경우, 쓰기 동작 인에이블 신호 단자(CENB)가 논리 로우 상태에 있고, 쓰기 어드레스가 쓰기 동작 어드레스 입력 단자(AB)를 통하여 입력이 되고, 그리고 데이터가 쓰기 동작 어드레스 입력 단자(DB)를 통하여 쓰기 어드레스로 쓰기가 된다. 도 1B에 도시된 것처럼, 듀얼-포트 메모리(101)에서, 읽기 동작 및 쓰기 동작은 액세스 속도를 향상시키기 위하여 동시에 실행될 수 있다. 그러나 듀얼-포트 메모리(101)의 다이 사이즈는 상대적으로 크고, 이로 인하여 듀얼-포트 메모리(101)의 제조를 위한 비용은 상대적으로 높아진다.
본 발명의 목적은 읽기 동작과 쓰기 동작이 동시에 가능하면서도 읽기 동작과 쓰기 동작으로 개선한 효율적인 듀얼-포트 메모리를 제공하는 것이다.
본 발명의 다른 목적은 듀얼-포터 메모리에 의하여 읽기 동작과 쓰기 동작이 동시에 실행되면서, 그러한 동작이 효율적인 읽기 동작과 쓰기 동작 방법을 제공하는 것이다.
본 발명은 메모리에 관한 것이고, 구체적으로 듀얼-포트 메모리 및 그의 동작 방법에 관한 것이다.
하나의 실시 형태에서, 제1 단일-포트 메모리 및 제2 단일-포트 메모리를 포함하는 듀얼-포트 메모리가 제공된다. 제1 단일-포트 메모리는 듀얼-포트 메모리의 짝수 어드레스에 데이터를 저장하도록 구성된다. 제2 단일-포트 메모리는 듀얼-포트 메모리의 홀수 어드레스에 데이터를 저장하도록 구성된다. 듀얼-포트 메모리는 동시에 홀수 어드레스로부터 데이터를 읽는 읽기 동작과 짝수 어드레스에 데이터를 쓰는 쓰기 동작을 동시에 실행한다. 듀얼-포트 메모리는 짝수 어드레스로부터 데이터를 읽는 읽기 동작과 홀수 어드레스에 데이터를 쓰는 쓰기 동작을 동시에 실행한다.
다른 실시 형태에서, 듀얼-포트 메모리를 사용하는 방법이 제공된다. 듀얼-포트 메모리의 짝수 어드레스에 있는 데이터는 제1 단일 포트 메모리 내에 저장된다. 듀얼-포트 메모리의 홀수 어드레스에 있는 데이터는 제2 단일-포트 메모리 내에 저장된다. 제1 단일-포트 메모리 및 제2 단일-포트 메모리는 제1 한 쌍의 멀티플렉스에 의하여 인에이블 된다(enabled). 쓰기 인에이블 신호는 제2 한 쌍의 멀티플렉스에 의해 제1 단일-포트 메모리 및 제2 단일-포트 메모리의 선택된 단일-포트 메모리에 제공되어, 선택된 단일-포트 메모리가 쓰기 동작을 실행하는 것이 가능하도록 만든다. 쓰기 어드레스는 제3 한 쌍의 멀티플렉스에 의하여 선택된 단일-포트 메모리에 제공되어, 선택된 단일-포트 메모리가 쓰기 어드레스 내에 데이터를 쓰는 것이 가능하도록 만든다.
본 발명에 따른 메모리는 짝수 어드레스 단일-포트 메모리 및 홀수 어드레스 단일-포트 메모리를 포함한 전체 크기가 종래의 듀얼-포트 메모리의 크기에 비하여 작고, 그리고 이로 인하여 듀얼-포트 메모리의 제조의 비용이 감소되도록 한다.
청구된 주제 사안의 실시 형태의 특징 및 이점은 첨부된 도면에 대한 참조의 진행과 함께 아래의 상세한 설명이 진행되면서 명백해질 것이고, 도면의 참조에서 동일한 도면 부호는 동일한 부분을 나타낸다. 이러한 예시적인 실시 형태가 도면에 대한 참조와 함께 상세하게 기술된다. 이러한 실시 형태는 비-제한적인 예시적인 실시 형태이며, 실시 형태에서 동일한 참조 부호는 도면의 다양한 관점 전체를 통하여 유사한 구조를 나타낸다.
도 1A는 공지의 듀얼-포트 메모리의 블록 다이어그램은 도시한 것이다.
도 1B는 도 1A에서 듀얼-포트 메모리와 관련된 타이밍(timing) 다이어그램을 도시한 것이다.
도 2는 본 발명의 하나의 실시 예에 따른 듀얼-포트 메모리의 블록 다이어그램을 도시한 것이다.
도 3은 본 발명의 하나의 실시 예에 따른 듀얼-포트 메모리의 상세한 블록 다이어그램을 도시한 것이다.
도 3A는 도 3에서 단일(single)-포트(port) 메모리의 블록 다이어그램을 도시한 것이다.
도 4A-4D는 본 발명의 하나의 실시 예에 따른 듀얼-포트 메모리에서 멀티플렉서를 위한 선택 신호 발생 회로의 블록 다이어그램을 도시한 것이다.
도 5는 본 발명의 하나의 실시 예에 따른 도 3에서 제시된 듀얼-포트 메모리와 관련된 신호의 타이밍 다이어그램을 도시한 것이다.
도 6은 본 발명의 하나의 실시 예에 따른 듀얼-포트 메모리에 의하여 실행되는 동작의 순서도를 도시한 것이다.
본 발명의 실시 형태에 대한 참조가 상세하게 만들어질 것이다. 본 발명은 이러한 실시 형태와 함께 기술되는 한편, 이러한 실시 형태에 본 발명을 제한하기 위한 의도를 가지는 것이 아닌 것으로 이해될 것이다. 이와 달리 본 발명은 첨부된 청구범위에 의하여 규정된 것처럼 본 발명의 기술적 사상 및 범위 내에 포함되는 대안 발명, 변형 발명 및 등가 발명을 포함하는 의도를 가진다.
추가로 아래의 본 발명의 실시 형태의 상세한 설명에서 다양한 구체적인 상세한 사항들이 본 발명의 정확한 이해를 위하여 제공될 것이다. 그러나 이 분야에서 통상의 지식을 가진 자는 본 발명이 이러한 구체적인 상세한 사항이 없이도 실시되는 것으로 이해할 것이다. 다른 실시 예에서 공지된 방법, 절차, 구성요소 및 회로가 본 발명의 실시 형태의 특징을 불필요하게 모호하게 하지 않도록 상세하게 기술되지 않는다.
도 2는 본 발명의 하나의 실시 형태에 따른 듀얼-포트 메모리(200)의 블록 다이어그램을 도시한 것이다. 듀얼-포트(dualport) 메모리(200)는 듀얼-포트 메모리(200)의 홀수(odd) 어드레스에 데이터를 저장하기 위한 M×N의 수용 능력(capacity)을 가진 홀수 어드레스 단일-포트(single-port) 메모리(201), 듀얼-포트 메모리(200)의 짝수(even) 어드레스에 데이터를 저장하기 위한 M×N의 수용 능력을 가진 짝수 어드레스 단일-포트 메모리(202), 짝수 어드레스 단일-포트 메모리(202)에 결합된 멀티플렉서(multiplexer)(212), 홀수 어드레스 단일-포트 메모리(201)에 연결된 멀티플렉서(213) 및 데이터를 출력하기 위한 멀티플렉서(214)를 포함한다.
이러한 실시 형태에서, 듀얼-포트 메모리(200)의 어드레스는 짝수 어드레스와 홀수 어드레스로 분류된다. 짝수 어드레스 단일-포트 메모리(202)는 짝수 어드레스에 데이터를 저장하고, 그리고 홀수 어드레스 단일-포트 메모리(201)는 홀수 어드레스에 데이터를 저장한다. 작동 과정에서, 듀얼-포트 메모리(200)의 짝수 어드레스에 있는 데이터가 읽히는 경우(데이터를 읽는 경우), 짝수 어드레스 단일-포트 메모리(202)는 멀티플렉서(212)를 경유하여(통하여) 짝수 어드레스를 수신하고, 읽기 동작을 실행하여 짝수 어드레스에서 데이터를 읽고, 그리고 이와 동시에(simultaneously) 홀수 어드레스 단일-포트 메모리(201)는 멀티플렉서(213)를 경유하여 듀얼-포트 메모리(200)의 홀수 어드레스를 수신하고, 쓰기 동작을 실행하여 홀수 어드레스에 데이터를 기록한다.
다른 한편으로, 듀얼-포트 메모리(200)의 홀수 어드레스에서 데이터가 읽히는 경우, 홀수 어드레스 단일-포트 메모리(201)는 멀티플렉서(213)를 경유하여 홀수 어드레스를 수신하고, 읽기 동작을 실행하여 홀수 어드레스에서 데이터를 읽고, 그리고 이와 동시에 짝수 어드레스 단일-포트 메모리(202)는 멀티플렉서(212)를 경유하여 듀얼-포트 메모리(200)의 짝수 어드레스를 수신하고 그리고 쓰기 동작을 실행하여 짝수 어드레스에 데이터를 기록한다.
짝수 어드레스 단일-포트 메모리(202)와 홀수 어드레스 단일-포트 메모리(201)의 전체 크기는 종래 기술의 듀얼-포트 메모리의 크기에 비하여 작고, 그리고 이로 인하여 듀얼-포트 메모리의 제조의 비용이 감소된다.
도 3은 본 발명의 하나의 실시 형태에 따른 듀얼-포트 메모리(200)의 상세 블록 다이어그램을 도시한 것이다. 이러한 실시 예에서 듀얼-포트 메모리(200)는 듀얼-포트 메모리(200)의 홀수 어드레스에 데이터를 저장하도록 구성된 홀수 어드레스 단일-포트 메모리(301) 및 듀얼-포트 메모리의 짝수 어드레스에 데이터를 저장하도록 구성된 짝수 어드레스 단일-포트 메모리(302)를 포함한다.
이러한 실시 예에서, 듀얼-포트 메모리(200)는 예를 들어 클록 신호 단자(clock signal terminal)(CLK), 읽기 동작 인에이블 신호 단자(read operation enable signal terminal)(CENA), 읽기 동작 어드레스 입력 단자(read operation address input terminal)(AA), 쓰기 동작 인에이블 신호 단자(write operation enable signal terminal)(CENB), 쓰기 동작 어드레스 입력 단자(write operation enable address input terminal)(AB), 쓰기 동작 데이터 입력 단자(write operation data input terminal)(DB) 및 데이터 출력 단자(data output terminal)(QA)와 같은 다수의 단자를 포함한다. 단일-포트 메모리(301, 302)의 각각은 도 3A와 함께 상세하게 예시될 다수의 단자를 포함한다. 듀얼-포트 메모리(200) 내부의 홀수 어드레스 단일-포트 메모리(201)와 내부의 짝수 어드레스 단일-포트 메모리(202)의 단자 및 듀얼-포트 메모리(200)의 외부 단자 사이의 관계가 아래에서 예시될 것이다.
도 3A는 도 3의 단일-포트 메모리의 블록 다이어그램을 도시한 것이다. 이러한 실시 예에서, 단일-포트 메모리(340)는 클록 신호 단자(CLK), 칩 인에이블 신호 단자(CEN), 쓰기 인에이블 신호 단자(WEN), 읽기/쓰기 어드레스 입력 단자(A), 쓰기 데이터 입력 단자(D) 및 데이터 출력 단자(Q)를 포함한다. 단일-포트 메모리(340)로부터 데이터 읽기 또는 단일-포트 메모리(340) 내에 데이터 쓰기의 경우, 칩 인에이블 신호 단자(CEN)는 논리 로우(logic low) 상태이다. 단일-포트 메모리(340)로부터 데이터를 읽는 경우, 어드레스가 읽기/쓰기 어드레스 입력 단자(A)를 통하여 입력이 되고, 그리고 데이터는 다음(next) 클록(clock) 사이클(cycle) 동안 데이터 출력 단자(Q)를 경유하여 출력될 수 있다. 단일-포트 메모리(340) 내부에 데이터를 기록하는(쓰는) 경우, 쓰기 인에이블 신호 단자(WEN)가 논리 로우 상태이고, 어드레스가 읽기/쓰기 어드레스 입력 단자(A)를 통하여 입력이 되고, 그리고 데이터가 데이터 입력 단자(D)를 경유하여 어드레스에 기록이 된다(쓰여진다).
도 3을 참조하면, 이러한 실시 형태에서, 듀얼-포트 메모리(200)의 클록 신호 단자(CLK)가 짝수 어드레스 단일-포트 메모리(302)의 클록 신호 단자(CLK_EVEN) 및 홀수 어드레스 단일-포트 메모리(301)의 클록 신호 단자(CLK_ODD)에 연결된다. 듀얼-포트 메모리(200)의 쓰기 동작 데이터 입력 단자(DB)가 짝수 어드레스 단일-포트 메모리(302)의 쓰기 데이터 입력 단자(D_EVEN) 및 홀수 어드레스 단일-포트 메모리(301)의 쓰기 데이터 입력 단자(D_ODD)에 연결된다.
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이러한 실시 형태에서, 듀얼-포트 메모리(200)는, 외부 읽기 동작 인에이블 신호(R_EN) 또는 외부 쓰기 동작 인에이블 신호(W_EN)를 선택하는 것에 의하여, 짝수 어드레스 단일-포트 메모리(302)의 칩 인에이블 신호 단자(CEN_EVEN) 및 홀수 어드레스 단일-포트 메모리(301)의 칩 인에이블 신호 단자(CEN_ODD)에 인에이블 신호를 제공하도록 구성된, 제1 한 쌍의 멀티플렉서(a first pair of multiplexers) (310)를 포함한다.
이러한 실시 형태에서, 제1 한 쌍의 멀티플렉서(310)는 제1 멀티플렉서(304) 및 제2 멀티플렉서(303)를 포함한다. 제1 멀티플렉서(304)의 입력 단자(A)는 읽기 동작 인에이블 신호 단자(CENA)에 연결되어 외부 읽기 동작 인에이블 신호(R_EN)를 수신하고, 그리고 제1 멀티플렉서(304)의 다른 입력 단자(B)는 쓰기 동작 인에이블 신호 단자(CENB)에 연결되어 외부 쓰기 동작 인에이블 신호(W_EN)를 수신한다. 제1 멀티플렉서(304)의 신호를 선택하는 것은 도 4A와 함께 아래에서 기술될 것이다.
이로 인하여 제1 멀티플렉서(304)는 외부 읽기 동작 인에이블 신호(R_EN) 또는 외부 쓰기 동작 인에이블 신호(W_EN)를 선택하는 것에 의하여 짝수 어드레스 단일-포트 메모리(302)의 칩 인에이블 신호 단자(CEN_EVEN)에게 인에이블 신호를 제공한다. 제2 멀티플렉서(303)의 입력 단자(A)는 읽기 동작 인에이블 신호 단자(CENA)에 연결되고, 그리고 제2 멀티플렉서(303)의 다른 입력 단자(B)는 쓰기 동작 인에이블 신호 단자(CENB)에 연결된다. 제2 멀티플렉서(303)의 선택 신호는 도 4A와 함께 아래에서 기술될 것이다.
이로 인하여, 제2 멀티플렉서(303)는 외부 읽기 동작 인에이블 신호(R_EN) 또는 외부 쓰기 동작 인에이블(W_EN)를 선택하는 것에 의하여 홀수 어드레스 단일-포트 메모리(301)의 칩 인에이블 신호 단자(CEN_ODD)에게 인에이블 신호를 제공한다.
그러므로 각각의 단일-포트 메모리를 위하여, 읽기 동작 또는 쓰기 동작을 실행하는지 여부에 따라, 해당 칩 인에이블 신호 단자가 항상 인에이블 된다.
이러한 실시 형태에서, 듀얼-포트 메모리(200)는, 예를 들어, 외부 쓰기 동작 인에이블 신호(W_EN)와 신호 마스크, 예를 들어 디지털 1(one)과 같은,를 선택하는 것에 의하여 짝수 어드레스 단일-포트 메모리(302)의 쓰기 인에이블 신호 단자(WEN_EVEN) 및 홀수 어드레스 단일-포트 메모리(301)의 쓰기 인에이블 신호 단자(WEN_ODD)에 인에이블 신호를 제공하도록 구성된, 제2 한 쌍의 멀티플렉서(320)를 추가로 포함한다.
이러한 실시 형태에서, 제2 한 쌍의 멀티플렉서(320)는 제3 멀티플렉서(306) 및 제4 멀티플렉서(305)를 포함한다. 제3 멀티플렉서(306)의 입력 단자(A)는 신호 마스크(디지털 1)를 수신하고, 제3 멀티플렉서(305)의 다른 입력 단자(B)는 쓰기 동작 인에이블 신호 단자(CENB)에 연결되어 외부 쓰기 동작 인에이블 신호(W_EN)를 수신한다. 제3 멀티플렉서(306)의 선택 신호는 도 4B와 함께 아래에서 기술될 것이다. 따라서, 제3 멀티플렉서(306)는 외부 쓰기 동작 인에이블 신호(W_EN) 또는 신호 마스크를 선택하는 것에 의하여 짝수 어드레스 단일-포트 메모리(302)의 쓰기 인에이블 신호 단자(WEN_EVEN)에게 쓰기 인에이블 신호를 제공한다.
제4 멀티플렉서(305)의 입력 단자(A)는 신호 마스크(디지털 1)에 연결되고, 그리고 제4 멀티플렉서(305)의 다른 입력 단자(B)는 쓰기 동작 인에이블 신호 단자(CENB)에 연결된다. 제4 멀티플렉서(305)의 선택 신호는 아래에서 도 4B와 함께 기술될 것이다. 이로 인하여 제4 멀티플렉서(305)는 외부 쓰기 동작 인에이블 신호(W_EN) 또는 신호 마스크(signal mask)를 선택하는 것에 의하여 홀수 어드레스 단일-포트 메모리(301)의 쓰기 인에이블 신호 단자(WEN_ODD)에게 쓰기 인에이블 신호(write enable signal)를 제공한다.
그러므로, 각각의 단일-포트 메모리를 위하여, 쓰기 동작을 실행할 때, 해당 쓰기 인에이블 신호 단자는 해당(대응) 멀티플렉서를 경유하여 외부 쓰기 동작 인에이블 신호(W_EN)를 수신하는 것에 의하여 인에이블 된다. 다른 경우에는 (쓰기 동작이 아닌 경우에는), 해당 쓰기 인에이블 신호 단자는 신호 마스크(디지털 1)에 의하여 디스에이블 된다.
이러한 실시 형태에서, 듀얼-포트 메모리(200)는, 외부 읽기 어드레스(ADDAA) 또는 외부 쓰기 어드레스(ADDAB)에 기초하여 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)에게 읽기/쓰기 어드레스를 제공하도록 구성된, 제3 한 쌍의 멀티플렉서(a third pair of multiplexers)(330)을 추가로 포함한다.
이러한 실시 형태에서, 제3 한 쌍의 멀티플렉서(310)는 제5 멀티플렉서(308) 및 제6 멀티플렉서(307)를 포함한다.
제5 멀티플렉서(308)의 입력 단자(A)는 읽기 동작 어드레스 입력 단자(AA)에 연결되어, 외부 읽기 어드레스(ADDAA)를 2로 나눈 쿼우션트(몫)(quotient)인, 제1 어드레스(ADDAA/2)를 수신하고, 그리고 제5 멀티플렉서(308)의 다른 입력 단자(B)는 쓰기 동작 어드레스 입력 단자(AB)에 연결되어, 외부 쓰기 어드레스(ADDAB)를 2로 나눈 쿼우션트인, 제2 어드레스(ADDAB/2)를 수신한다. 제5 멀티플렉서(308)의 선택 신호는 아래에서 도 4C와 함께 기술될 것이다. 이로 인하여 제5 멀티플렉서(308)는 제1 어드레스 또는 제2 어드레스를 선택하는 것에 의하여 짝수 어드레스 단일-포트 메모리(302)에게 읽기/쓰기 어드레스를 제공한다.
제6 멀티플렉서(307)의 입력 단자(A)는 읽기 동작 어드레스 입력 단자(AA)에 연결되어 제1 어드레스를 수신하고 그리고 제6 멀티플렉서(307)의 다른 입력 단자(B)는 쓰기 동작 어드레스 입력 단자(AB)에 연결되어 제2 어드레스를 수신한다. 제6 멀티플렉서(307)의 선택 신호는 아래에서 도 4C와 관련하여 기술될 것이다. 이로 인하여 제6 멀티플렉서(307)는 제1 어드레스(ADDAA/2) 또는 제2 어드레스(ADDAB/2)를 선택하는 것에 의하여 홀수 어드레스 단일-포트 메모리(301)에게 쓰기/읽기 어드레스를 제공한다.
그러므로 각각의 단일-포트 메모리를 위하여, 읽기 동작이 실행되는 경우, 해당 읽기/쓰기 어드레스 입력 단자는 제3 한 쌍의 멀티플렉서(330)를 경유하여 2로 나누어진 외부 읽기 어드레스의 쿼우션트인 제1 어드레스(ADDAA/2)를 수신한다. 쓰기 동작이 실행되는 경우, 해당 읽기/쓰기 어드레스 입력 단자(A)는 제3 한 쌍의 멀티플렉서(330)를 경유하여 2로 나누어진 외부 쓰기 어드레스의 쿼우션트인 제2 어드레스(ADDAB/2)를 수신한다.
이러한 실시 형태에서, 듀얼-포트 메모리(200)는 추가로 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)의 데이터 출력 단자(Q_EVEN, Q_ODD)에 연결되는 출력 멀티플렉서(309)를 포함한다. 출력 멀티플렉서(309)는 짝수 어드레스 단일-포트 메모리(301) 및 홀수 어드레스 단일-포트 메모리(301)로부터 읽혀진 데이터를 출력하도록 구성된다. 출력 멀티플렉서(309)의 선택 신호는 아래에서 도 4D와 함께 기술될 것이다.
이러한 실시 형태에서, 출력 멀티플렉서(309)의 입력 단자(A)는 짝수 어드레스 단일-포트 메모리(302)에 연결되고, 그리고 다른 입력 단자(B)는 홀수 어드레스 단일-포트 메모리(301)에 연결되고, 그리고 데이터 출력 단자(QA)는 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)로부터 읽혀진 데이터를 출력한다. 짝수 어드레스 단일-포트 메모리(302)가 읽기 동작을 실행하는 경우, 출력 멀티플렉서(309)는 데이터 출력 단자(Q_EVEN)에서 데이터를 선택하고, 그리고 데이터 출력 단자(QA)를 경유하여 데이터를 출력한다. 홀수 어드레스 단일-포트 메모리(301)가 읽기 동작을 실행하는 경우, 출력 멀티플렉서(309)는 홀수 어드레스 단일-포트 메모리의 데이터 출력 단자(Q_ODD)에서 데이터를 선택하고, 그리고 데이터 출력 단자(QA)를 경유하여 데이터를 출력한다.
이러한 실시 형태에서, 위에서 기술된 멀티플렉서(303-308)의 선택 신호는 외부 읽기 어드레스(ADDAA) 및 외부 쓰기 어드레스(ADDAB)의 패리티(parity)에 의하여 결정된다. 예를 들어, 선택 신호는 외부 읽기 어드레스(ADDAA)의 최소 유효 비트(최하위 비트라고도 함)(LSB, least significant bit) 및 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트에 대한 논리 연산(logical operation)에 의하여 결정된다. 하나의 실시 형태에서 만약, 선택 신호가, 예를 들어, 논리 하이와 같은 제1 상태에 있다면, 멀티플렉서의 단자(B)에서 신호가 선택되고, 만약, 선택 신호가, 예를 들어, 논리 로우와 같은 제2 상태에 있다면, 멀티플렉서의 단자(A)에서 신호가 선택된다.
하나의 실시 형태에서, 읽기 동작과 쓰기 동작이 동시에 실행되는 경우, 멀티플렉서의 각각의 쌍에 있는 선택 신호는 서로 반대가 된다. 예를 들어, 짝수 어드레스에 데이터를 쓰는 것과 홀수 어드레스로부터 데이터를 읽는 것이 진행되는 경우, 제1 멀티플렉서(304)의 선택 신호는, 예를 들어, 논리 하이와 같은 제1 상태에 있고, 그리고 이로 인하여 제1 멀티플렉서(304)의 입력 단자(B)에서 외부 쓰기 동작 인에이블 신호(W_EN)가 선택되고, 단자(CEN_EVEN)로 출력되어 짝수 어드레스 단일-포트 메모리(302)를 인에이블 한다. 이와 동시에 제2 멀티플렉서(303)의 선택 신호가, 예를 들어, 논리 로우와 같은 제2 상태에 있다면, 이로 인하여 제2 멀티플렉서(303)의 입력 단자(A)에서 외부 읽기 동작 인에이블 신호(R_EN)가 선택되고, 단자(CEN_ODD)로 출력이 되어 짝수 어드레스 단일-포트 메모리(301)를 인에이블 한다.
도 4A는 본 발명의 하나의 실시 형태에 따른 듀얼-포트 메모리(200)의 제1 한 쌍의 멀티플렉서(310)를 위한 선택 신호 발생 회로(410, 420)의 블록 다이어그램을 도시한 것이다. 이러한 실시 형태에서, 제1 선택 신호 발생 회로(420)는 외부 읽기 동작 인에이블 신호(R_EN) 및 외부 읽기 어드레스(ADDAA)의 최소 유효 비트(ADDAA[0])를 수신하도록 구성된 OR 게이트(424), 외부 쓰기 동작 인에이블 신호(W_EN) 및 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(ADDAB[0])를 수신하도록 형성된 OR 게이트(426) 및 OR 게이트(424, 426)의 출력을 수신하고 그리고 제1 멀티플렉서(304)에 선택 신호로 출력 신호를 제공하도록 형성된 AND 게이트(422)를 포함한다.
유사하게, 제2 선택 신호 발생 회로(410)는 외부 읽기 동작 인에이블 신호(R_EN) 및 외부 읽기 어드레스(ADDAA)의 최소 유효 비트(ADDAA[0])를 수신하도록 형성된 OR 게이트(413), 외부 쓰기 동작 인에이블 신호(W_EN) 및 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(ADDAB[0])를 수신하도록 형성된 OR 게이트(415) 및 OR 게이트(413, 415)의 출력을 수신하고 그리고 제2 멀티플렉서(303)에 선택 신호로 출력 신호를 제공하도록 형성된 AND 게이트(411)를 포함한다.
도 4B는 본 발명의 하나의 실시 형태에 따른 듀얼-포트 메모리(200)의 제2 한 쌍의 멀티플렉서(320)를 위한 선택 신호 발생 회로(440)의 블록 다이어그램을 도시한 것이다. 도 4B에 도시된 것처럼, 제3 멀티플렉서(306)를 위한 선택 신호 발생 회로(440)는 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(ADDAB[0])를 수신하고, 제3 멀티플렉서(306)에 선택 신호로 역방향 신호(reverse signal)를 출력하도록 구구성된 NOT 게이트(442)를 포함한다. 제4 멀티플렉서(305)의 선택 단자(S)는 선택 신호로 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(ADDAB[0])를 수신한다.
도 4C는 본 발명의 하나의 실시 형태에 따른 제3 한 쌍의 듀얼-포트 메모리(200)를 위한 선택 신호 발생 회로(450, 460)의 블록 다이어그램을 도시한 것이다. 도 4C의 실시 예에 도시된 것처럼, 제5 멀티플렉서(308)를 위한 선택 신호 발생 회로(460)는 외부 쓰기 동작 인에이블 신호(W_EN) 및 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(ADDAB[0])를 수신하도록 형성된 NOR 게이트(462)를 포함하고, 그리고 제5 멀티플렉서(308)에게 선택 신호로 출력을 제공한다. 제6 멀티플렉서(307)의 선택 신호 발생 회로(450)는 쓰기 동작 인에이블 신호(W_EN) 및 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(ADDAB[0])를 수신하도록 형성된 AND 게이트(451)를 포함하고, 그리고 멀티플렉서(307)에게 선택 신호로 출력을 제공한다.
출력 멀티플렉서(309)의 선택 신호는 외부 읽기 어드레스(ADDAA)의 패리티(parity)에 의하여 결정될 수 있다. 도 4D는 출력 멀티플렉서(309)를 위한 선택 신호 발생 회로(470)의 블록 다이어그램을 도시한 것이다. 하나의 실시 형태에서, 선택 신호 발생 회로(470)는 외부 읽기 어드레스(ADDAA)의 최소 유효 비트(ADDAA[0])를 수신하고, 그리고 출력 멀티플렉서(309)에게 다음(next) 클록 사이클 과정에서 선택 신호로(as the selection signal) 출력 신호를 제공하는 D-플립-플롭(DFF)(472)을 포함한다. 다른 형태의 플립-플롭이 또한 출력 멀티플렉서(309)를 위한 선택 신호를 발생하기 위하여 사용될 수 있다.
예를 들어, 만약, 외부 읽기 어드레스(ADDAA)가, 예를 들어 [00000011]과 같은 홀수이고, 최소 유효 비트(ADDAA[0])가 1이고, 그리고 멀티플렉서(309)의 선택 신호가 디지털 1이라면, 멀티플렉서(309)의 단자(B)에서 데이터가 선택되고, 그리고 홀수 어드레스 단일-포트 메모리(301)로부터 읽혀진 데이터가 단자(QA)를 경유하여 출력된다. 만약 외부 읽기 어드레스가 예를 들어 [00000010]과 같이 짝수이고, 최소 유효 비트(ADDAA[0])가 0이 되고, 그리고 멀티플렉서(309)의 선택 신호가 0이라면, 멀티플렉서(309)의 단자(A)에서 데이터가 선택되고, 그리고 짝수 어드레스 단일-포트 메모리(302)로부터 읽혀진 데이터가 단자(QA)를 경유하여 출력된다.
도 5는 본 발명의 하나의 실시 예에 따른 도 3에 제시된 듀얼-포트 메모리와 관련된 신호의 타이밍 다이어그램을 도시한 것이다. 본 발명의 듀얼-포트 메모리(200)의동작이 도 3, 도 4A-4D 및 도 5와 함께 설명될 것이다.
도 5에 도시된 것처럼, 홀수 어드레스 단일-포트 메모리(odd address single-port memory)(301) 및 짝수 어드레스 단일-포트 메모리(even address single-port memory)(302)는 동일한 외부 클록을 사용하여 작동될 수 있다. 홀수 어드레스 단일-포트 메모리(301)는 듀얼-포트 메모리(200)의 홀수 어드레스로부터 데이터를 읽거나 또는 홀수 어드레스 내에 데이터를 기록하는(쓰는) 경우 작동하고, 그리고 짝수 어드레스 단일-포트 메모리(302)는 듀얼-포트 메모리(200)의 짝수 어드레스로부터 데이터를 읽거나 또는 짝수 어드레스 내에 데이터를 기록하는 경우 작동한다. 더욱이, 이러한 실시 예에서, 듀얼-포트 메모리(200)는, 또한, 하나의 어드레스에의 읽기 동작과 반대가 되는 패리티를 가지는 다른 어드레스에의 쓰기 동작을 동시에 실행할 수 있다.
하나의 실시 형태에서, 외부 읽기 자동 인에이블 신호(R_EN)가 로우가 되는 경우, 외부 쓰기 동작 인에이블(W_EN)는 하이가 되고, 그리고 단자(AA)를 경유하여 입력되는 어드레스는 짝수가 되고, 듀얼-포트 메모리(200)에서 짝수 어드레스 단일-포트 메모리(302)는 인에이블 되고, 그리고 듀얼-포트 메모리(200)의 짝수 어드레스에 대해 읽기 동작을 실행한다.
도 5의 실시 예에 도시된 것처럼, 시간 T0에서, 읽기 동작 인에이블 신호 단자(CENA)에서 외부 읽기 동작 인에이블 신호(R_EN)는 로우가 되고, 그리고 짝수 외부 읽기 어드레스(ADDAA)는 단자(AA)를 통하여 입력된다. 이로 인하여 최소 유효 비트(ADDAA[0])는 디지털 0이 된다. 도 4A를 참조하면, OR 게이트(424)의 출력은 로우가 된다. 쓰기 동작 인에이블 신호 단자(CENB)에서 쓰기 동작 인에이블 신호(W_EN)는 하이가 되고, OR 게이트(426)의 출력은 하이가 되고, 그리고 AND(422) 게이트의 출력은 로우가 된다. 이로 인하여 제1 멀티플렉서(304)의 선택 신호는 로우가 되고, 이것은 단자(A)에서 외부 읽기 동작 인에이블 신호(R_EN)(이 신호는 로우가 된다)를 선택하여 짝수 어드레스 단일-포트 메모리(302)에게 출력한다. 그러므로 단자(CEN_EVEN)에서 신호가 로우가 되면서 짝수 어드레스 단일-포트 메모리(302)는 인에이블 된다.
도 4A의 선택 신호 발생 회로를 참조하면, OR 게이트(413, 415)의 출력들은 하이가 되고, 이로 인하여 AND 게이트(411)의 출력은 하이가 된다. 멀티플렉서(303)의 선택 신호는 하이가 되고, 단자(B)에서 외부 쓰기 동작 인에이블 신호(W_EN)(이것은 하이임)를 선택하여 홀수 어드레스 단일-포트 메모리(301)에게 출력한다. 홀수 어드레스 단일-포트 메모리(301)는 단자(CEN_ODD)에서 신호가 하이가 되면서 디스에이블 된다(disabled).
시간 T0에서, 쓰기 동작 어드레스 입력 단자(AB)에서 외부 쓰기 어드레스(ADDAB)가 무효가 되고, 그리고 쓰기 동작 인에이블 신호 단자(CENB)에서 외부 쓰기 동작 인에이블 신호(W_EN)가 하이가 된다. 도 4B에 도시된 실시 예에 따라, 멀티플렉서(306)의 입력들은 양쪽이 논리 하이가 된다. 최소 유효 비트(ADDAB[0])가 디지털 0 또는 디지털 1이 되는지 여부에 관계없이, 멀티플렉서(306)의 출력은 하이가 되고, 그리고 짝수 어드레스 단일-포트 메모리(302)의 쓰기 인에이블 신호 단자(WEN_EVEN)에게 전송되어 짝수 어드레스 단일-포트 메모리(302)의 쓰기 동작이 디스에이블 된다.
도 4C를 참조하면, 쓰기 동작 인에이블 신호 단자(CENB)에서 외부 쓰기 동작 인에이블 신호(W_EN)가 시간 T0에서 하이가 되므로, NOR 게이트(462)의 출력은 로우가 되고, 이로 인하여 멀티플렉서(308)를 위한 선택 신호는 로우가 된다. 그러므로 멀티플렉서(308)의 단자(A)에서 2로 나누어진 외부 읽기 어드레스(ADDAA)의 몫(쿼우션트)인 제1 어드레스(ADDAA/2)가 선택되고, 그리고 짝수 어드레스 단일-포트 메모리(302)의 읽기/쓰기 어드레스 입력 단자(A_EVEN)에게 전송된다. 이로 인하여 듀얼-포트 메모리에서 짝수 어드레스 단일-포트 메모리(302)가 인에이블 되고 그리고 듀얼-포트 메모리(200)의 짝수 어드레스에 읽기 동작을 실행한다.
출력 멀티플렉서(309)는 DFF(472)에 의하여 제공된 선택 신호에 따라 듀얼-포트 메모리(200)의 짝수 어드레스로부터 읽혀진 데이터를 출력한다. 도 4D를 참조하면, 외부 읽기 어드레스(ADDAA)가 짝수가 되므로, 최소 유효 비트(ADDAA[0])가 디지털 0이 되고, 그리고 다음 클록 사이클 동안 DFF(472)가 디지털 0을 출력한다. 그러므로 출력 멀티플렉서(309)의 단자(A)에서 데이터가 선택되고, 그리고 시간 T1에서 데이터 출력 단자(QA)를 경유하여 출력된다.
유사하게, 읽기 동작이 또한 듀얼-포트 메모리(200)의 홀수 어드레스에 실행될 수 있다. 듀얼-포트 메모리(200)의 홀수 어드레스에서 실행된 읽기 동작은 짝수 어드레스에서 실행된 읽기 동작과 유사하고 간결성과 명확성의 목적을 위하여 반복적으로 기술하지 않는다.
하나의 실시 형태에서, 쓰기동작 인에이블 신호(W_EN)가 로우가 되는 경우, 읽기동작 신호(R_EN)가 하이가 되고, 그리고 단자(AB)를 경유하여 입력된 어드레스가 홀수가 되고, 듀얼-포트 메모리(200)에 있는 홀수 어드레스 단일-포트 메모리(301)가 인에이블 되고 그리고 듀얼-포트 메모리(200)의 홀수 어드레스에 쓰기 동작을 실행한다.
도 5의 실시 예에서 도시된 것처럼, 시간 T2에서, 쓰기 동작 인에이블 신호 단자(CENB)에서 외부 쓰기 동작 인에이블 신호(W_EN)가 로우가 되고, 외부 읽기 동작 인에이블 신호(R_EN)가 하이가 되고, 그리고 홀수 어드레스(ADDAB)가 단자(AB)를 경유하여 입력이 된다. 이로 인하여 최소 유효 비트(ADDAB[0])가 디지털 1이 된다. 도 4A를 참조하면, OR 게이트(413)의 출력은 하이가 되고, OR 게이트(415)의 출력은 하이가 되고, 그리고 AND 게이트(411)의 출력은 하이가 된다. 이로 인하여 제2 멀티플렉서(303)의 선택 신호는 하이가 되고, 멀티플렉서(303)의 단자(B)에서 외부 쓰기 동작 인에이블 신호(W_EN)(이것은 로우임)를 선택하여 홀수 어드레스 단일-포트 메모리(301)로 출력한다. 그러므로, 홀수 어드레스 단일-포트 메모리(301)가, 단자(CEN_ODD)에서 신호가 로우가 되면서, 인에이블 된다.
도 4A에서 선택 신호 발생 회로(420)을 참조하면, OR 게이트(424, 426)의 출력은 각각 하이 및 로우가 되고, 다음으로 AND 게이트(422)의 출력은 로우가 된다. 그러므로 멀티플렉서(304)의 선택 신호가 로우가 되고, 그리고 멀티플렉서(304)의 단자(A)에서 외부 읽기 인에이블 신호(R_EN)(이것은 논리 하이임)가 선택이 되고, 그리고 짝수 어드레스 단일-포트(302)로 출력이 된다. 짝수 어드레스 단일-포트 메모리(302)는, 단자(CEN_EVEN)에서 신호가 하이가 되면서, 디스에이블 된다.
시간 T2에서, 쓰기 동작 어드레스 입력 단자(AB)에서 외부 쓰기 어드레스(ADDAA)가 입력된다. 어드레스(ADDAB)가 홀수가 되므로, 최소 유효 비트(ADDAB[0])가 디지털 1이 된다. 그러므로 멀티플렉서(305)의 선택 신호가 하이가 되고, 그리고 멀티플렉서(305)의 단자(B)에서 외부 쓰기 동작 인에이블 신호(W_EN)(이것은 로우임)가 선택되고, 그리고 홀수 어드레스 단일-포트 메모리(301)의 쓰기 동작 인에이블 신호 단자(WEN_ODD)에게 전송이 되어 홀수 어드레스 단일-포트 메모리(301)의 쓰기 동작이 인에이블 된다.
도 4C의 실시 예에서, ADDAB[0]이 디지털 1이 되고, 그리고 외부 쓰기 동작 인에이블 신호(W_EN)가 시간 T2에서 디지털 0이 되므로, AND 게이트(451)의 출력이 하이가 된다. 멀티플렉서(307)의 선택 신호가 하이가 되고, 그리고 멀티플렉서(307)의 단자(A)에서 외부 쓰기 어드레스(ADDAB)의 쿼우션트(몫)인 제2 어드레스(ADDAB/2)가 선택되고, 그리고 홀수 어드레스 단일-포트 메모리(301)의 읽기/쓰기 어드레스 입력 단자(A-ODD)에게 전송된다. 동시에, 시간 T2에서, 데이터가 쓰기 동작 데이터 입력 단자(DB)를 경유하여 입력이 되고, 그리고 홀수 어드레스 단일-포트 메모리(301)의 데이터 입력 단자(D-ODD)로 전송이 된다. 그러므로 듀얼-포트 메모리(200)에서 홀수 어드레스 단일-포트 메모리(301)가 인에이블 되고, 그리고 듀얼-포트 메모리(200)의 홀수 어드레스에 쓰기 동작을 실행한다.
유사하게, 쓰기 동작이 또한 듀얼-포트 메모리(200)의 짝수 어드레스에서 실행될 수 있다. 듀얼-포트 메모리(200)의 짝수 어드레스에서 실행되는 쓰기 동작은 홀수 어드레스에서 실행되는 쓰기 동작과 유사하고 그리고 간결성 및 명확성의 목적을 위하여 반복적으로 기술되지 않을 것이다.
하나의 실시 형태에서, 듀얼-포트 메모리(200)는, 하나의 어드레스에서 읽기 동작을 그리고 반대되는 패리티를 가지는 다른 어드레스에서 쓰기 동작을 동시에 실행할 수 있다. 즉, 읽기 동작 어드레스 및 쓰기 동작 어드레스는 서로 다른 패리티를 가진다. 하나의 실시 형태에서, 외부 읽기 동작 인에이블 신호(R_EN) 및 쓰기 동작 인에이블 신호(W_EN) 양쪽이 로우가 되는 경우, 쓰기 동작 어드레스 입력 단자(AB)에서 외부 읽기 어드레스(ADDAB)가 짝수가 되고, 그리고 읽기 동작 어드레스 입력 단자(AA)에서 외부 읽기 어드레스(ADDAA)가 홀수가 되고, 다음으로 쓰기 동작이 듀얼-포트 메모리(200)의 짝수 어드레스 위에서 실행이 되고 그리고 읽기 동작이 듀얼-포트 메모리(200)의 홀수 어드레스 위에서 실행이 된다.
도 5에 도시된 것처럼, 시간 T3에서, 외부 읽기 동작 인에이블 신호(R_EN) 및 쓰기 동작 인에이블 신호(W_EN)의 양쪽이 로우가 되고, 홀수 외부 읽기 어드레스(ADDAB)가 단자(AB)를 경유하여 입력이 된다. 이로 인하여 최소 유효 비트(ADDAA[0])가 디지털 1이 되고, 그리고 최소 유효 비트(ADDAB[0])가 디지털 0이 된다. 도 4A를 참조하며, OR 게이트(424, 426)의 출력은 하이가 되고, 그리고 AND 게이트(422)의 출력은 하이가 된다. 이로 인하여 제1 멀티플렉서(304)의 선택 신호는 하이가 되고, 이것은 단자(B)에서 외부 쓰기동작 인에이블 신호(W_EN)(이것은 로우임)를 선택하여 짝수 어드레스 단일-포트 메모리(302)로 출력한다. 그러므로 짝수 어드레스 단일-포트 메모리(302)가, 단자(CEN_EVEN)에서 신호가 로우가 되면서, 인에이블 된다.
도 4A에서 선택 신호 발생 회로(410)를 참조하면, OR 게이트(413, 415)의 출력들은 로우가 되고, AND 게이트(411)의 출력은 로우가 된다. 그러므로 제2 멀티플렉서(303)의 선택 신호가 로우가 되고, 이것은 단자(A)에서 읽기 동작 인에이블 신호(R_EN)(이것은 논리 로우임)를 선택하여 홀수 어드레스 단일-포트 메모리(301)로 출력한다. 그러므로 홀수 어드레스 단일-포트 메모리(301)는 단자(CEN_ODD)가 로우가 되면서 인에이블 된다.
도 4B를 참조하면, 최소 유효비트(ADDAB[0])가 디지털 0이 되므로, NOT 게이트(442)의 출력은 하이가 되고, 이로 인하여 멀티플렉서(306)의 선택 신호가 하이가 되고, 그리고 멀티플렉서(306)의 단자(B)에서 외부 쓰기 동작 인에이블 신호(W_EN)(이것은 로우임)가 선택되고 그리고 짝수 메모리 단일-포트 메모리(302)의 쓰기 동작 인에이블 신호 단자(WEN_EVEN)로 전송되어 짝수 메모리 단일-포트 메모리(302)를 인에이블 한다. 멀티플렉서(305)의 선택 신호는 로우가 되고, 그리고 멀티플렉서(305)의 단자(A)에서 신호 마스크(디지털 1)가 선택되고, 그리고 홀수 메모리 단일-포트 메모리(301)의 쓰기 인에이블 신호 단자(WEN_ODD)에게 전송이 되어 홀수 메모리 단일-포트 메모리(301)의 쓰기 동작을 디스에이블 한다.
도 4C에 도시된 것처럼, 쓰기 동작 인에이블 신호 단자(CENB)에서 외부 쓰기 동작 인에이블 신호(W_EN)가 시간 T3에서 로우이고, 그리고 ADDAB[0]이 디지털 0이 되므로, NOR 게이트(462)의 출력은 하이가 된다. 이로 인하여 멀티플렉서(308)를 위한 선택 신호는 하이가 된다. 그러므로 멀티플렉서(308)의 단자(A)에서, 2로 나누어진 외부 쓰기 어드레스(ADDAB)의 쿼우션트(몫)인 제1 어드레스(ADDAB/2)가 선택되고, 그리고 짝수 어드레스 단일-포트 메모리(302)의 읽기/쓰기 어드레스 입력 단자(A_EVEN)에게 전송된다. 이로 인하여 듀얼-포트 메모리(200)에서 짝수 어드레스 단일-포트 메모리(302)가 인에이블 되고, 그리고 듀얼-포트 메모리(200)의 짝수 어드레스에 쓰기 동작을 실행한다.
도 4C에서 AND 게이트(451)의 출력이 로우가 된다. 그러므로 멀티플렉서(307)의 단자(A)에서 2로 나누어진 외부 읽기 어드레스(ADDAA)의 쿼우션트(몫)인제1 어드레스(ADDAA/2)가 선택되고 그리고 홀수 어드레스 단일-포트 메모리(301)의 읽기/쓰기 어드레스 입력 단자(A_ODD)에게 전송된다. 이로 인하여 듀얼-포트 메모리(200)에서 홀수 어드레스 단일-포트 메모리(301)가 인에이블 되고 그리고 듀얼-포트 메모리(200) 위에 읽기 동작을 실행한다.
출력 멀티플렉서(309)는 DFF(472)에 의하여 제공된 선택 신호에 따라 듀얼-포트 메모리(200)의 홀수 어드레스로부터 읽혀진 데이터를 출력한다. 도 4D를 참조하면, 외부 읽기 어드레스(ADDAA)의 최소 유효 비트(ADDADD[0])가 디지털 1이 되므로, 다음 클록 사이클 동안 DFF(472)가 디지털 0을 출력한다(시간 T4). 그러므로 멀티플렉서(309)의 단자(B)에서 데이터가 선택되고 그리고 시간 T4에서 데이터 출력 단자(QA)를 경유하여(통하여) 출력된다.
유사하게, 쓰기 동작이 또한 듀얼-포트 메모리(200)의 홀수 어드레스에 실행되고 그리고 이와 동시에 듀얼-포트 메모리(200)의 짝수 어드레스에서 실행될 수 있다. 동작은 위에서 개시된 것과 유사하고, 간결성과 명확성의 목적을 위하여 반복적으로 기술되지 않을 것이다.
도 6은 본 발명의 하나의 실시 형태에 따른 듀얼-포트 메모리(200)에 의하여 실행되는 작동의 순서도를 도시한 것이다. 도 6은 도 3, 도 4A-4D 및 도 5와 함께 기술이 된다. 구체적인 단계가 도 6에서 기술이 되지만, 그와 같은 단계는 예시적인 것이다. 즉, 본 발명은 도 6에서 개시된 다양한 다른 단계 또는 단계의 변형을 실행하도록 적절하게 맞추어진다.
단계 601에서, 듀얼-포트 메모리의 짝수 어드레스 데이터가 짝수 어드레스 단일-포트 메모리(302)에 저장이 된다. 단계 602에서, 듀얼-포트 메모리(200)의 홀수 어드레드 데이터가 홀수 어드레스 단일-포트 메모리(301)에 저장이 된다. 하나의 실시 형태에서, 듀얼 포트 메모리(200)의 클록 신호 단자(CLK)가 짝수 어드레스 단일-포트 메모리(302)의 클록 신호 단자(CLK_EVEN) 및 홀수 어드레스 단일-포트 메모리(301)의 클록 신호 단자(CLK_ODD)에 결합된다. 듀얼-포트 메모리(200)의 쓰기 동작 데이터 입력 단자(DB)가 짝수 어드레스 단일-포트 메모리(302)의 쓰기 데이터 입력 단자(D_EVEN) 및 홀수 어드레스 단일-포트 메모리(301)의 쓰기 데이터 입력 단자(D_ODD)에 연결된다.
이러한 실시 형태에서, 듀얼-포트 메모리(200)의 외부 단자가 다수 쌍의 멀티플렉서를 경유하여 홀수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)에 연결된다. 단계 603에서, 제1 한 쌍의 멀티플렉서(310)가 인에이블 신호를 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)에게 제공한다. 예를 들어, 제1 한 쌍의 멀티플렉서(310)는 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)의 칩 인에이블 신호 단자(CEN_EVEN 및 CEN_ODD) 각각에 연결된 제1 멀티플렉서(304) 및 제2 멀티플렉서(305)를 포함하고, 그리고 듀얼-포트 메모리(200)의 외부 읽기 동작 인에이블 신호(R_EN) 또는 외부 쓰기 동작 인에이블 신호(W_EN)를 선택하는 것에 의하여 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)에게 칩 인에이블 신호를 제공한다.
단계 604에서, 제2 한 쌍의 멀티플렉서(320)가 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301) 중 선택된 단일-포트 메모리에게 쓰기 동작 인에이블 신호를 제공한다. 예를 들어, 제2 한 쌍의 멀티플렉서(320)는 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)의 쓰기 동작 인에이블 신호 단자(WEN_EVEN 및 WEN_ODD)에 연결된 제3 멀티플렉서(306) 및 제4 멀티플렉서(304)를 포함하고, 그리고 외부 쓰기 동작 인에이블 신호(W_EN) 및 예를 들어 디지털 1과 같은 신호 마스크를 선택하는 것에 의하여 쓰기 인에이블 신호를 제공한다.
단계 605에서, 제3 한 쌍의 멀티플렉서(330)는 쓰기 동작을 실행하는 선택된 단일-포트 메모리에게 쓰기 주소를 제공하여 선택된 단일-포트 메모리가 쓰기 어드레스에 데이터를 쓰는 것이 가능하도록 한다. 예를 들어, 제3 한 쌍의 멀티플렉서(320)는 짝수 어드레스 단일-포트 메모리(302) 및 홀수 어드레스 단일-포트 메모리(301)의 읽기/쓰기 어드레스 입력 단자(A_EVEN 및 A_ODD)에 연결된 제5 멀티플렉서(308) 및 제6 멀티플렉서(307)를 포함하고, 그리고 외부 읽기 어드레스(ADDAA) 또는 외부 쓰기 어드레스(ADDAB)에 기초하여 쓰기 어드레스를 제공한다.
하나의 실시 형태에서, 제3 한 쌍의 멀티플렉서(330)는 2로 나누어진 외부 읽기 어드레스(ADDAA)의 쿼우션트(몫)인 (즉, 외부 읽기 어드레스가 1 비트만큼 오른쪽으로 이동된) 제1 외부 읽기 어드레스(ADDAA/2) 및 2로 나누어진 외부 쓰기 어드레스(ADDAB)의 쿼우션트(몫)인 (즉, 외부 쓰기 어드레스가 1 비트만큼 오른쪽으로 이동된) 제2 어드레스(ADDAB/2)를 수신하고, 그리고 제2 어드레스를 쓰기 어드레스로, 선택된 단일-포트 메모리에 제공한다.
추가로, 제3 한 쌍의 멀티플렉서(330)는 다른 단일-포트 어드레스에 대한 읽기 어드레스로 제2 어드레스와 반대되는 패리티를 가진 제1 어드레스를 제공하여 다른 단일-포트 메모리가 읽기 동작이 실행하는 것이 가능하도록 한다. 그러므로 듀얼-포트 메모리(200)는 서로 서로에 대하여 반대되는 패리티를 가진 하나의 어드레스에 대한 읽기 동작과 다른 어드레스에 대한 쓰기 동작을 동시에 실행할 수 있다.
즉, 홀수 어드레스 단일-포트 메모리(301)는 듀얼-포트 메모리(200)의 홀수 어드레스에 쓰기 동작을 실행하고, 그리고 짝수 어드레스 단일-포트 메모리(302)는 동시에 듀얼-포트 메모리의 짝수 어드레스에 읽기 동작을 실행하거나, 또는 홀수 어드레스 단일-포트 메모리(301)는 듀얼-포트 메모리(200)의 홀수 어드레스에 읽기 동작을 실행하고 그리고 짝수 어드레스 단일-포트 메모리(302)는 동시에 듀얼-포트 메모리의 짝수 어드레스에서 쓰기 동작을 실행할 수 있다.
하나의 실시 형태에서, 짝수 어드레스 단일-포트 메모리(302) 또는 홀수 어드레스 단일-포트 메모리(301)로부터 읽혀진 데이터는 다음(next) 클록 사이클 동안 출력 멀티플렉서(309)에 의하여 출력된다. 출력 멀티플렉서(309)의 선택 신호는 외부 읽기 어드레스(ADDAA)의 패러티에 의하여 결정된다.
멀티플렉서(303-308)의 선택 신호는 외부 읽기 어드레스(ADDAA) 및 외부 쓰기 어드레스(ADDAB)의 패리티에 의하여 결정될 수 있다. 예를 들어, 선택 신호가 외부 읽기 어드레스(ADDAA)의 최소 유효 비트(LSB) 및 외부 쓰기 어드레스(ADDAB)의 최소 유효 비트(LSB)에 대한 논리적 연산에 의하여 결정될 수 있다. 하나의 실시 형태에서, 읽기 동작과 쓰기 동작이 동시에 실행되고 그리고 멀티플렉서의 각각의 쌍에서 선택 신호는 서로에 대하여 반대된다.
위에서 기술된 멀티플렉서(303-308)는 예를 들어 AND 게이트, OR 게이트, 서로 독립적인 멀티플렉서 또는 다른 적절한 전자 기기와 같은 다수의 구체적인 전자 기기에 의하여 실행될 수 있는 것으로 이해되어야 한다.
2개의 단일-포트 메모리를 사용하는 것에 의하여, 본 발명의 듀얼-포트 메모리는 짝수 어드레스 위에 데이터를 쓰는 한편 홀수 어드레스로부터 데이터를 읽고, 그리고 홀수 어드레스 위에 데이터를 쓰는 한편 짝수 어드레스로부터 데이터를 읽는다. 추가로, 공지의 듀얼-포트 메모리를 이용하여 동일한 용량 및 접근 속도를 가지는 본 발명의 듀얼-포트 메모리를 이용하는 것에 의하여, 공지의 듀얼-포트 메모리의 기능이 이루어지면서도, 듀얼-포트 메모리 다이 사이즈가 감소된다.
위에서 개시는 예시적인 것으로 이해되어야 한다. 본 발명은 위의 예시에 제한되지 않는다. 이 분야에서 통상의 지식을 가진 자는 다양한 변형 및 수정이 본 발명의 청구범위의 기술적 사상 및 범위로부터 벗어나지 않고 만들어질 수 있는 것으로 이해할 것이다.
101: 듀얼-포트 메모리
200: 듀얼-포트 메모리
201: 홀수 어드레스 단일-포트 메모리
202: 짝수 어드레스 단일-포트 메모리
212, 213, 214: 멀티플렉서
340: 단일-포트 메모리

Claims (21)

  1. 듀얼-포트 메모리의 짝수 어드레스에 데이터를 저장하도록 구성된 제1 단일-포트 메모리; 및
    상기 듀얼-포트 메모리의 홀수 어드레스에 데이터를 저장하도록 구성된 제2 단일-포트 메모리를 포함하고,
    여기에서, 상기 듀얼-포트 메모리는 상기 홀수 어드레스로부터 데이터를 읽는 읽기 동작과 상기 짝수 어드레스에 데이터를 쓰는 쓰기 동작을 동시에 실행하고, 상기 짝수 어드레스로부터 데이터를 읽는 읽기 동작과 상기 홀수 어드레스에 데이터를 쓰는 쓰기 동작을 동시에 실행하는 것을 특징으로 하고,
    제1 멀티플렉서 및 제2 멀티플렉서로 구성되는 제1 한 쌍의 멀티플렉서를 포함하고, 상기 제1 한 쌍의 멀티플렉서는 외부 읽기 동작 인에이블 신호 및 외부 쓰기 동작 인에이블 신호를 선택하는 것에 의하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리 중 적어도 하나에게 칩 인에이블 신호를 제공하고,
    여기에서, 상기 제1 멀티플렉서는 상기 제1 단일-포트 메모리에 연결되고, 그리고 상기 제2 멀티플렉서는 상기 제2 단일-포트 메모리에 연결되는 것을 특징으로 하고,
    제3 멀티플렉서 및 제4 멀티플렉서로 구성되는 제2 한 쌍의 멀티플렉서를 포함하고, 상기 제2 한 쌍의 멀티플렉서는 외부 쓰기 동작 인에이블 신호 및 신호 마스크를 선택하는 것에 의하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리의 적어도 하나에 쓰기 인에이블 신호를 제공하고,
    여기에서, 상기 제3 멀티플렉서는 상기 제1 단일-포트 메모리에 연결되고, 그리고 상기 제4 멀티플렉서는 상기 제2 단일-포트 메모리에 연결되는 것을 특징으로 하고,
    제5 멀티플렉서 및 제6 멀티플렉서로 구성되는 제3 한 쌍의 멀티플렉서를 포함하고, 상기 제3 한 쌍의 멀티플렉서는 외부 읽기 어드레스 및 외부 쓰기 어드레스에 기초하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리의 적어도 하나에게 읽기/쓰기 어드레스를 제공하고,
    여기에서, 상기 제5 멀티플렉서는 상기 제1 단일-포트 메모리에 연결되고, 그리고 상기 제6 멀티플렉서는 상기 제2 단일-포트 메모리에 연결되는 것을 특징으로 하고,
    여기에서, 상기 읽기 동작 및 상기 쓰기 동작은 동일한 제1 클록 사이클에서 실행되고, 상기 짝수 어드레스 또는 상기 홀수 어드레스로부터 읽은 데이터는 상기 제1 클록 사이클의 다음 클록 사이클에서 출력되고,
    여기에서, 상기 읽기 동작 및 상기 쓰기 동작이 동시에 실행되는 경우, 상기 제1 내지 제3 한 쌍의 멀티플렉서들의 각각의 쌍의 멀티플렉서들의 한 쌍의 선택 신호들은 서로 반대가 되는 것을 특징으로 하는 듀얼-포트 메모리.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 제3 한 쌍의 멀티플렉서는 2로 나누어진 외부 읽기 어드레스의 몫에 기초하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리의 적어도 하나에 읽기 어드레스를 제공하고; 그리고
    상기 제3 한 쌍의 멀티플렉서는 2로 나누어진 외부 쓰기 어드레스의 몫에 기초하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리의 적어도 하나에 쓰기 어드레스를 제공하는 것을 특징으로 하는 듀얼-포트 메모리.
  6. 삭제
  7. 삭제
  8. 청구항 1에 있어서,
    상기 제1 내지 제6 멀티플렉서들 각각의 선택 신호는 상기 외부 읽기 어드레스의 최소 유효 비트(LSB) 및 상기 외부 쓰기 어드레스의 최소 유효 비트(LSB)에 기초하여 결정되는 것을 특징으로 하는 듀얼-포트 메모리.
  9. 청구항 1에 있어서,
    상기 제1 단일-포트 메모리 또는 상기 제2 단일-포트 메모리로부터 읽은 데이터를 출력하도록 구성된 출력 멀티플렉서를 더 포함하는 듀얼-포트 메모리.
  10. 청구항 9에 있어서,
    상기 출력 멀티플렉서에게 선택 신호를 제공하도록 구성된 플립-플롭을 더 포함하고, 상기에서 선택 신호는 상기 외부 읽기 어드레스 및 상기 외부 쓰기 어드레스의 최소 유효 비트(LSB)에 의하여 결정되는 것을 특징으로 하는 듀얼-포트 메모리.
  11. 제1 단일-포트 메모리 내에, 듀얼-포트 메모리의 짝수 어드레스의 데이터를 저장하는 단계;
    제2 단일-포트 메모리 내에, 상기 듀얼-포트 메모리의 홀수 어드레스의 데이터를 저장하는 단계;
    제1 한 쌍의 멀티플렉서에 의하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리를 인에이블 하는 단계;
    제2 한 쌍의 멀티플렉서에 의하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리 중 선택된 단일-포트 메모리가 쓰기 동작을 실행하도록 상기 선택된 단일-포트 메모리에 쓰기 인에이블 신호를 제공하는 단계; 및
    상기 선택된 단일-포트 메모리가 쓰기 어드레스에 데이터를 쓰도록 하는 제3 한 쌍의 멀티플렉서에 의하여 상기 선택된 단일-포트 메모리에 상기 쓰기 어드레스를 제공하는 단계를 포함하고
    상기 제3 한 쌍의 멀티플렉서에 의하여, 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리 중 선택되지 않은 다른 단일-포트 메모리가 읽기 동작을 실행하여 읽기 어드레스로부터 데이터를 읽도록 상기 다른 단일-포트 메모리에 상기 읽기 어드레스를 제공하는 단계를 더 포함하고,
    상기 제1 한 쌍의 멀티플렉서는 제1 멀티플렉서 및 제2 멀티플렉서를 포함하고, 외부 읽기 동작 인에이블 신호 및 외부 쓰기 동작 인에이블 신호를 선택하여 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리를 인에이블 하도록, 상기 제1 단일-포트 메모리 및 상기 제2 단일-포트 메모리에 칩 인에이블 신호를 제공하도록 형성되고,
    여기에서, 상기 제1 멀티플렉서는 상기 제1 단일-포트 메모리에 연결되고, 그리고 상기 제2 멀티플렉서는 상기 제2 단일-포트 메모리에 연결되는 것을 특징으로 하고,
    상기 제2 한 쌍의 멀티플렉서는 제3 멀티플렉서 및 제4 멀티플렉서를 포함하고, 외부 쓰기 동작 인에이블 신호 및 신호 마스크를 선택하는 것에 의하여 상기 선택된 단일-포트 메모리에게 상기 쓰기 동작 인에이블 신호를 제공하고,
    상기 제3 멀티플렉서는 상기 제1 단일-포트 메모리에 연결되고, 그리고 상기 제4 멀티플렉서는 상기 제2 단일-포트 메모리에 연결되는 것을 특징으로 하고,
    상기 제3 한 쌍의 멀티플렉서는 제5 멀티플렉서 및 제6 멀티플렉서를 포함하고, 상기 선택된 단일-포트 메모리에 상기 쓰기 어드레스를 제공하고, 그리고 상기 다른 단일-포트 메모리에 상기 읽기 어드레스를 제공하고, 여기에서 상기 쓰기 어드레스 제공 및 상기 읽기 어드레스 제공은 외부 읽기 어드레스 및 외부 쓰기 어드레스에 기초하여 이루어지며,
    여기에서, 상기 읽기 동작 및 상기 쓰기 동작은 동일한 제1 클록 사이클에서 실행되고, 상기 짝수 어드레스 또는 상기 홀수 어드레스로부터 읽은 데이터는 상기 제1 클록 사이클의 다음 클록 사이클에서 출력되고,
    여기에서, 상기 읽기 동작과 상기 쓰기 동작이 동시에 실행이 되는 경우, 상기 제1 내지 제3 한 쌍의 멀티플렉서들의 각각의 쌍의 멀티플렉서들의 한 쌍의 선택신호들은 서로 반대가 되는 것을 특징으로 하는 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 청구항 11에 있어서,
    상기 제3 한 쌍의 멀티플렉서는 2로 나누어진 상기 외부 읽기 어드레스의 몫에 기초하여 상기 다른 단일-포트 메모리에게 상기 읽기 어드레스를 제공하고,
    상기 제3 한 쌍의 멀티플렉서는 2로 나누어진 상기 외부 쓰기 어드레스의 몫에 기초하여 상기 선택된 단일-포트 메모리에 상기 쓰기 어드레스를 제공하는 것을 특징으로 하는 방법.
  17. 삭제
  18. 삭제
  19. 청구항 11에 있어서,
    상기 제1 내지 제6 멀티플렉서들 각각의 선택 신호는 상기 외부 읽기 어드레스의 최소 유효 비트(LSB) 및 상기 외부 쓰기 어드레스의 최소 유효 비트(LSB)에 기초하여 결정되는 것을 특징으로 하는 방법.
  20. 청구항 11에 있어서,
    출력 멀티플렉서에 의하여 상기 다른 단일-포트 메모리로부터 읽혀진 데이터를 출력하는 단계를 더 포함하는 방법.
  21. 청구항 20에 있어서,
    플립-플롭에 의하여 상기 출력 멀티플렉서에 선택 신호를 제공하는 단계를 더 포함하고, 여기에서, 선택 신호는 상기 외부 읽기 어드레스 및 상기 외부 쓰기 어드레스의 최소 유효 비트(LSB)에 의하여 결정되는 것을 특징으로 하는 방법.
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