CN113764012B - 一种可调刷新速率的双端口存储器 - Google Patents
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Abstract
本发明涉及一种可调刷新速率的双端口存储器，包括：双端口存储器、与所述双端口存储器A端口连接的地址仲裁模块、与所述双端口存储器B端口连接的地址刷新模块、与所述地址刷新模块连接的分频电路；所述地址刷新模块还连接所述地址仲裁模块；所述分频电路由外部输入时钟信号并输出给所述地址刷新模块；所述地址刷新模块按照所述分频电路提供的时钟信号生成地址；并发送至所述双端口存储器与所述地址仲裁模块。本发明提供的可调刷新速率的双端口存储器，采用可配置的分频电路对工作时钟进行分频，针对不同的空间应用环境，采用不同的刷新频率，既能有效的提供抗单粒子反转能力，又能有效的降低存储器的功耗。
Description
技术领域
本发明涉及一种可调刷新速率的双端口存储器，属于集成电路设计技术领域。
背景技术
存储器是数字系统中常用的器件之一。双端口存储器通常具有两个端口及一个存储单元阵列，如果从一侧存取的存储器单元的地址与另一侧的存储器单元的地址不同，则可以从两个端口同时存取存储器阵列。
在宇航领域，由于太空单粒子效应，存储器数据被打翻，即高能粒子引起器件逻辑状态的改变，影响了数据的安全。
现有技术中，双端口存储器在实现单端口模式读写时，可以利用另外一个端口进行数据的读出和刷新。此时另一个端口采用时钟频率为芯片的工作频率，对端口的行地址进行遍历刷新，因为不同的存储器容量不同，行地址数不同，遍历刷新所需要的时间不同，而且不同近地空间的高能粒子密度也不同，这种采用工作频率的刷新方法极大地增大了双端口存储器的功耗，由于高功耗需要更大、更重的电源组件，在航天系统中能将功耗减至最少非常重要。
上述方法最主要的技术缺陷是采用芯片的工作频率的刷新方法极大地增大了双端口存储器的功耗。
发明内容
本发明要解决技术问题是：克服上述技术的缺点，采用可配置的分频电路对工作时钟进行分频，针对不同的空间应用环境，采用不同的刷新频率的的双端口存储器。
为了解决上述技术问题，本发明提出的技术方案是：一种可调刷新速率的双端口存储器，包括：双端口存储器、与所述双端口存储器A端口连接的地址仲裁模块、与所述双端口存储器B端口连接的地址刷新模块、与所述地址刷新模块连接的分频电路；所述地址刷新模块还连接所述地址仲裁模块；所述分频电路由外部输入时钟信号并输出给所述地址刷新模块；所述地址刷新模块按照所述分频电路提供的时钟信号生成地址；并发送至所述双端口存储器与所述地址仲裁模块；所述地址仲裁模块还接收所述双端口存储器的A端口的地址信息，与所述地址刷新模块所生成的地址进行比较，当两者一致时，停止所述双端口存储器B端口的读写功能。
上述方案进一步的改进在于：所述双端口存储器工作在单端口模式时，所述双端口存储器的A端口连接外部数据；B端口对所述双端口存储器内的数据进行校正；所述双端口存储器的A端口的数据读写引脚上连接有第一EDAC模块，外部数据通过所述第一EDAC模块写入或读出所述双端口存储器；所述双端口存储器的B端口的数据读写引脚上连接有第二EDAC模块。
上述方案进一步的改进在于：所述分频电路包括n个D触发器构成的移位寄存器和n选一选择器；所述移位寄存器的并行输出引脚一一对应的连接所述n选一选择器的输入，所述n选一选择器的输出连接所述移位寄存器的输入。
本发明提供的可调刷新速率的双端口存储器，采用可配置的分频电路对工作时钟进行分频，针对不同的空间应用环境，采用不同的刷新频率，既能有效的提供抗单粒子反转能力，又能有效的降低存储器的功耗。
附图说明
下面结合附图对本发明作进一步说明。
图1是本发明一个优选的实施例电路结构示意图。
图2是图1中分频器电路结构示意图。
具体实施方式
实施例
本实施例的低可调刷新速率的双端口存储器，如图1所示，包括：双端口存储器、与双端口存储器A端口连接的地址仲裁模块、与双端口存储器B端口连接的地址刷新模块、与地址刷新模块连接的分频电路；地址刷新模块还连接地址仲裁模块；分频电路由外部输入时钟信号并输出给地址刷新模块；地址刷新模块按照分频电路提供的时钟信号生成地址；并发送至双端口存储器与地址仲裁模块；地址仲裁模块还接收双端口存储器的A端口的地址信息，与地址刷新模块所生成的地址进行比较，当两者一致时，停止双端口存储器B端口的读写功能。可以根据不同近地空间的高能粒子密度，调整分频电路的选择信号S<n:0>的值，可以编程需要的分频比，在满足抗辐照的要求时，大幅减低存储器刷新功耗。
双端口存储器工作在单端口模式时，双端口存储器的A端口连接外部数据；B端口对双端口存储器内的数据进行校正；双端口存储器的A端口的数据读写引脚上连接有第一EDAC模块，外部数据通过第一EDAC模块写入或读出双端口存储器；双端口存储器的B端口的数据读写引脚上连接有第二EDAC模块。
如图2所示，以最大十六分频的分频电路为例，包括16个D触发器构成的移位寄存器和16选一选择器；移位寄存器的并行输出引脚一一对应的连接16选一选择器的输入，16选一选择器的输出连接移位寄存器的输入。图中开关S1到S16即为16选一选择器。当其工作时，OE置为高电平。如果想完成4分频（X≤16），那么则接通的16选一选择器的第4路，即S4，每过一个周期，DFF1初始时的高电平就会输入给下一个D触发器，直到第4个D触发器，由于与第4个D触发器抽头相连的通路接通，所以在下一个周期时，高电平会从第4个D触发器再输入至DFF1中。从而完成4分频。通过上述分频电路可以产生2到16分频比的时钟，采用可编程降频的时钟作为刷新地址的产生时钟，可以在满足抗辐照功能的要求下，大幅降低刷新功耗。
本发明不局限于上述实施例。凡采用等同替换形成的技术方案，均落在本发明要求的保护范围。
Claims (3)
1.一种可调刷新速率的双端口存储器，其特征在于，包括：双端口存储器、与所述双端口存储器A端口连接的地址仲裁模块、与所述双端口存储器B端口连接的地址刷新模块、与所述地址刷新模块连接的分频电路；所述地址刷新模块还连接所述地址仲裁模块；所述分频电路由外部输入时钟信号并输出给所述地址刷新模块；所述地址刷新模块按照所述分频电路提供的时钟信号生成地址；并发送至所述双端口存储器与所述地址仲裁模块；所述地址仲裁模块还接收所述双端口存储器的A端口的地址信息，与所述地址刷新模块所生成的地址进行比较，当两者一致时，停止所述双端口存储器B端口的读写功能。
2.根据权利要求1所述的可调刷新速率的双端口存储器，其特征在于：所述双端口存储器工作在单端口模式时，所述双端口存储器的A端口连接外部数据；B端口对所述双端口存储器内的数据进行校正；所述双端口存储器的A端口的数据读写引脚上连接有第一EDAC模块，外部数据通过所述第一EDAC模块写入或读出所述双端口存储器；所述双端口存储器的B端口的数据读写引脚上连接有第二EDAC模块。
3.根据权利要求1所述的可调刷新速率的双端口存储器，其特征在于：所述分频电路包括n个D触发器构成的移位寄存器和n选一选择器；所述移位寄存器的并行输出引脚一一对应的连接所述n选一选择器的输入，所述n选一选择器的输出连接所述移位寄存器的输入。
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| CN113764012A CN113764012A (zh) | 2021-12-07 |
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