KR20130046375A - 메모리를 시험하기 위한 시스템 및 방법 - Google Patents

메모리를 시험하기 위한 시스템 및 방법 Download PDF

Info

Publication number
KR20130046375A
KR20130046375A KR1020120119552A KR20120119552A KR20130046375A KR 20130046375 A KR20130046375 A KR 20130046375A KR 1020120119552 A KR1020120119552 A KR 1020120119552A KR 20120119552 A KR20120119552 A KR 20120119552A KR 20130046375 A KR20130046375 A KR 20130046375A
Authority
KR
South Korea
Prior art keywords
test
memory
data
address
storage unit
Prior art date
Application number
KR1020120119552A
Other languages
English (en)
Inventor
장 웨이후아
유 메이
Original Assignee
마이시 일렉트로닉 (상하이) 엘티디
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이시 일렉트로닉 (상하이) 엘티디 filed Critical 마이시 일렉트로닉 (상하이) 엘티디
Publication of KR20130046375A publication Critical patent/KR20130046375A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

다수 개의 메모리를 시험하기 위한 시스템은 다수 개의 메모리 시험 디바이스 및 제어 장치를 포함한다. 메모리 시험 디바이스의 각각은 메모리의 하나에 연결된다. 제어 장치는 시험 벡터를 형성하고 그리고 시험 벡터를 메모리 시험 디바이스로 전송하도록 형성된다. 메모리 시험 디바이스의 각각은 시험 벡터에 따라 각각 그것에 연결된 메모리를 시험하고 그리고 시험 결과를 제어 장치로 전송한다.

Description

메모리를 시험하기 위한 시스템 및 방법{SYSTEMS AND METHODS FOR TESTING MEMORIES}
본 발명은 메모리 기술에 관한 것이고, 구체적으로 메모리를 시험하기(testing) 위한 시스템 및 방법에 관한 것이다.
메모리가 적절하게 데이터를 저장하고 그리고 데이터의 저장 과정에서 오류가 없이 정상적으로 작동하는 것을 보장하기 위하여, 메모리를 시험하는 것이 필요하다. 공지 기술에서, 빌트-인 자가 시험(BIST, built-in self test) 기술이 메모리를 시험하기 위하여 채용되었다. 각각의 BIST 회로가 메모리에 대응되고 그리고 대응되는 메모리를 시험하는 기능을 수행한다. 메모리의 BIST 회로가 서로 독립적이 되므로, 서로 다른 논리 회로가 서로 다른 메모리를 시험하기 위하여 요구된다. 그러므로 공지의 기술을 사용하는 여러 개의 논리 회로가 다수 개의 메모리를 시험하기 위하여 요구된다. 이것은 칩의 크기 및 제조비용을 증가시킨다.
본 발명은 메모리 기술에 관한 것이고, 구체적으로 메모리를 시험하기 위한 시스템 및 방법에 관한 것이다.
하나의 실시 형태에서, 다수 개의 메모리를 시험하기 위한 시스템이 제공된다. 시스템은 다수 개의 메모리 시험 디바이스 및 제어 장치를 포함한다. 메모리 시험 디바이스의 각각은 메모리의 하나에 연결된다. 제어 장치는 시험 벡터를 생성하고 그리고 메모리 시험 디바이스에 시험 벡터를 전송하도록 형성된다. 메모리 시험 디바이스의 각각은 시험 벡터에 따라 그에 연결된 메모리를 시험하고 그리고 시험 결과를 제어 장치에 전송한다.
다른 실시 형태에서, 다수 개의 메모리를 시험하기 위한 방법이 제공된다. 시험 벡터가 생성된다. 시험 벡터는 다수 개의 메모리 시험 디바이스에 전송된다. 메모리 시험 디바이스의 각각은 각각 메모리의 하나에 연결되고, 그리고 시험 벡터에 따라 그에 연결된 메모리를 시험한다. 다수 개의 시험 결과가 메모리 시험 기기로부터 수신된다.
본 발명에 따른 시스템은 공지의 기술에서 메모리에 의하여 채용된 서로 다른 시험 회로에 의하여 발생된 불일치하는 시험 타이밍의 약점이 방지될 수 있도록 한다. 이로 인하여 메모리 시험 디바이스의 시험 타이밍을 관리하는 것이 편리하다. 그러므로 다수 개의 메모리를 시험하기 위하여 요구되는 제어 논리 회로가 최소화가 되고, 그리고 제어 논리 회로를 제조하기 위한 칩의 다이 크기(die size)가 감소된다. 추가로 하드웨어 비용이 현저하게 감소될 수 있도록 한다.
청구된 주제 사안의 실시 형태의 특징 및 이점이 도면을 참조하는 아래의 상세한 설명이 진행됨에 따라 명백해질 것이고, 동일한 도면 부호는 동일한 장치를 나타낸다. 이러한 예시적인 실시 형태가 도면을 참조하여 상세하게 기술된다. 이러한 실시 형태는 비-제한적인 실시 형태가 되고, 상기에서 동일한 도면 부호는 다수 관점의 도면을 통하여 유사한 구조를 나타낸다.
도 1은 본 발명의 실시 형태에 따른 메모리 시험을 위한 시스템의 개략적인 다이어그램을 예시한 것이다.
도 2는 본 발명의 실시 형태에 따른 메모리 시험을 위한 시스템의 상세한 개략적인 다이어그램을 예시한 것이다.
도 3은 본 발명의 실시 형태에 따른 다수 개의 메모리 위에 제어 장치에 의하여 실행되는 읽기 동작 및 쓰기 동작의 타이밍 다이어그램을 예시한 것이다.
도 4는 본 발명의 실시 형태에 따른 메모리 시험을 위한 시스템에 의하여 실행되는 작동의 순서도를 나타낸 것이다.
도 5는 본 발명의 실시 형태에 따른 메모리 시험을 위한 시스템의 작동의 순서도를 도시한 것이다.
본 발명의 실시 형태에 대한 참조가 상세하게 만들어질 것이다. 본 발명은 이러한 실시 형태와 결합되어 기술되는 한편, 본 발명이 이러한 실시 형태에 제한되는 의도를 가진 것으로 이해되지 않아야 한다. 이와 달리 본 발명은 본 발명의 기술적 사상 및 범위에 포함될 수 있는 대안 발명, 수정 발명 및 등가 발명을 포함하는 것으로 의도된다.
추가로 본 발명의 아래의 상세한 설명에서, 다양한 구체적인 사항이 본 발명의 명확한 이해를 위하여 기술된다. 그러나 본 발명은 이러한 상세한 사항이 없이 실행될 수 있는 것으로 이 분야에서 통상의 지식을 가진 자에 의하여 이해될 것이다. 다른 예로, 본 발명의 특징을 불필요하게 모호하게 하지 않도록 공지된 방법, 절차, 구성요소 및 회로는 상세하게 기술되지 않을 것이다.
도 1은 본 발명의 실시 형태에 따른 메모리를 시험하기 위한 시스템의 개략적인 다이어그램을 예시한 것이다.
도 1에 도시된 것처럼, 시스템(100)은 제어 장치(110) 및 다수 개의 메모리 시험 디바이스(memory trsting devices)(120-1 내지 120-N)를 포함한다. 메모리의 수 및 메모리 시험 디바이스의 수는 N(N은 정수이며 1 보다 크다)이 된다. 그리고 N은 본 발명의 실시 형태에 대한 제한으로 이해되지 않아야 한다.
하나의 실시 형태에서, 제어 장치(110)는 버스를 경유하여 메모리 시험 디바이스(120-1 내지 120-N)에 연결된다. 제어 장치(제어기)(controller)(110)는 시험 벡터(test vector)를 생성(발생)하고 그리고 버스(bus)를 경유하여 시험 벡터를 메모리 시험 디바이스(120-1 내지 120-N)에 전송한다. 메모리 시험 디바이스(120-1 내지 120-N)의 각각은 시험 벡터에 따라(according to the test vector) 대응되는(corresponding) 메모리를 시험하고 시험 결과를 제어 장치(110)에 전송한다. 예를 들어, 메모리 시험 디바이스(120-1)는, 시험 벡터에 따라, 대응되는 메모리를 시험하고, 시험 결과를 생성하고 그리고 시험 결과를 제어 장치(110)에 전송한다.
하나의 실시 형태에서, 시험 벡터는 시험 어드레스(test address) 및 시험 데이터(test data)를 포함한다. 고속 클럭 신호(high-speed clock signal)가 시험 벡터의 시험 어드레스와 시험 데이터를 발생하기 위하여 사용될 수 있다. 결과적으로, 모든 메모리 시험 디바이스(120-1 내지 120-N)는 동일한 읽기/쓰기 타이밍(read/write timing)을 가진다. 그러므로 공지의 기술에서 메모리에 의하여 채용된 서로 다른 시험 회로에 의하여 발생된 시험 타이밍이 불일치하는 약점이 방지될 수 있다. 이로 인하여 메모리 시험 디바이스의 시험 타이밍을 관리하는 것이 편리하다.
도 1에 도시된 것처럼, 제어 장치(110)에 의하여 생성된 시험 벡터가 메모리 시험 디바이스에 대응되는 메모리를 시험하기 위하여 사용된다. 이로 인하여 공지의 기술과 같이 각각의 메모리를 위한 BIST(built-in self test) 회로를 가질 필요가 없다. 그러므로 다수 개의 메모리를 시험하기 위하여 요구되는 제어 논리 회로가 최소화되고, 그리고 제어 논리 회로를 제조하기 위한 칩의 다이 크기(die size)가 감소한다. 추가로 하드웨어 비용이 현저하게 감소한다.
도 2는 본 발명의 실시 형태에 따른 메모리를 시험하기 위한 시스템(200)의 상세한 다이어그램을 나타낸 것이다. 도 1과 유사한 기능을 가지는 구성요소는 동일하게 도면 부호가 부여되고 그리고 간결성과 명확성의 목적을 위하여 본 명세서에서 반복적으로 기술되지 않을 것이다.
도 2에 도시된 것처럼, 메모리 디바이스(120-1 내지 120-N)의 각각은 대응되는 메모리에 연결된다. 예를 들어, 메모리 시험 디바이스(120-1)는 대응되는 메모리(210-1)에 연결되고(결합되고)(coupled), 그리고 메모리 시험 디바이스(120-N)는 대응되는 메모리(210-N)에 연결된다. 메모리 시험 디바이스(120-1 내지 120-N)의 각각은 추가로 어드레스 비교 유닛(address comparison unit) 및 데이터 비교 유닛(data comparison unit)을 포함한다. 예를 들어, 메모리 시험 디바이스(120-1)는 어드레스 비교 유닛(211-1) 및 데이터 비교 유닛(212-1)을 포함하고, 그리고 메모리 시험 디바이스(120-N)는 어드레스 비교 유닛(211-N) 및 데이터 비교 유닛(212-N)을 포함한다.
제어 장치(110)는 시험 데이터 생성 유닛(test data generating unit)(221), 시험 어드레스 생성 유닛(test address generating unit)(222), 시험 결과 저장 유닛(test result storage unit)(223) 및 출력 유닛(output unit)(224)을 포함한다. 추가로 데이터 비교 유닛(212-1 내지 212-N)의 각각은 버스(bus) 내에서 데이터 버스를 통하여 시험 데이터 생성 유닛(211)과 연결되고, 그리고 어드레스 비교 유닛(211-1 내지 211-N)은 버스 내에서 어드레스 버스를 통하여 시험 어드레스 생성 유닛(222)에 연결된다.
하나의 실시 형태에서, 제어 장치(110)는 시험 어드레스, 시험 데이터, 읽기 명령(read command), 쓰기 명령(write command) 등을 포함하는 시험 벡터를 생성한다. 시험 벡터는 시험 어드레스, 시험 데이터, 읽기 명령(read command), 쓰기 명령(write command) 중 적어도 하나를 포함한다. 도 2에 도시된 것처럼, 제어 장치(110)의 시험 데이터 생성 유닛(221)은 미리 결정된 알고리즘에 따라 메모리(210-1 내지 210-N) 내에 기록될 필요가 있는 시험 데이터를 생성하고, 시험 데이터를 버스를 경유하여 메모리 시험 디바이스(120-1 내지 120-N)에게 브로드캐스트한다(다수에게 전송한다, 방송한다)(broadcast).
보다 구체적으로, 시험 데이터 생성 유닛(221)은 각각 메모리 시험 디바이스(120-1 내지 120-N)에 대응되는 메모리(210-1 내지 210-N)의 용량(capacities) 가운데 최대 용량에 기초하여 시험 데이터를 생성한다. 예를 들어, 만약 메모리(210-1 내지 210-N)의 용량 가운데 최대 용량이 32 비트라면, 모든 메모리(210-1 내지 210-N)를 시험할 수 있도록 제어 장치(110)는 32 비트에 기초하여 시험 데이터를 생성한다. 시험 어드레스 생성 유닛(222)은 메모리 시험 디바이스(120-1 내지 120-N)에 대응되는 메모리(210-1 내지 210-N)의 어드레스 가운데 최대 어드레스에 기초하여 시험 어드레스를 생성시킨다. 예를 들어, 만약 메모리(210-1 내지 210-N)의 어드레스 가운데 최대 어드레스가 0fff이면, 생성된 시험 어드레스는 최대 어드레스 0fff를 초과하지 않아야 하고, 이로 인하여 모든 메모리(210-1 내지 210-N)가 액세스될 수 있다.
메모리 시험 디바이스(120-1 내지 120-N)는 제어 장치(110)로부터 시험 데이터 및 시험 어드레스를 수신한다. 구체적으로, 예를 들어 메모리 시험 어드레스(120-1)의 경우를 보면 다음과 같다. 메모리 시험 디바이스(120-1)의 어드레스 비교 유닛(211-1)은 제어 장치(110)로부터의 시험 어드레스를 메모리 시험 디바이스(120-1)에 대응되는 메모리(210-1)의 최대 어드레스와 비교한다. 만약 시험 어드레스가 메모리(210-1)의 최대 어드레스 범위 내에 있다면, 시험 데이터는, 시험 벡터의(시험 벡터 내에 있는) 쓰기 명령에 따라 메모리(210-1) 내의 저장 유닛에 시험 어드레스와 함께 기록되고, 데이터 비교 유닛(212-1)에 기록된다. 예를 들어, 만약 시험 어드레스가 0001이면, 메모리(210-1)의 최대 어드레스는 0fff이 된다. 그러므로, 시험 어드레스가 0000 내지 0fff가 되는 최대 어드레스 범위 내에 있다. 따라서, 시험 데이터가 시험 벡터의(시험 벡터 내에 있는) 쓰기 명령에 따라 메모리(210-1) 내에 있는 저장 유닛에 시험 어드레스(0001)와 함께 기록되고, 데이터 비교 유닛(212-1)에 기록된다. 이러한 쓰기 동작은 어드레스 비교 유닛(211-1)에 의해 수행된다.
데이터 비교 유닛(212-1)은 시험 벡터의 읽기 명령에 따라 메모리(210-1)에 있는 저장 유닛 내에 시험 어드레스와 함께 기록된 시험 데이터를 읽고, 메모리(210-1)로부터 읽혀진 데이터를 데이터 비교 유닛(212-1) 내에 기록된 시험 데이터와 비교하고, 그리고 시험 결과를 생성한다. 구체적으로 만약 메모리(210-1)로부터 읽혀진 데이터가 제어 장치(110)에 의하여 데이터 비교 유닛(212-1) 내에 기록된 시험 데이터와 동일하다면, 데이터 비교 유닛(212-1)은 시험 결과를 제1 논리 상태로 설정하고, 그렇지 않으면 데이터 비교 유닛(212-1)은 시험 결과를 제2 논리 상태로 설정한다.
즉, 어드레스 비교 유닛(211-1)은 시험 벡터 내에 있는 쓰기 명령에 반응하여 쓰기 동작을 실행하고, 그리고 데이터 비교 유닛(212-1)은 읽기 동작 또는 데이터 비교 동작을 실행한다.
다른 한편으로 만약 제어 장치(110)로부터 시험 어드레스가 메모리 시험 디바이스(120-1)에 대응되는 메모리(210-1)의 최대 어드레스 범위를 초과한다면, 아무런 동작이 메모리(210-1)에서 실행되지 않을 것이다. 즉, 어드레스 비교 유닛(211-1)은 시험 벡터 내에 있는 쓰기 명령에 반응하여 쓰기 동작을 실행하지 않고, 그리고 데이터 비교 유닛(212-1)은 읽기 동작 또는 데이터 비교 동작을 실행하지 않는다.
보다 구체적으로, 제1 논리 상태는 논리 하이(high)가 될 수 있고 그리고 제2 논리 상태는 논리 로우(low)가 될 수 있거나, 또는 제1 논리 상태가 논리 로우가 되고 그리고 제2 논리 상태가 논리 하이가 될 수 있다. 본 발명에 따르면, 제1 및 제2 논리 상태는 제한되지 않는다. 그리고 다른 메모리 시험 디바이스(120-2 내지 120-N)에 의하여 실행된 시험 동작은 위에서 제시된 메모리 시험 디바이스(120-1)에 의하여 실행된 시험 동작과 유사하고, 그리고 명확성과 간결성의 목적을 위하여 반복하여 기술되지 않을 것이다.
제어 장치(110)의 시험 결과 저장 유닛(223)은 버스를 경유하여 메모리 시험 디바이스(120-1 내지 120-N)로부터 시험 결과를 수신하고, 그리고 수신된 시험 결과를 저장한다. 보다 구체적으로, 결과 저장 유닛(223)의 저장 용량은 메모리 시험 디바이스의 수에 의하여 결정되고, 메모리 시험 디바이스의 수는 정수 N이 된다. 클록 사이클에 의하여 개시되는(triggered) 경우, 메모리 시험 디바이스(120-1 내지 120-N)의 데이터 비교 유닛(212-1 내지 212-N)은 병렬 상태에 있는 제어 장치(110)의 시험 결과 저장 유닛(223)에 시험 결과를 전송한다. 시험 결과 저장 유닛(223)은 미리 결정된 위치 배열에 기초하여 대응되는 위치에 있는 수신된 시험 결과의 각각을 저장한다. 시험 저장 유닛(223)이 미리 결정된 위치 배열에 기초하여 수신된 시험 결과를 저장하므로, 사용자는 출력 유닛(224)에 의하여 출력된 수신된 시험 결과를 탐색하는 것에 의하여 각각 수신된 시험 결과에 대응되는 메모리(210-1 내지 210-N) 가운데 하나 또는 그 이상의 오류 메모리를 발견할 수 있다.
추가로 시험 결과 저장 유닛(223)의 저장 용량은 정수 N이 되는 메모리 시험 디바이스의 수에 의하여 결정된다. 메모리 시험 디바이스(120-1 내지 120-N)의 각각은 대응되는 시험 결과를 버스를 경유하여 병렬 상태에 있는 시험 결과 저장 유닛(223)의 대응되는 저장 위치로 전송한다.
예를 들어, 대응되는 메모리가 정상인 경우 시험 결과는 제1 논리 상태(논리 1)가 되는 한편, 메모리가 오류인 경우 시험 결과는 제2 논리 상태(논리 0)가 된다. 만약 M번째 시험 디바이스(120-M)에 대응되는 M번째 메모리(210-M)가 오류라면(예를 들어, M번째 메모리(210-M)가 데이터를 정상적으로 읽을 수 없다면), 시험 결과는 1(첫번째), …, 0(M번째), … 그리고 1(N번째)이 된다. 시험 결과 저장 유닛(223)은 미리 결정된 위치(예를 들어 시험 결과가 연속적으로 저장된다)에 시험 결과를 저장한다. 시험 결과 및 시험 결과 저장 유닛(223)의 대응되는 저장 위치가 표 1에 제시되었다.

저장위치
1
2
...
M
...
N-1
N

시험결과
1
1
1
0
1
1
1
시험 결과는 시험 저장 유닛(223)에 연속적으로 저장이 되고 그리고 출력 유닛(24)에 의하여 연속적으로 출력된다. M 번째 메모리(210-M)의 시험 결과가 0이고, 그러므로 시험 결과에 따라 M번째 메모리(210-M)가 오류가 있는 것으로 결정되고 그리고 데이터는 정상적으로 저장될 수 없다. 데이터가 정상적으로 저장될 수 없는 오류인 M번째 메모리는 단지 실시 예로 취해진 것이다. 또한 하나의 메모리보다 많이 존재할 수 있고, 이것이 메모리 시험 디바이스(120-1 내지 120-N)에 의하여 시험될 수 있고 그리고 정상적으로 데이터를 저장하는 것을 실패할 수 있는 것으로 이해되어야 한다. 상세한 설명은 간결성과 명확성을 위하여 본 명세서에서 생략된다.
위의 표 1은 단지 시험 결과를 저장하는 시험 결과 저장 유닛(223)의 예시적인 기술에 지나지 않는 것으로 이해되어야 한다. 이 분야에서 통상의 지식을 가진 자는 큰 수의 메모리가 시험될 필요가 있는 경우 시험 결과 저장 유닛(223)은 행렬 형태로 데이터를 저장할 수 있다는 것을 이해하여야 한다. 예를 들어, 1024 비트의 시험 결과를 저장하는 경우, 시험 결과 저장 유닛(2230은 미리 결정된 위치에 32×32 행렬에 시험 결과를 저장할 수 있고, 이것은 라인 형태로 1024 비트를 저장하는 것에 비하여 효과적이고 그리고 실행을 위하여 훨씬 편리하다.
도 3은 본 발명의 실시 형태에 따른 다수 개의 메모리 위에 제어 장치에 의하여 실행된 읽기 동작 및 쓰기 동작의 타이밍 다이어그램을 도시한 것이다. 하나의 실시 형태에서, 예를 들어 다수 개의 단일-포트(single-port) 메모리를 예로 든다. 도 3에서 본 발명의 하나의 실시 형태에 따라 다수 개의 메모리 위에 읽기 동작(read operation) 및 쓰기 동작(write operation)이 도 2와 함께 기술된다.
제어 장치(110)의 시험 데이터 생성 유닛(221) 및 시험 어드레스 생성 유닛(222)은 미리 결정된 알고리즘(예를 들어 미리 결정된 알고리즘은 March C+가 될 수 있다)에 따라 클록 신호(CLK)의 제어에 의하여 각각 시험 데이터 및 시험 어드레스를 생성한다. 도 3에 도시된 것처럼, 제어 장치(110)는 칩 선택 인에이블 신호(CEN) 및 쓰기 인에이블 신호(WEN)를 각각의 메모리 시험 디바이스(120-1 내지 120-N)에 대응되는 메모리(210-1 내지 210-N)에 전송한다. CLK 신호의 제1 상승 에지(rising edge)가 시간 T1에서 다가오는(생기는) 경우, 칩 선택 인에이블 신호(CEN) 및 쓰기 인에이블 신호(WEN)의 양쪽은 논리 하이로부터 논리 로우로 떨어지고, 그리고 제어 장치(110)는 시험 어드레스 및 시험 데이터를 제공하고, 시험 데이터는 각각의 메모리(210-1 내지 210-N) 내의 저장 유닛에 시험 어드레스와 함께 기록된다.
CLK 신호의 제2 상승 에지가 시간 T2에서 다가오는 경우, 칩 선택 가능 신호(CEN) 및 기록 인에이블 신호(WEN)는 논리 로우로부터 논리 하이로 상승한다. 메모리(210-1 내지 210-N)에 대한 읽기 동작 및 쓰기 동작이 종료된다.
CLK 신호의 제3 상승 에지가 시간 T3에서 다가오는 경우, 칩 선택 가능 신호(CEN)는 논리 하이로부터 논리 로우로 떨어지는 한편, 쓰기 인에이블 신호(WEN)는 논리 하이 상태를 유지하고, 제어 장치(110)는 읽기 동작 어드레스를 제공한다.
CLK 신호의 제4 상승 에지가 시간 T4에서 다가오는 경우, 메모리 시험 디바이스(120-1 내지 120-N)의 각각은 대응되는 메모리의 시험 어드레스를 가진 저장 유닛에 액세스하여 저장 유닛에 저장된 시험 데이터를 얻는다.
이 분야에서 통상의 지식을 가진 자는 제어 장치(110)가 CLK 신호의 제2 상승 에지에서 읽기 동작 어드레스를 제공할 수 있는 것으로 이해하여야 한다. 그리고 메모리 시험 디바이스의 각각은 읽기 동작 어드레스에 따라 대응되는 메모리에서 시험 어드레스를 가진 저장 유닛에 액세스하고, 즉 데이터는 연속적인 타이밍에서 메모리로부터 읽혀지거나 또는 메모리 내에 기록된다. 그러므로 시험 시간이 절약된다.
도 3은 예시적인 실시 예가 된다. 이 분야에서 통상의 지식을 가진 자는 디지털 회로에서 CLK 신호가 디지털 회로의 타이밍 제어를 실행하기 위하여 사용될 수 있고, 이로 인하여 데이터 및 어드레스가 메모리로부터 읽혀지거나 또는 메모리 내에 기록될 수 있는 것으로 이해하여야 한다.
도 4는 본 발명의 실시 형태에 따른 메모리를 시험하기 위한 시스템에 의하여 실행되는 작동의 순서도를 나타낸 것이다. 본 발명의 실시 형태에 따른 메모리를 시험하기 위한 방법은 도 1 및 도 2에 제시된 시스템에 의하여 실행될 수 있다. 그리고 도 4는 도 2와 관련하여 설명된다.
401에서, 제어 장치(110)는 시험 벡터를 생성한다. 하나의 실시 형태에서, 시험 벡터는 시험 어드레스 및 시험 데이터를 포함한다. 또한, 하나의 실시 예에서, 시험 벡터는 시험 어드레스, 시험 데이터, 읽기 명령(read command), 쓰기 명령(write command) 중 적어도 하나를 포함할 수 있다.
402에서, 제어 장치(110)는 시험 벡터에 따라 각각 다수 개의 대응되는 메모리(210-1 내지 210-N)를 시험할 수 있는 다수 개의 메모리 시험 디바이스(210-1 내지 210-N)로 시험 벡터를 전송한다.
403에서, 제어 장치(110)는 메모리 시험 디바이스(120-1 내지 120-N)로부터 다수 개의 시험 결과를 수신한다.
도 4에 도시된 것처럼, 제어 장치(110)에 의하여 생성된 시험 벡터는 메모리 시험 디바이스에 대응되는 메모리를 시험하기 위하여 사용된다. 이로 인하여, 공지의 기술과 같이 각각의 메모리를 위한 하나의 BIST 회로의 요구가 방지된다. 그러므로 메모리를 시험하기 위한 제어논리 회로가 최소화되고, 그리고 제어논리 회로를 제조하기 위한 칩의 다이 사이즈(die size)가 감소된다. 추가로 하드웨어 비용이 현저하게 감소될 수 있다.
도 5는 본 발명의 실시 형태에 따른 메모리를 시험하기 위한 시스템에 의하여 실행되는 작동의 순서도를 도시한 것이다. 도 5에서 제시된 방법은 도 1 및 도 2에서 제시된 시스템에 의하여 실행될 수 있다. 그리고 도 5는 도 2와 함께 기술된다.
501에서, 제어 장치(110)는 외부 시험 인에이블 신호(external test enable signal)를 수신한다. 502에서, 제어 장치(110)는 수신된 시험 인에이블 신호에 반응하고 그리고 미리 결정된 알고리즘에 기초하여 시험 벡터에서의 시험 데이터를 생성한다. 503에서, 제어 장치(110)는 수신된 시험 인에이블 신호에 반응하고 그리고 시험 벡터에서의 시험 어드레스를 생성한다. 504에서, 제어 장치(110)는 버스를 경유하여 메모리 시험 디바이스(120-1 내지 120-N)로 시험 데이터 및 시험 어드레스를 전송한다.
505에서, 메모리 시험 디바이스(120-1 내지 120-N)의 각각은 시험 데이터 및 시험 어드레스에 따라 대응되는 메모리를 시험하고, 그리고 대응되는 시험 결과를 생성한다. 506에서, 메모리 시험 디바이스(120-1 내지 120-N)는 제어 장치(110)로 다수 개의 시험 결과를 전송한다. 하나의 실시 형태에서, 실험 결과는 병렬로 제어 장치(110)에 전송된다. 507에서, 제어 장치(110)는 메모리 시험 디바이스(120-1 내지 120-N)로부터의 시험 결과를 저장하고 그리고 출력한다.
보다 구체적으로, 501에서, 시험 인에이블 신호는 제어 장치(110)가 메모리 시험 디바이스(120-1 내지 120-N)에 대응되는 메모리(210-1 내지 210-N)를 시험하도록 개시시키는 트리거 신호가 될 수 있다.
502에서, 제어 장치는 March C+ 알고리즘에 따라 시험 벡터를 생성한다. 생성된 시험 벡터에 따른 단일-포트 메모리에서 실행된 읽기 동작 및 쓰기 동작이 도 4에 제시되어 있고, 그리고 반복적인 설명은 간결성과 명확성을 위하여 생략이 된다. 추가로, 메모리 시험 디바이스(120-1 내지 120-N)에 대응되는 메모리(210-1 내지 210-N) 내에 시험 데이터를 기록하기 위하여 시험 데이터가 메모리의 용량 중 최대 용량에 따라 생성된다.
503에서, 메모리(210-1 내지 210-N)에서 읽기 동작 및 쓰기 동작을 실행하기 위하여, 시험 어드레스가 메모리(210-1 내지 210-N)의 어드레스 가운데 최대 어드레스에 따라 생성된다.
추가로, 제어 장치(110)가 동일한 클록 신호에 의하여 위의 단계 502 내지 503을 실행할 수 있고, 그리고 동일한 클록 신호에 의하여 개시가 되는(triggered) 경우 버스를 경유하여 메모리 시험 디바이스(120-1 내지 120-N)로 시험 데이터와 시험 어드레스를 전송할 수 있다.
505에서, 각각의 메모리 시험 디바이스는 시험 어드레스를 대응되는 메모리의 최대 어드레스와 비교하고, 그리고 시험 어드레스가 대응되는 메모리의 최대 어드레스 범위 내에 있는 경우, 수신된 시험 벡터 내에 포함된 시험 데이터를 대응되는 메모리 내에 있는 저장 유닛에 시험 어드레스와 함께 기록되고, 데이터 비교 유닛(212-2) 내부에 기록한다. 각각의 메모리 시험 디바이스는 읽기 명령에 따라 저장 유닛 내에 기록된 데이터를 읽고, 저장 유닛으로부터 데이터를 데이터 비교 유닛(212-1) 내에 기록된 시험 데이터와 비교하고 그리고 대응되는 시험 결과를 생성한다. 저장 유닛으로부터 읽혀진 데이터가 데이터 비교 유닛(212-1) 내에 기록된 시험 데이터와 동일하다면, 시험 결과는 제1 논리 상태로 설정이 된다. 또는, 시험 결과를 제2 논리 상태로 설정할 수 있다.
다른 한편으로, 시험 어드레스가 메모리의 최대 어드레스 범위를 초과한다면, 아무런 동작이 메모리에 대하여 실행되지 않는다. 구체적으로 쓰기 동작도 그리고 읽기 동작도 메모리에 대하여 실행되지 않는다.
507에서, 제어 장치(110)는 미리 결정된 위치에 수신된 시험 결과를 저장할 수 있다. 시험 결과가 제어 장치(110)에 의하여 출력되는 경우, 사용자는 출력 시험 결과에 따라 메모리 시험 디바이스(120-1 내지 120-N)에 의하여 시험된 메모리 가운데 어떤 메모리가 오류가 있는지 탐지할 수 있다. 추가로 제어 장치(110)는 시험 결과를 직렬(in serial)로 출력할 수 있다.
도 5에 도시된 것처럼, 제어 장치(110)에 의하여 생성된 시험 벡터는 메모리 시험 디바이스에 대응되는 메모리를 시험하기 위하여 사용된다. 이로 인하여 공지된 기술과 같은 각각의 메모리를 위한 하나의 BIST 회로의 요구가 회피가 된다. 그러므로 메모리 시험을 위하여 요구되는 제어논리 회로가 최소가 되고, 제어논리 회로를 생산하기 위한 칩의 다이 크기가 감소된다. 추가로 하드웨어 비용이 현저하게 감소될 수 있도록 한다.
추가로, 본 발명에 따른 메모리는 단일-포트 에스램(SRAM), 단일-포트 램(single port RAM), 듀얼-포트 에스램(single port SRAM), 듀얼-포트 램(single port RAM), 단일-포트 레지스터 파일 및 듀얼-포트 레지스터 파일과 같은 것이 될 수 있다. 이 분야에서 통상의 지식을 가진 자는 메모리 시험 디바이스의 각각은, 라인 래치(line latches), 컬럼 래치(column latches) 및 디코딩 회로와 같은 구체적인 하드웨어 회로에 의하여, 시험 어드레스에 따라 대응되는 메모리에서의 저장 유닛을 선택할 수 있다는 것을 이해할 수 있을 것이다. 본 발명에서 구체적인 하드웨어 회로에 의하여 메모리 시험 디바이스를 설계하는 방법에 대한 제한은 존재하지 않는다.
위에서 개시된 것 및 도면은 본 발명의 실시 형태를 나타낸 것인 한편, 다양한 추가 발명, 변형 발명 및 대체 발명이 첨부된 청구범위에서 규정된 것으로 본 발명의 원리의 기술적 사상 및 범위를 벗어나지 않고 만들어질 수 있는 것으로 이해될 것이다. 이 분야에서 통상의 지식을 가진 자는 본 발명이 형상, 구조, 배열, 비율, 소재, 소자 및 구성요소 많은 변형 그리고 본 발명의 실시에서 사용되는 이와 다른 것을 이용하여 사용될 것이다. 그러므로 본 명세서에서 개시된 실시 형태는 모든 관점에서 예시적이며 제한되지 않는 것으로 간주되어야 하고, 그리고 본 발명의 범위는 첨부된 청구범위 및 그들의 법적 등가물에 의하여 지시되고 위에서 제시된 개시에 제한되지 않는다.
100: 시스템 110: 제어 장치
221: 시험 데이터 생성 유닛 222: 시험 어드레스 생성 유닛
223: 시험 결과 저장 유닛 224: 출력 유닛

Claims (19)

  1. 다수 개의 메모리를 시험하기 위한 시스템에 있어서,
    각각이 메모리의 하나에 연결된 다수 개의 메모리 시험 디바이스; 및
    시험 벡터를 생성하고 그리고 상기 시험 벡터를 상기 메모리 디바이스로 전송하는 제어 장치를 포함하고,
    상기 메모리 시험 디바이스 각각은, 시험 벡터에 따라, 연결된 메모리를 시험하고, 그리고 시험 결과를 제어 장치로 전송하는 시스템.
  2. 청구항 1에 있어서,
    상기 시험 벡터는 시험 데이터 및 시험 어드레스를 포함하고, 그리고 상기 시험 어드레스는 상기 메모리의 각각에 있는 저장 유닛에 대한 읽기 동작 어드레스와 쓰기 동작 어드레스를 포함하는 시스템.
  3. 청구항 1에 있어서,
    상기 제어 장치는 미리 결정된 알고리즘에 따라 상기 시험 데이터를 생성하고 그리고 상기 메모리 시험 디바이스에 각각 연결되는 상기 메모리에 기록되는 시험 데이터를 버스를 경유하여 상기 메모리 시험 디바이스에 전송하도록 형성된 시험 데이터 생성 유닛; 및
    상기 시험 어드레스를 생성하고 그리고 상기 시험 어드레스를 버스를 경유하여 상기 메모리 시험 디바이스에 전송하도록 형성된 시스템.
  4. 청구항 3에 있어서,
    상기 시험 데이터 생성 유닛은 상기 메모리 시험 디바이스에 각각 연결된 상기 메모리의 다수 개의 용량 가운데 최대 용량에 따라 상기 시험 데이터를 생성하는 것을 특징으로 하는 시스템.
  5. 청구항 3에 있어서,
    상기 시험 어드레스 생성 유닛은 상기 메모리 시험 디바이스에 각각 연결된 상기 메모리의 다수 개의 어드레스 가운데 최대 어드레스에 따라 상기 시험 어드레스를 생성하는 것을 특징으로 하는 시스템.
  6. 청구항 2에 있어서,
    상기 시험 벡터는 읽기 명령과 쓰기 명령 중 적어도 하나를 포함하는 시스템.
  7. 청구항 8에 있어서,
    상기 메모리 시험 디바이스의 각각은 어드레스 비교 유닛과 데이터 비교 유닛을 포함하고,
    상기 어드레스 비교 유닛은 상기 제어 장치로부터 상기 시험 어드레스를 상기 메모리 시험 디바이스의 각각에 대응되는 메모리의 최대 어드레스와 비교하고, 그리고 상기 쓰기 명령에 따라 상기 시험 벡터에 있는 상기 시험 데이터를 상기 데이터 비교 유닛에 기록하고, 상기 메모리 내에 있는 저장 유닛에 상기 시험 어드레스와 함께 기록하고; 그리고
    상기 데이터 비교 유닛은 상기 읽기 명령에 따라 상기 저장 유닛에 기록된 상기 시험 데이터를 읽고 그리고 상기 저장 유닛으로부터 읽혀진 데이터를 상기 데이터 비교 유닛 내에 기록된 상기 시험 데이터와 비교하고, 그리고 시험 결과를 생성하는 것을 특징으로 하는 시스템.
  8. 청구항 7에 있어서,
    상기 어드레스 비교 유닛은 버스의 어드레스 버스를 경유하여 상기 시험 어드레스 생성 유닛에 연결되고, 그리고 상기 데이터 비교 유닛은 상기 버스의 데이터 버스를 경유하여 상기 시험 데이터 생성 유닛에 연결되는 것을 특징으로 하는 시스템.
  9. 청구항 7에 있어서,
    만약 상기 저장 유닛으로부터 읽혀진 상기 데이터가 상기 데이터 비교 유닛에 기록된 상기 시험 데이터와 동일하다면, 상기 데이터 비교 유닛은 상기 시험 결과를 제1 논리 상태로 설정하고, 그리고 만약 상기 저장 유닛으로부터 읽혀진 데이터가 상기 데이터 비교 유닛에 기록된 상기 시험 데이터와 동일하지 않다면 상기 데이터 비교 유닛은 상기 시험 결과를 제2 논리 상태로 설정하는 것을 특징으로 하는 시스템.
  10. 청구항 1에 있어서,
    상기 제어 장치는 추가로 상기 메모리 시험 디바이스로부터 각각 시험 결과를 저장하도록 형성된 시험 결과 저장 유닛; 및
    상기 시험 결과 저장 유닛에 연결되고, 상기 메모리 시험 디바이스의 각각에 대응되는 메모리가 상기 시험 결과에 기초하여 오류인지 여부를 결정하는 상기 시험 결과를 출력하도록 형성된 출력 유닛을 더 포함하는 시스템.
  11. 청구항 10에 있어서,
    상기 시험 결과 저장 유닛의 저장 용량은 상기 메모리 시험 디바이스의 수에 따라 결정되고, 그리고 상기 메모리 시험 디바이스는 상기 시험 결과 저장 유닛에 각각 상기 시험 결과에 대응되는 저장 위치로 상기 저장 결과를 버스를 경유하여 병렬로 전송하는 것을 특징으로 하는 시스템.
  12. 다수 개의 메모리를 시험하는 방법에 있어서,
    시험 벡터를 생성시키는 단계;
    다수 개의 메모리 시험 디바이스에 상기 시험 벡터를 전송하는 단계, 여기에서 상기 메모리 시험 디바이스 각각이 상기 메모리의 하나에 결합되고 그리고 상기 시험 벡터에 따라 결합된 메모리를 시험하고; 및
    상기 메모리 시험 디바이스로부터 다수 개의 시험 결과를 수신하는 단계를 포함하는 방법.
  13. 청구항 12에 있어서,
    상기 시험 벡터는 시험 데이터 및 시험 어드레스를 포함하고, 그리고 상기 시험 어드레스는 상기 메모리의 각각에 있는 저장 유닛에 대한 읽기 동작 어드레스 및 쓰기 동작 어드레스를 포함하는 방법.
  14. 청구항 13에 있어서,
    상기 시험 벡터를 생성하는 단계는,
    미리 결정된 알고리즘에 따라 상기 시험 데이터를 생성하는 단계, 여기에서 상기 시험 데이터는 상기 메모리 시험 디바이스 각각에 결합된 상기 메모리 내에 기록되며;
    상기 시험 어드레스를 생성하는 단계; 및
    상기 시험 데이터 및 상기 시험 어드레스를 버스를 경유하여 상기 메모리 시험 디바이스로 전송하는 단계를 포함하는 방법.
  15. 청구항 14에 있어서,
    상기 미리 결정된 알고리즘에 따라 상기 시험 데이터를 생성하는 단계는 상기 메모리 시험 디바이스 각각에 결합된 상기 메모리의 다수 개의 용량 가운데 최대 용량에 따라 상기 시험 데이터를 생성하는 단계를 더 포함하는 방법.
  16. 청구항 14에 있어서,
    상기 시험 어드레스를 생성하는 단계는 상기 메모리 시험 디바이스 각각에 연결된 상기 메모리의 다수 개의 어드레스 가운데 최대 어드레스에 따라 상기 시험 어드레스를 생성하는 단계를 더 포함하는 방법.
  17. 청구항 12에 있어서,
    상기 메모리 시험 디바이스는 아래의 단계를 실행하는 것에 의하여 상기 시험 벡터에 따라 상기 다수 개의 메모리를 시험하는 방법:
    상기 시험 어드레스를 각각의 메모리 시험 디바이스에 있는 어드레스 비교 유닛에 의하여 각각의 메모리 시험 디바이스에 대응되는 메모리의 최대 어드레스와 비교하는 단계;
    상기 시험 어드레스가 상기 메모리의 최대 어드레스 범위 내에 있는 경우, 상기 시험 벡터에 있는 상기 시험 데이터를 상기 각각의 메모리 시험 디바이스에 있는 데이터 비교 유닛에 기록하고, 저장 유닛에 상기 시험 어드레스와 함께 기록하는 단계;
    상기 시험 벡터 내에 있는 읽기 명령에 따라 상기 저장 유닛 내에 기록된 상기 시험 데이터를 읽는 단계;
    상기 저장 유닛으로부터 읽혀진 데이터를 상기 데이터 비교 유닛에 의하여 상기 데이터 비교 유닛 내에 기록된 상기 시험 데이터와 비교하는 단계; 및
    상기 데이터 비교 유닛 내에 기록된 상기 시험 데이터를 가진 저장 유닛으로부터 읽혀진 상기 데이터 비교에 따라 시험 결과를 생성시키는 단계를 포함하는 방법.
  18. 청구항 17에 있어서,
    상기 데이터 비교 유닛에 기록된 상기 시험 데이터를 가진 상기 저장 유닛으로부터 상기 데이터의 비교에 따라 상기 시험 결과를 생성하는 단계는
    만약 상기 저장 유닛으로부터 읽혀진 상기 데이터가 상기 데이터 비교 유닛 내에 기록된 상기 시험 데이터와 동일하다면, 상기 시험 결과를 제1 논리 상태로 설정하고; 그리고
    만약 상기 저장 유닛으로부터 읽혀진 상기 데이터가 상기 데이터 비교 유닛 내에 기록된 상기 시험 데이터와 동일하지 않다면, 상기 시험 결과를 제2 논리 상태로 설정하는 단계를 포함하는 방법.
  19. 청구항 12에 있어서,
    상기 제어 장치의 다수 개의 미리 결정된 위치에 상기 시험 결과를 저장하는 단계를 더 포함하는 방법.
KR1020120119552A 2011-10-27 2012-10-26 메모리를 시험하기 위한 시스템 및 방법 KR20130046375A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201110332054.4 2011-10-27
CN2011103320544A CN103093829A (zh) 2011-10-27 2011-10-27 存储器测试系统及存储器测试方法
US13/632,680 2012-10-01
US13/632,680 US20130111283A1 (en) 2011-10-27 2012-10-01 Systems and Methods for Testing Memories

Publications (1)

Publication Number Publication Date
KR20130046375A true KR20130046375A (ko) 2013-05-07

Family

ID=48173717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120119552A KR20130046375A (ko) 2011-10-27 2012-10-26 메모리를 시험하기 위한 시스템 및 방법

Country Status (5)

Country Link
US (1) US20130111283A1 (ko)
JP (1) JP2013097861A (ko)
KR (1) KR20130046375A (ko)
CN (1) CN103093829A (ko)
TW (1) TW201317995A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102511104B1 (ko) * 2022-06-13 2023-03-15 삼성전자주식회사 메모리 테스트 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103617810A (zh) * 2013-11-26 2014-03-05 中国科学院嘉兴微电子与系统工程中心 嵌入式存储器的测试结构及方法
CN103744009B (zh) * 2013-12-17 2016-12-07 记忆科技(深圳)有限公司 一种串行传输芯片测试方法、系统及集成芯片
CN103927241B (zh) * 2014-04-18 2017-02-15 卡斯柯信号有限公司 一种软硬件结合的内存避错方法及其装置
US9934117B2 (en) * 2015-03-24 2018-04-03 Honeywell International Inc. Apparatus and method for fault detection to ensure device independence on a bus
CN105203908B (zh) * 2015-10-12 2017-12-12 中国人民解放军国防科学技术大学 基于bist的3d sram中tsv开路测试方法
KR102581480B1 (ko) 2016-07-27 2023-09-21 삼성전자주식회사 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법
CN106683705A (zh) * 2016-11-11 2017-05-17 北京京存技术有限公司 一种eMMC测试方法和测试系统
CN108665937B (zh) * 2017-03-31 2021-02-09 深圳市中兴微电子技术有限公司 一种存储部件测试方法和装置
CN109145338B (zh) * 2017-06-28 2023-04-18 深圳市中兴微电子技术有限公司 一种修复电压降的方法及装置
CN108665938B (zh) * 2018-04-28 2020-11-24 百富计算机技术（深圳）有限公司 写测试方法、读测试方法、读写测试方法及终端设备
CN108627195A (zh) * 2018-08-17 2018-10-09 深圳市金邦科技发展有限公司 一种对记忆体模组进行检测的智能检测方法及智能检测系统
CN109346119B (zh) * 2018-08-30 2021-07-23 武汉精鸿电子技术有限公司 一种半导体存储器老化测试核心板
US10976361B2 (en) 2018-12-20 2021-04-13 Advantest Corporation Automated test equipment (ATE) support framework for solid state device (SSD) odd sector sizes and protection modes
CN111383704B (zh) * 2018-12-29 2022-07-26 深圳市海思半导体有限公司 一种存储器内建自测试电路和对存储器的测试方法
US11137910B2 (en) * 2019-03-04 2021-10-05 Advantest Corporation Fast address to sector number/offset translation to support odd sector size testing
TWI714169B (zh) * 2019-07-17 2020-12-21 美商第一檢測有限公司 記憶體測試方法
CN112309490A (zh) * 2019-07-26 2021-02-02 第一检测有限公司 内存测试方法
CN110956998B (zh) * 2019-12-02 2022-01-04 江苏芯盛智能科技有限公司 一种存储器测试装置与系统
CN114460447B (zh) * 2021-01-19 2023-03-28 沐曦集成电路(上海)有限公司 锁存器的自测试电路及其自测试方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770240B2 (ja) * 1990-12-27 1995-07-31 株式会社東芝 半導体集積回路
JP3819056B2 (ja) * 1994-09-01 2006-09-06 テラダイン・インコーポレーテッド ベクトル・モジュール・テーブルを用いる自動テスト装置のためのメモリ・アーキテクチャ
US5535164A (en) * 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
US5682472A (en) * 1995-03-17 1997-10-28 Aehr Test Systems Method and system for testing memory programming devices
JPH1040700A (ja) * 1996-03-19 1998-02-13 Internatl Business Mach Corp <Ibm> 組み込み型自己テスト機能付き半導体チップ
KR100222046B1 (ko) * 1996-12-20 1999-10-01 윤종용 자기 테스트회로를 가진 반도체 메모리장치
US6499121B1 (en) * 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
JP2000331499A (ja) * 1999-05-17 2000-11-30 Nec Eng Ltd メモリテスト回路および半導体集積回路
JP2001014900A (ja) * 1999-06-29 2001-01-19 Fujitsu Ltd 半導体装置及び記録媒体
JP2001155497A (ja) * 1999-11-29 2001-06-08 Hitachi Ltd Ｌｓｉテストパターンプログラム自動生成方法およびその装置並びにｌｓｉテスト方法
US7802155B2 (en) * 2000-01-06 2010-09-21 Super Talent Electronics, Inc. Non-volatile memory device manufacturing process testing systems and methods thereof
US6748562B1 (en) * 2000-10-31 2004-06-08 Agilent Technologies, Inc. Memory tester omits programming of addresses in detected bad columns
JP2003346500A (ja) * 2002-05-29 2003-12-05 Hitachi Ltd 半導体集積回路及びそのテスト方法
JP4334285B2 (ja) * 2003-06-19 2009-09-30 株式会社アドバンテスト 半導体試験装置及びその制御方法
JP2005011464A (ja) * 2003-06-20 2005-01-13 Toshiba Corp 半導体記憶装置、テストシステム及びテスト方法
US7290186B1 (en) * 2003-09-16 2007-10-30 Virage Logic Corporation Method and apparatus for a command based bist for testing memories
JP4044075B2 (ja) * 2004-06-14 2008-02-06 株式会社東芝 半導体集積回路の試験回路及び試験方法
US7802157B2 (en) * 2006-06-22 2010-09-21 Micron Technology, Inc. Test mode for multi-chip integrated circuit packages
US8607111B2 (en) * 2006-08-30 2013-12-10 Micron Technology, Inc. Sub-instruction repeats for algorithmic pattern generators
WO2008056609A1 (fr) * 2006-11-10 2008-05-15 Nec Corporation Circuit de test en parallèle et procédé et dispositif semi-conducteur
WO2008099861A1 (ja) * 2007-02-16 2008-08-21 Advantest Corporation 試験装置および試験方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102511104B1 (ko) * 2022-06-13 2023-03-15 삼성전자주식회사 메모리 테스트 장치

Also Published As

Publication number Publication date
US20130111283A1 (en) 2013-05-02
TW201317995A (zh) 2013-05-01
JP2013097861A (ja) 2013-05-20
CN103093829A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
KR20130046375A (ko) 메모리를 시험하기 위한 시스템 및 방법
CN110800056B (zh) 用于使用共享地址路径在存取存储器排组的同时刷新另一存储器排组的系统和方法
US10186309B2 (en) Methods of operating semiconductor memory devices and semiconductor memory devices
US9905288B2 (en) Semiconductor memory devices and methods of operating the same
US9384861B2 (en) Data loading circuit and semiconductor memory device comprising same
CN112912956B (zh) 存储器装置中的写入训练
US11132142B2 (en) Systems and methods for writing zeros to a memory array
US10908990B2 (en) Shared address counters for multiple modes of operation in a memory device
US7971117B2 (en) Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips
US9959935B2 (en) Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
US8902673B2 (en) Method of testing a semiconductor memory device
CN109584944B (zh) 支持多输入移位寄存器功能的输入输出电路及存储器件
US8625363B2 (en) Semiconductor memory device
US9626128B2 (en) Semiconductor memory device
US11494319B1 (en) Apparatuses, systems, and methods for input/output mappings
EP3477647A1 (en) Efficient testing of a magnetic memory circuit
US9013931B2 (en) Semiconductor memory device and method for testing the same
KR102589109B1 (ko) 메모리 디바이스에서 백그라운드 데이터 패턴을 기록하는 장치 및 방법
US9158715B1 (en) Multi-input memory command prioritization
EP2587489A1 (en) Systems and methods for testing memories
KR20180127755A (ko) 데이터 정렬 회로 및 이를 포함하는 반도체 장치
US10311965B2 (en) Semiconductor circuit
KR20170116918A (ko) 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치
JP2013505520A (ja) メモリ装置の構成可能メモリバンク
US9508453B2 (en) Semiconductor memory device and test method of the same

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E601 Decision to refuse application