JP2001155497A - Ｌｓｉテストパターンプログラム自動生成方法およびその装置並びにｌｓｉテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】ＤＲＡＭやＳＲＡＭやＦＬＡＳＨなどの半導体
メモリにおいて、容量やＩ／Ｏ数などが変更されたとき
容易にテストパターンプログラムを自動生成できるよう
にしたＬＳＩテストパターンプログラム自動生成方法お
よびその装置並びにＬＳＩテスト方法を提供することに
ある。 【解決手段】本発明は、半導体メモリに必要とする少な
くとも書き込み信号およびテストパターンを発生させる
ための２次元の走査方向を記述した複数のテスト条件を
データベースとして用意しておく過程と、該用意された
前記複数のテスト条件の一覧を表示して複数のステップ
についてテスト条件を選択する過程と、テストパターン
を発生するための２次元の走査領域を設定する過程と、
前記選択された複数のステップについてのテスト条件と
前記設定された２次元の走査領域とに基いて半導体メモ
リに対するテストパターンプログラムを生成する過程と
を有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩなどの半導
体装置に対する電気機能検査装置（テスタ）に用いられ
るＬＳＩテストパターンプログラム自動生成方法および
その装置並びにＬＳＩテスト方法に関する。

【０００２】

【従来の技術】ＬＳＩテストパターンプログラム自動生
成に関する従来技術としては、特開平１１−８３９５９
号公報において知られている。この従来技術には、回路
情報中の任意の故障を検出するテストパターンを生成す
るテストパターン生成部と、テストパターン生成部によ
って生成されたテストパターンに影響を受ける回路情報
を削除するための回路情報削除部と、回路情報削除部に
よって削除される前の回路情報と削除された後の回路情
報とに対してテストパターン生成部が生成したテストパ
ターンをマージするためのテストパターンマージ部とを
備えたテストパターン発生装置が記載されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来技術には、ＤＲＡＭやＳＲＡＭなどの半導体メモリに
おいて、容量やＩ／Ｏ数などが変更されたときのテスト
パターンプログラムの生成の仕方については、考慮され
ていなかった。

【０００４】本発明の目的は、上記課題を解決すべく、
ＤＲＡＭやＳＲＡＭやＦＬＡＳＨなどの半導体メモリに
おいて、容量やＩ／Ｏ数などが変更されたとき容易にテ
ストパターンプログラムを自動生成できるようにしたＬ
ＳＩテストパターンプログラム自動生成方法およびその
装置並びにＬＳＩテスト方法を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、特定される種類の半導体メモリに必要と
する少なくともテストパターンおよび該テストパターン
を発生させるための１次元若しくは２次元の走査方向を
記述した複数のテスト条件をデータベースとして用意し
ておく用意過程と、該用意過程で用意された前記複数の
テスト条件の一覧を表示し、試験対象の特定される種類
の半導体メモリに適するテスト条件を複数のステップに
ついて選択するテスト条件選択過程と、前記試験対象の
特定される種類の半導体メモリに適するテストパターン
を発生するための１次元若しくは２次元の走査領域を設
定する走査領域設定過程と、前記テスト条件選択過程で
選択された複数のステップについてのテスト条件と前記
走査領域設定過程で設定された１次元若しくは２次元の
走査領域とに基いて前記試験対象の特定される種類の半
導体メモリに対するテストパターンプログラムを生成す
るプログラム生成過程とを有することを特徴とするＬＳ
Ｉテストパターンプログラム自動生成方法である。

【０００６】また、本発明は、前記ＬＳＩテストパター
ンプログラム自動生成方法におけるプログラム生成過程
の前に、パターンオプションを設定するオプション設定
過程を有することを特徴とする。また、本発明は、前記
ＬＳＩテストパターンプログラム自動生成方法における
走査領域設定過程において、前記試験対象の特定される
種類の半導体メモリのＣＡＤ情報を画面上に表示し、こ
の画面上において前記１次元若しくは２次元の走査領域
を設定することを特徴とする。また、本発明は、前記Ｌ
ＳＩテストパターンプログラム自動生成方法における走
査領域設定過程において、前記試験対象の特定される種
類の半導体メモリの容量を選択する容量選択過程を有
し、この選択された容量に基いて前記ＣＡＤ情報の表示
を制御することを特徴とする。また、本発明は、前記Ｌ
ＳＩテストパターンプログラム自動生成方法における用
意過程において、複数の種類の半導体メモリについての
前記テスト条件をデータベースとして用意しておき、前
記プログラム生成過程において、複数の種類の半導体メ
モリに対してテストパターンプログラムを生成すること
を特徴とする。

【０００７】また、本発明は、前記ＬＳＩテストパター
ンプログラム自動生成方法において、更に、前記プログ
ラム生成過程で生成されたテストパターンプログラムに
基いてステップ毎に得られる信号列を前記試験対象の特
定される種類の半導体メモリに書き込み、前記ステップ
毎にその試験結果を読み出す試験過程と、該試験過程で
得られるステップ毎の試験結果について判定基準と比較
してパス／フェイル信号列を得、これをアドレス変換し
てステップ毎のフェイルビットマップを作成して記憶さ
せるフェイルビットマップ作成過程とを有することを特
徴とするＬＳＩテスト方法である。

【０００８】また、本発明は、特定される種類の半導体
メモリに必要とする少なくともテストパターンおよび該
テストパターンを発生させるための１次元若しくは２次
元の走査方向を記述した複数のテスト条件をデータベー
スとして格納する記憶装置と、該記憶装置に格納された
前記複数のテスト条件の一覧を表示し、試験対象の特定
される種類の半導体メモリに適するテスト条件を複数の
ステップについて選択するテスト条件選択部（手段）
と、前記試験対象の特定される種類の半導体メモリに適
するテストパターンを発生するための１次元若しくは２
次元の走査領域を設定する走査領域設定部（手段）と、
前記テスト条件選択部で選択された複数のステップにつ
いてのテスト条件と前記走査領域設定部で設定された１
次元若しくは２次元の走査領域とに基いて前記試験対象
の特定される種類の半導体メモリに対するテストパター
ンプログラムを生成するプログラム生成部（手段）とを
備えたことを特徴とするＬＳＩテストパターンプログラ
ム自動生成装置である。

【０００９】

【発明の実施の形態】本発明に係るＬＳＩテストパター
ンプログラム自動生成装置およびその方法の実施の形態
について図面を用いて説明する。まず、本発明に係るＬ
ＳＩテストパターンプログラム自動生成装置の概略構成
を図1を用いて説明する。即ち、 ＬＳＩテストパターン
プログラム自動生成装置は、半導体メモリの例えばＤＲ
ＡＭやＳＲＡＭやＦＬＡＳＨ等の種類およびその容量等
に適するように、選択（設定）された矩形若しくは凹凸
を持った複雑な形状（１次元の場合でもよい。）を有す
る領域内を各種走査方式で走査させて各種テストパター
ンを生成するＥＷＳ（エンジニアリングワークステーシ
ョン）１と、基本的に、半導体メモリの種類毎に、必要
とする各種テストパターンを発生させるためのテスト条
件（書き込み走査条件も含む）一覧などをデータベース
として格納した記憶装置２と、例えばＤＲＡＭやＳＲＡ
ＭやＦＬＡＳＨ等の種類およびその容量が異なる様々な
形態を有する半導体メモリであるＤＵＴ（Ｄｅｖｉｃｅ
Ｕｎｄｅｒ Ｔｅｓｔ）３と、上記ＥＷＳ１で生成さ
れた各種テストパターンをＤＵＴ３に書き込み、ＤＵＴ
３からテスト結果（“１”なる信号列もしくは“０”な
る信号列）を読み出すテスタ４と、各種テスト条件など
を選択して入力する入力装置５と、上記試験対象である
ＤＵＴ３のＣＡＤ情報（設計情報）や選択するためのテ
ストパターン走査領域や各種テストパターンに関する情
報等を出力して表示する表示装置などの出力装置６とを
ネットワーク7で接続して構成される。なお、上記記憶
装置２には、予め、半導体メモリの種類毎に、ＣＡＤ情
報などを用いて必要とする各種テストパターンを発生す
るためのテスト条件が選ばれて、図３に示すような半導
体メモリの種類毎のテスト条件一覧表がデータベースと
して格納されている。従って、テスト条件を選択する範
囲を狭めることができる。

【００１０】また、上記記憶装置２には、テスタ４で試
験しようとするＤＵＴ３についての情報（種類や容量や
Ｉ／Ｏ数等）が、試験しようとするＤＵＴ３から直接読
み取られる製品番号やロット番号を元に解読されて格納
される。また、記憶装置２には、様々な形態の半導体メ
モリに関するＣＡＤ情報が、例えばＣＡＤシステムから
ネットワーク７を介して入力されて格納されている。従
って、ＥＷＳ１またはテスタ４は、試験しようとするＤ
ＵＴに関する情報を元に、そのＣＡＤ情報（設計情報）
を記憶装置２から検索して取得することができる。ま
た、半導体メモリの種類、その容量およびＩ／Ｏ数等に
適するように、選択（設定）された矩形若しくは領域内
を各種走査方式で走査させて各種テストパターンを生成
するのを、ＥＷＳ１ではなく、テスタ４内のＣＰＵ若し
くは回路で実行してもよい。それは、テスタ４が、ネッ
トワーク７を介して記憶装置２、入力装置５、および出
力装置である表示装置６に接続されているからである。

【００１１】次に、本発明に係る各種テストパターンに
ついて図２および図3を用いて説明する。図２には、Ｄ
ＲＡＭやＳＲＡＭの場合における各種書き込みテストパ
ターンを示す。図２（ａ）に示す各種書き込みテストパ
ターンは、選択（設定）された領域内において、“１”
なる信号を＋Ｘ方向（正Ｘ方向）に走査を繰返し（Ｘ＋
＋）、しかも＋Ｙ方向（正Ｙ方向）にステップを繰返す
（／Ｙ＋＋）ものである。図２（ｂ）に示すテストパタ
ーンは、選択（設定）された領域内において、“０”な
る信号を＋Ｘ方向に走査を繰返し（Ｘ＋＋）、しかも＋
Ｙ方向にステップを繰返す（／Ｙ＋＋）ものである。図
２（ｃ）に示すテストパターンは、選択（設定）された
領域内において“１”なる信号を＋Ｙ方向（正Ｙ方向）
に走査を繰返し（Ｙ＋＋）、しかも−Ｘ方向（負Ｘ方
向）にステップを繰返す（／Ｘ−−）ものである。図２
（ｄ）に示すテストパターンは、選択（設定）された領
域内において、“０”なる信号を＋Ｙ方向に走査を繰返
し（Ｙ＋＋）、しかも−Ｘ方向にステップを繰返す（／
Ｘ−−）ものである。図２（ｅ）に示すテストパターン
は、選択（設定）された領域内において、“１”なる信
号を−Ｘ方向に走査を繰返し（Ｘ−−）、しかも＋Ｙ方
向にステップを繰返す（／Ｙ＋＋）ものである。この
外、テストパターンとしては、選択（設定）された領域
内において、“０”なる信号を−Ｘ方向に走査を繰返し
（Ｘ−−）、しかも＋Ｙ方向にステップを繰返す（／Ｙ
＋＋）もの、また“１”なる信号を−Ｙ方向に走査を繰
返し、しかも−Ｘ方向にステップを繰返すもの、また
“０”なる信号を−Ｙ方向に走査を繰返し、しかも−Ｘ
方向にステップを繰返すもの、また“１”なる信号を−
Ｙ方向に走査を繰返し、しかも＋Ｘ方向にステップを繰
返すもの、また“０”なる信号を−Ｙ方向に走査を繰返
し、しかも＋Ｘ方向にステップを繰返すもの、また１行
おきに走査するもの、１ピットおきに走査するもの等が
考えられる。

【００１２】図３には、記憶装置２に記憶された基本的
に半導体メモリの種類（品種）毎のテストパターンを発
生させるための走査型（走査方式）を含むテスト条件デ
ータベースを示す。即ち、テスト条件データベースとし
ては、パターン名と、その時の書き込み信号／読み出し
信号と走査方向とから構成されている。パターン（ＰＴ
Ｎ）０１は、“１”を書き込み、“１”を読み出し、走
査型としてＸの＋方向に走査を繰返し（Ｘ＋＋）、しか
もＹの＋方向にステップを繰り返す（／Ｙ＋＋）もので
ある。パターン（ＰＴＮ）０２は、“０”を書き込み、
“０”を読み出し、走査型としてＸの＋方向に走査を繰
返し（Ｘ＋＋）、しかもＹの＋方向にステップを繰り返
す（／Ｙ＋＋）ものである。パターン（ＰＴＮ）０３
は、“０”を書き込み、“１”を読み出し、走査型とし
てＸの＋方向に走査を繰返し（Ｘ＋＋）、しかもＹの＋
方向にステップを繰り返す（／Ｙ＋＋）ものである。

【００１３】次に、ＥＷＳ１若しくはテスタ４における
ＬＳＩテストパターンプログラムの自動生成の第１の実
施例について図4を用いて説明する。まず、ＥＷＳ１若
しくはテスタ４に対してテストパターン選択の指令を入
力装置５等を用いて与えると、ＥＷＳ１若しくはテスタ
４は、ステップＳ４１において、試験しようとする半導
体メモリの製品番号を元にその情報（特に種類等）が抽
出され、その種類の情報をキーとして、その半導体メモ
リの種類における容量やＩ／Ｏ数等に関するＣＡＤ情報
（メモリの形状情報やメモリセルの配列情報）を表示装
置６の画面上に表示させて取得することができる。この
際、当然、試験しようとする半導体メモリに関する種類
や容量やＩ／Ｏ数等の情報も表示装置６の画面に表示す
ることができる。

【００１４】従って、ステップＳ４１において、ＥＷＳ
１若しくはテスタ４が、記憶装置２に記憶された試験対
象のある種類（品種）の半導体メモリに関するテスト条
件データベースを読み出して、図3に示すテスト条件一
覧表を表示装置６に表示させることによって、プログラ
ム作成者は、試験しようとするある種類の半導体メモリ
における容量やＩ／Ｏ数など関する設計ＣＡＤ情報を元
に、上記テスト条件一覧表の中から上記試験しようとす
る半導体メモリの容量やＩ／Ｏ数などに適する一連のス
テップ毎のテストパターン番号が、図5に示すように選
択されて内部のメモリまたは記憶装置２に一時記憶され
る。即ち、ステップ1においてはテストパターン０１が
選択され、ステップ２においてはテストパターン０３が
選択されて一時記憶されたことになる。なお、このパタ
ーン選択ステップＳ４１を実行する部分をテスト条件選
択部とする。

【００１５】次に、プログラム作成者は、ステップＳ４
２において、上記表示された設計情報を元に、テストパ
ターンオプションの設定をする必要があるかを判断す
る。この判断を、ＥＷＳ１若しくはテスタ４が自動的に
実行しても良い。このテストパターンオプションの設定
として、例えば、スタートアドレス（Ｘｓ，Ｙｓ）から
テストパターンを発生するのでなく、途中のアドレス、
即ちスタートアドレスから所望の回数インクリメント若
しくはデクリメントしたアドレスからテストパターンを
発生させたい場合があり、その場合におけるインクリメ
ント若しくはデクリメント回数の設定となる。また、テ
ストパターンオプションの設定として、テスタ４から読
み出されるステップ１〜Ｎの試験結果である図１１
（ａ）に示すフェイルビットマップから例えば論理和演
算を施すステップ番号を図７にレ点で示すように選択し
て設定する場合がある。通常は、テスタ４から読み出さ
れるステップ１〜Ｎの試験結果である図１１（ａ）に示
すフェイルビットマップから全ての例えば論理和演算を
施してトータルのフェイルビットマップを作成する。こ
のように、ステップＳ４２において、テストパターンオ
プションの設定が必要な場合には、ステップＳ４３にお
いてパターンオプションの設定が行われる。

【００１６】インクリメント若しくはデクリメント回数
を設定する場合、ＥＷＳ１若しくはテスタ４において、
試験しようとする半導体メモリの容量やＩ／Ｏ数ＣＡＤ
情報に基づく半導体メモリの形状やメモリセル等の配置
を表示装置６の画面に表示させ、図６に鎖線で示すよう
に、この表示された半導体メモリに対してマウス等の入
力装置５を用いて例えば最大の試験領域（実線で示
す。）を矩形形状（１次元も含む）等（設定が多少複雑
になるが矩形形状以外に凹凸を有する複雑な形状でも良
い）で設定する際、スタート点のアドレス（Ｘｓ，Ｙ
ｓ）と途中の点のアドレス（Ｘｉ，Ｙｉ）との間の距離
からインクリメント若しくはデクリメント回数を設定す
ることが可能となる。なお、インクリメント若しくはデ
クリメントの単位として、Ｘ，Ｙ方向に２ビット以上の
複数ビットとすることができる。２ビットの場合、１行
おき、若しくは１ビットおきとなる。また、例えば論理
和演算を施すステップ番号を設定する場合には、図７に
示すステップ番号に対応するテストパターン名を記述し
た一覧表を表示装置６に表示させ、目的とする不良解析
に適するように選択すること、即ちステップ（フロー）
の制御を行うことによって設定される。

【００１７】次に、ステップＳ４４について説明する。
このステップＳ４４を実行する部分を走査領域設定部と
する。即ち、ＥＷＳ１若しくはテスタ４は、試験しよう
とするある種類の半導体メモリにおける容量やＩ／Ｏ数
に関するＣＡＤ情報に基づく半導体メモリの形状やメモ
リセル等の配置を表示装置６の画面に表示させ、図６に
示すように、この表示された半導体メモリに対してマウ
ス等の入力装置５を用いて例えば最大の試験領域（Ｗ
ｘ，Ｗｙ）を矩形形状（１次元も含む）等で設定するこ
とによって、テストパターンの選択において図５に示す
ように選択されたときのステップ１におけるテストパタ
ーン０１のスタート点のＸアドレスおよびＹアドレス
（Ｘｓ，Ｙｓ）として表示装置６からＥＷＳ１若しくは
テスタ４に対して入力され（ステップＳ４４１、Ｓ４４
２）、内部メモリまたは記憶装置２に一時記憶される。
なお、最大の試験領域（Ｗｘ，Ｗｙ）は、ＤＲＡＭやＳ
ＲＡＭの場合、容量やＩ／Ｏ数によって大凡決まってく
る。従って、ＥＷＳ１若しくはテスタ４は、ＤＲＡＭや
ＳＲＡＭの場合、試験対象の容量等から自動的に最大の
試験領域（Ｗｘ，Ｗｙ）を算出することができ、それを
表示装置６の画面に表示することも可能である。

【００１８】次に、ステップ１におけるテストパターン
０１のエンド点が上記最大の試験領域（実線で示す。）
と一致する時には、上記領域設定において求まり、この
エンド点のアドレスが入力されることによってＥＷＳ１
若しくはテスタ４は、その間のＸ方向のインクリメント
回数およびＹ方向のインクリメント回数を求め、内部メ
モリまたは記憶装置２に一時記憶することになる（ステ
ップＳ４４３、Ｓ４４４）。また、ステップ１における
テストパターン０１のエンド点が上記最大の試験領域内
に一点鎖線のエンド点（Ｘｅ，Ｙｅ）で示すようになる
場合には、一点鎖線の領域を指定することによってその
間のアドレスが入力されることによってＥＷＳ１若しく
はテスタ４は、その間のＸ方向のインクリメント回数お
よびＹ方向のインクリメント回数を求め、内部メモリま
たは記憶装置２に一時記憶することになる（ステップＳ
４４３、Ｓ４４４）。なお、前述したように、インクリ
メントの単位としては、Ｘ，Ｙ方向に複数ビットにする
ことも可能である。

【００１９】以上により、各ステップ毎のテストパター
ン発生の走査領域が、スタート点のアドレス（Ｘｓ，Ｙ
ｓ）とＸ方向およびＹ方向のインクリメント回数若しく
はデクリメント回数によって設定されることになる。

【００２０】以上説明したように、ステップＳ４１にお
いて、一連のステップ毎のテストパターンの種類が選択
され、ステップＳ４４において、各ステップ毎のテスト
パターン発生のための走査領域が決定されたので、 Ｅ
ＷＳ１若しくはテスタ４は、ステップＳ４５において、
内部メモリまたは記憶装置２に一時記憶されたステップ
番号順に読み出すことによって、図８に示す如く、一連
のテストパターンプログラムを生成する。このステップ
Ｓ４５を実行する部分をプログラム生成部とする。ま
ず、スタートアドレス（Ｘｓ，Ｙｓ）にパターンに従っ
た信号（例えば、“１”または“０”）を書く、あるい
は読む（ステップＳ４５１）、次にＸアドレス、Ｙアド
レスをパターン（走査パターン）に従ってインクリメン
トあるいはデクリメントをし（ステップＳ４５２）、こ
のインクリメントあるいはデクリメントによる新しいア
ドレス（Ｘ，Ｙ）にパターンに従った信号を書く、ある
いは読む（ステップＳ４５３）、ステップＳ４５４にお
いてアドレスが設定された走査範囲内の間、図５に示す
ように選択された一連のステップ番号に亘って、ステッ
プＳ４５２〜Ｓ４５３を繰返すことによって、一連のテ
ストパターンプログラムが生成される。なお、このと
き、ステップ毎のテストパターンのスタート点は、図２
に示すように、異なることになるが、テストパターン発
生のための走査領域のスタート点のアドレス（Ｘｓ，Ｙ
ｓ）およびエンド点（Ｘｅ，Ｙｅ）が入力されているの
で、 ＥＷＳ１若しくはテスタ４は、ステップ毎のテス
トパターンのスタート点およびＸ方向およびＹ方向のイ
ンクリメント回数若しくはデクリメント回数を簡単に算
出することができる。

【００２１】次に、 ＥＷＳ１若しくはテスタ４におけ
るＬＳＩテストパターンプログラムの自動生成の第２の
実施例について図９および図１０を用いて説明する。こ
の第２の実施例において、第１の実施例との違いは、試
験対象である半導体メモリに対する容量選択ステップＳ
８１を設けたことにある。第１の実施例においては、容
量選択を試験しようする半導体メモリの製品番号を入力
することによって自動的に行うように説明した。第２の
実施例の場合は、記憶装置２にデータベースとして、あ
る種類の半導体メモリ（例えばＤＲＡＭやＳＲＡＭやＦ
ＬＡＳＨなど）における容量に対する定義ファイルとし
てのＣＡＤ情報が格納されているので、ＥＷＳ１若しく
はテスタ４がこの定義ファイル（図１０に示す。）を記
憶装置２から読み出して表示装置６に表示し、プログラ
ム作成者が試験しようとする半導体メモリの容量から画
面上で指定することによって、容量選択を行うものであ
る。この容量選択によって、図６に示す走査領域を設定
するための画面上に、容量に合わせた状態で、その容量
におけるＣＡＤ情報が表示され、走査領域の設定が容易
となる。また、容量が１Ｍ、４Ｍ、・・のように増大し
てくると、図６に示す画面として任意に倍率の設定がで
きるようにする必要がある。それは、低倍率における走
査領域の粗調整による粗設定から、高倍率による走査領
域の精調整による精設定にする必要があるからである。

【００２２】次に、フェイルビットマップ作成について
説明する。前述したようにＥＷＳ１若しくはテスタ４に
よりステップＳ４５において生成された一連のテストパ
ターンプログラムが、テスタ４から試験対象の半導体メ
モリ３に書き込まれ、テスタ４はその試験結果を読み出
し、テスタ４内において、テスト判定部（図示せず）で
ステップ番号毎に試験結果と書き込み信号に対する期待
値（フェイルビットと判定する基準値）とビット（セ
ル）単位で比較してパス／フェイルビット信号を生成
し、アドレス変換部（図示せず）でステップ番号毎に共
通するアドレスに変換してステップ番号１〜Ｎに亘って
ステップ番号毎のフェイルビットマップ（例えば図１１
（ａ）に示す。）を作成し、一時メモリに記憶する。次
に、ＥＷＳ１若しくはテスタ４は、上記メモリに一時記
憶されたステップ番号１〜Ｎに亘るステップ番号毎のフ
ェイルビットマップから、図４および図９においてステ
ップＳ４３で示すパターンオプションの設定で選択され
た図７にレ点で示すステップ番号１、３、４、Ｎのフェ
イルビットマップについての例えば論理和演算をするこ
とによって例えば図１１（ｂ）に示すフェイルビットマ
ップを作成し、フェイルメモリ部（図示せず）に格納す
る。

【００２３】また、ＥＷＳ１若しくはテスタ４は、上記
メモリに一時記憶されたステップ番号１〜Ｎに亘るステ
ップ番号毎のフェイルビットマップから、全てのステッ
プ番号に亘るフェイルビットマップについての例えば論
理和演算をすることによって例えば図１１（ｂ）に示す
フェイルビットマップを作成し、フェイルメモリ部（図
示せず）に格納すしてもよい。

【００２４】以上により、ＥＷＳ１等において、異物検
査装置や配線パターン等の欠陥検査装置から例えばネッ
トワーク７を介して得られる異物や欠陥マップデータ
と、上記フェイルメモリ部に格納されたフェイルビット
マップデータとを比較して位置ずれ許容範囲内で一致度
を求め、この求められた一致度を例えば表示装置６に表
示するなどして、フェイルビットになった製造プロセス
要因を究明することができる。

【００２５】

【発明の効果】本発明によれば、ＤＲＡＭやＳＲＡＭや
ＦＬＡＳＨなどの半導体メモリにおいて、容量やＩ／Ｏ
数などが変更になったとしても、テストパターンプログ
ラムを全面的に作り直すことなく、容易に生成すること
が可能となる効果を奏する。

【図面の簡単な説明】

【図１】本発明に係るＬＳＩテストパターンプログラム
自動生成装置の概略構成を示す図である。

【図２】ＤＲＡＭやＳＲＡＭの場合における各種書き込
みテストパターンを示す図である。

【図３】基本的に半導体メモリの種類（品種）毎のテス
トパターンを発生させるための走査型（走査方式）を含
むテスト条件データベースおよびその一覧表を示す図で
ある。

【図４】本発明に係るＬＳＩテストパターンプログラム
の自動生成の第１の実施例における処理フローを示す図
である。

【図５】テストパターン選択で選択されたステップ番号
毎のパターン名の一覧を示す図である。

【図６】テストパターンを発生させるための走査領域
（走査範囲）を設定するための画面を示す図である。

【図７】パターンオプションの設定において、ステップ
番号１〜Ｎに亘ってステップ番号毎に得られる試験結果
（フェイルビットマップ）の論理和を取るステップ番号
を選択したステップ番号に対するパターン名の一覧を示
す図である。

【図８】図４に示すテストパターンプログラム生成ステ
ップの詳細フローを示す図である。

【図９】本発明に係るＬＳＩテストパターンプログラム
の自動生成の第２の実施例における処理フローを示す図
である。

【図１０】図９に示す容量選択ステップにおいて容量を
選択するときの画面表示を示す図である。

【図１１】ステップ番号１〜Ｎに亘ってステップ番号毎
に試験された結果であるフェイルビットマップと所定の
ステップ番号について論理和演算を施した結果のフェイ
ルビットマップを示す図である。

【符号の説明】

１…ＥＷＳ（エンジニアリングワークステーション）、
２…記憶装置、３…ＤＵＴ（試験対象の半導体メモ
リ）、４…テスタ、５…入力装置、６…表示装置を含む
出力装置、７…ネットワーク。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河上 正見 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 2G032 AA07 AE10 AE12 AG10 5F064 BB13 BB14 BB31 HH10 HH12 5L106 AA01 AA02 AA10 DD22 DD23 9A001 BB02 BB03 BB04 BB05 DD14 FF03 JJ01 JJ45 JJ50 KK37 KK54 LL05

Claims (7)

【特許請求の範囲】
1. 【請求項１】特定される種類の半導体メモリに必要とす
   る少なくともテストパターンおよび該テストパターンを
   発生させるための走査方向を記述した複数のテスト条件
   をデータベースとして用意しておく用意過程と、 該用意過程で用意された前記複数のテスト条件の一覧を
   表示し、試験対象の特定される種類の半導体メモリに適
   するテスト条件を複数のステップについて選択するテス
   ト条件選択過程と、 前記試験対象の特定される種類の半導体メモリに適する
   テストパターンを発生するための走査領域を設定する走
   査領域設定過程と、 前記テスト条件選択過程で選択された複数のステップに
   ついてのテスト条件と前記走査領域設定過程で設定され
   た走査領域とに基いて前記試験対象の特定される種類の
   半導体メモリに対するテストパターンプログラムを生成
   するプログラム生成過程とを有することを特徴とするＬ
   ＳＩテストパターンプログラム自動生成方法。
2. 【請求項２】前記プログラム生成過程の前に、パターン
   オプションを設定するオプション設定過程を有すること
   を特徴とする請求項１記載のＬＳＩテストパターンプロ
   グラム自動生成方法。
3. 【請求項３】前記走査領域設定過程において、前記試験
   対象の特定される種類の半導体メモリのＣＡＤ情報を画
   面上に表示し、この画面上において前記走査領域を設定
   することを特徴とする請求項１記載のＬＳＩテストパタ
   ーンプログラム自動生成方法。
4. 【請求項４】前記走査領域設定過程において、前記試験
   対象の特定される種類の半導体メモリの容量を選択する
   容量選択過程を有し、この選択された容量に基いて前記
   ＣＡＤ情報の表示を制御することを特徴とする請求項３
   記載のＬＳＩテストパターンプログラム自動生成方法。
5. 【請求項５】前記用意過程において、複数の種類の半導
   体メモリについての前記テスト条件をデータベースとし
   て用意しておき、前記プログラム生成過程において、複
   数の種類の半導体メモリに対してテストパターンプログ
   ラムを生成することを特徴とする請求項１または２記載
   のＬＳＩテストパターンプログラム自動生成方法。
6. 【請求項６】請求項１記載のＬＳＩテストパターンプロ
   グラム自動生成方法において、更に、前記プログラム生
   成過程で生成されたテストパターンプログラムに基いて
   ステップ毎に得られる信号列を前記試験対象の特定され
   る種類の半導体メモリに書き込み、前記ステップ毎にそ
   の試験結果を読み出す試験過程と、 該試験過程で得られるステップ毎の試験結果について判
   定基準と比較してパス／フェイル信号列を得、これをア
   ドレス変換してステップ毎のフェイルビットマップを作
   成して記憶させるフェイルビットマップ作成過程とを有
   することを特徴とするＬＳＩテスト方法。
7. 【請求項７】特定される種類の半導体メモリに必要とす
   る少なくともテストパターンおよび該テストパターンを
   発生させるための走査方向を記述した複数のテスト条件
   をデータベースとして格納する記憶装置と、 該記憶装置に格納された前記複数のテスト条件の一覧を
   表示し、試験対象の特定される種類の半導体メモリに適
   するテスト条件を複数のステップについて選択するテス
   ト条件選択部と、 前記試験対象の特定される種類の半導体メモリに適する
   テストパターンを発生するための走査領域を設定する走
   査領域設定部と、 前記テスト条件選択部で選択された複数のステップにつ
   いてのテスト条件と前記走査領域設定部で設定された走
   査領域とに基いて前記試験対象の特定される種類の半導
   体メモリに対するテストパターンプログラムを生成する
   プログラム生成部とを備えたことを特徴とするＬＳＩテ
   ストパターンプログラム自動生成装置。