CN106569051A - 测试装置、测试信号供给装置及测试方法 - Google Patents

测试装置、测试信号供给装置及测试方法 Download PDF

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Abstract

本发明减少测试装置中设置的模式产生器的数量并且降低测试成本。本发明提供了对被测试装置进行测试的测试装置和测试方法，包括：包发送部，在被测试装置的测试中，将需供给至被测试装置的测试模式进行模式化并进行发送；包传送部，传送由包发送部发送的包；包接收部，接收通过包传送部传送的测试模式；缓冲部，缓冲由包接收部接收的测试模式；以及测试信号供给部，将与从缓冲部得到的测试模式对应的测试信号供给至被测试装置。

Description

测试装置、测试信号供给装置及测试方法
[技术领域]
本发明涉及测试装置、测试信号供给装置及测试方法。
[背景技术]
目前，测试被测试装置的测试装置将生成测试模式的模式生成器设置在被测试装置的附近，对应于测试开始的信号，该模式生成器生成测试模式并且供给至被测试装置(作为相关文献，例如参照专利文献1～5)。
专利文献1日本专利申请公开第2003-35753号公报
专利文献2日本专利申请公开第平4-264931号公报
专利文献3日本专利申请公开第2004-144488号公报
专利文献4日本专利申请公开第2001-155497号公报
专利文献5日本专利申请公开第平10-160808号公报
[发明内容]
发明要解决的问题
这种模式生成器需高速执行被测试装置的测试循环，通过使用ASIC和/或FPGA等的硬件的专用设计来实现。因此，通过一个测试装置来测量多个被测试装置时，在多个被测试装置的附近分别设置昂贵的模式生成器，增加了测试装置的成本。而且，测试模式生成器的变更有时伴随硬件的变更，这种情况下，将多个模式生成部全部变更，花费工夫且增加成本。
解决问题的手段
在本发明的第一方式中，提供了一种用于测试被测试装置的测试装置和测试方法，测试装置包括：包发送部，在被测试装置的测试中，将需供给至被测试装置的测试模式进行模式化并且进行发送；包传送部，传送由包发送部发送的包；包接收部，接收通过包传送部传送的测试模式；缓冲部，缓冲由包接收部接收的测试模式；以及测试信号供给部，将与从缓冲部得到的测试模式对应的测试信号供给至被测试装置。
在本发明的第二方式中，提供了一种测试信号供给装置，设置在测试被测试装置的测试装置中，包括：包接收部，从将供给至被测试装置的测试模式通过包进行传送的包传送部，在所述被测试装置的测试中接收测试模式；缓冲部，缓冲由包接收部接收的测试模式；以及测试信号供给部，将与从缓冲部得到的测试模式对应的测试信号供给至被测试装置。
此外，上述的发明内容并未列出本发明的全部特征。此外，这些特征组的子组合也能形成本发明。
[附图说明]
图1示出了本发明实施方式的测试装置100的结构示例和DUT10。
图2示出了本发明实施方式的测试装置100的动作流程的一个示例。
图3示出了本发明实施方式的测试装置100的第一变形例和DUT10。
图4示出了本发明实施方式的测试装置100的第二变形例和DUT10。
图5示出了本发明实施方式的测试装置100的第三变形例和DUT10。
图6示出了本发明实施方式的作为服务器装置20的计算机1900的硬件结构的一个示例。
符号说明：
10 DUT；20 服务器装置；30 测试头；100 测试装置；110 模式生成部；112 存储器；114 CPU；116 算法模式生成器；120 包发送部；130 包传送部；132 分支器；134 分配器；136 切换部；140 信道电路；142 包接收部；144 缓冲部；146 测试信号供给部；148 比较部；150 同步部；152 定时生成部；210 测试开始部；220 通知部；1900 计算机；2000 CPU；2010 ROM；2020 RAM；2030 通信接口；2040 硬盘；2050 软盘驱动器；2060 DVD驱动器；2070 输入输出芯片；2075 图形控制器；2080 显示装置；2082 主控制器；2084 输入输出控制器；2090 软盘；2095 DVD-ROM
[具体实施方式]
以下，通过发明的实施方式对本发明进行説明,但是以下的实施方式并不限定本发明的权利要求范围。此外,实施方式中所述特征的组合并不都是发明的解决手段所必须的。
图1示出了本实施方式的测试装置100的结构示例和DUT10。测试装置100测试被测试装置。测试装置100在与被测试装置连接的测试头不同的位置处设置生成测试模式的模式生成器，使模式生成器的数量降低。此外，图1中将被测试装置示为DUT10。DUT10例如是模拟电路、数字电路、存储器和/或片上系统(SOC)等的设备。
测试装置100将基于用于测试DUT10的测试模式的测试信号输入到DUT10中，基于根据测试信号由DUT10输出的输出信号来判断DUT10是否良好。测试装置100包括服务器装置20、包传送部130和测试头30。
服务器装置20生成测试装置100使用的测试模式，通过包传送部130将该测试模式传送到与DUT10连接的测试头30。服务器装置20可以是EWS(Engineering WorkStation：工程工作站)、工作站和计算机等中的任一种，也可以是它们的组合。服务器装置20具有模式生成部110和包发送部120。
模式生成部110生成需供给至DUT10的测试模式。模式生成部110可以在该测试装置100测试DUT10时生成测试模式。可替代地或者可附加地，模式生成部110可以在该测试装置100测试DUT10之前生成测试模式。模式生成部110基于软件或硬件的动作来生成测试模式。图1说明了模式生成部110基于软件和硬件的动作分别生成测试模式的示例。模式生成部110包括存储器112、CPU114和算法模式生成器116。
存储器112存储用于测试DUT10的测试程序。可替代地或者可附加地，存储器112存储需供给至DUT10的测试模式。这种情况下，存储器112可以存储在服务器装置20的外部或内部预先生成的测试模式。另外，存储器112可以分别存储模式生成部110生成模式的过程中生成(或者使用)的中间数据、计算结果及参数等。另外，存储器112可以根据服务器装置20内的各部分的要求，将存储的数据等供给至请求源。
CPU114执行测试程序并且生成测试模式。这种情况下，CPU114可以读取存储器112存储的测试程序并且进行执行。可替代地或者可附加地，CPU114可以指示存储器112中存储的测试模式的发送。可替代地或者可附加地，CPU114可以指示算法模式生成器116的测试模式的生成。
算法模式生成器116根据实施预定算法的硬件来生成测试模式。算法模式生成器116可以包括FPGA和/或ASIC等。
如上，本实施方式的模式生成部110将通过CPU114执行软件而生成的测试模式、存储器112存储的测试模式及算法模式生成器116生成的测试模式中的至少一个供给至包发送部120。此外，模式生成部110可以具有软件执行、存储器112的存储及硬件的发生的3个模式生成功能中的一个或多个功能，并且生成模式。
包发送部120在DUT10的测试中将需供给至DUT10的测试模式进行模式化，并且进行发送。包发送部120将从模式生成部110接收的测试模式进行模式化，并且进行发送。这里，包发送部120例如将DUT10的测试前生成的测试模式在DUT的测试中进行模式化并且进行发送。可替代地或者可附加地，包发送部120也可以将DUT10的测试中生成的测试模式在DUT的测试中进行模式化并且进行发送。
包发送部120可以将测试模式的逐个部分进行模式化并且进行发送。作为一个示例，包发送部120将测试模式的一部分以及包含该测试模式的一部分的发送目标的信息等的头信息设成预定的数据大小并且进行模式化。在将向多个发送目标发送的多个测试模式的一部分处理成一个包的情况下，包发送部120可以将多个发送目标的信息以及包含与应发送的测试模式的包中的位置和该发送目标建立对应的信息的头信息设成预定的数据大小并且进行模式化。
而且，包发送部120例如将模式生成部110生成的测试模式进行DMA传送。作为一个示例，包发送部120通过DMA传送将存储器112中存储的测试模式发送至包传送部130。而且，包发送部120可以将CPU114通过软件执行而生成的测试模式和/或通过DMA传送将算法模式生成器116生成的测试模式发送至包传送部130。包发送部120通过包传送部130将测试模式传送到测试头30。
包传送部130将通过包发送部120发送的包传送至测试头30。包传送部130可以使用标准化的方法来传送包。作为一个示例，包传送部130可以使用以太网(注册商标)来传送包。这种情况下，包传送部130可以是网络的一部分或者全部。而且，包传送部130可以与其他网络等进行连接。而且，包传送部130可以通过在装置之间直接连接的P2P(Peer to Peer：端对端)连接来传送包。
包传送部130可以具有分支、分配及切换等功能，并且传送包。图1示出了具有包传送部130将包进行分支的功能的示例。这种情况下，包传送部130具有分支器132。分支器132将从包发送部120接收的包进行分支。作为一个示例，分支器132参照包含包的发送目标等的头信息，来将该包中所包含的数据向对应的发送目标进行分支。分支器132将包向测试头30内部的对应发送目标进行分支。
测试头30连接至一个或多个DUT10，基于被传送的测试模式，对该DUT10进行测试。图1中示出了测试头30连接至一个DUT10来测试该DUT10的示例。测试头30具有信道电路140和同步部150。
信道电路140设置成与连接至DUT10的至少一个测试端子相对应，接收和发送基于被传送的测试模式的测试信号以及与测试信号对应的响应信号。这里，测试端子可以与设置在DUT10上的一个或多个输入输出端子相对应，并且在信道电路140中设置一个或多个测试端子。即，可以在DUT10的一个或多个输入输出端子的每个上设置多个信道电路140。图1示出了在DUT10的输入输出端子端子的每个上设置多个信道电路140的示例。此外，将这种与一个DUT对应地设置的多个信道电路140作为信道组电路。信道组电路(多个信道电路140)分别包括包接收部142、缓冲部144、测试信号供给部146、比较部148和定时生成部152。
包发送部142接收通过包传送部130传送的测试模式。作为一个示例，包接收部142将接收的包的头信息去除的数据供给至缓冲部144。即，包接收部142将接收的测试模式的信息供给至缓冲部144。
缓冲部144将根据包接收部142接收的测试模式进行缓冲。缓冲部144可以将包接收部142接收的一个或多个包的每一个进行缓冲，并且将测试模式的每一部分都进行储存。缓冲部144将缓冲储存后的测试模式的一部分供给至测试信号供给部146。缓冲部144可以包括FIFO电路，可以将时间上先缓冲的数据比时间上后缓冲的数据更早地供给至测试信号供给部146。
测试信号供给部146将与从缓冲部144得到的测试模式对应的测试信号供给至DUT10。测试信号供给部146可以具有驱动电路，可以将通过该驱动电路预定的信号电压范围的测试信号供给至DUT10。而且，测试信号供给部146可以根据测试信号来生成DUT10输出的响应信号的期望值。这种情况下，测试信号供给部146将生成的期望值供给至比较部148。
比较部148根据测试信号来接收DUT10输出的响应信号。比较部148可以包括比较器电路，这种情况下，可以根据该比较器电路来比较DUT10的响应信号与阈值，获得响应信号的数据值。比较部148可以将DUT10的响应信号中所包含的数据值和测试信号供给部146生成的期望值进行比较，基于比较结果，来判断DUT10是否良好。
定时生成部152生成将测试模式供给至DUT10的定时。作为一个示例，定时生成部152基于缓冲部144将测试模式进行缓冲而储存的量，来生成供给测试模式的定时信号。即，定时生成部152生成与服务器装置20将包传送给测试头30的定时相独立地定时信号，并且供给至测试信号供给部146。
据此，测试信号供给部146将与缓冲部144中缓冲的测试模式对应的测试信号，通过定时生成部152生成的定时来供给至DUT10。此外，定时生成部152可以将接收响应信号的定时信号和/或期望值的比较定时等供给至比较部148。这样，定时生成部152可以具有信道电路140的定时控制功能。
同步部150获得多个信道电路140(即信道组电路)的同步。即，同步部150可以将在一个DUT10上设置的输入输出端子和接收发送多个测试信号和响应信号的发送接收定时进行同步控制。同步部150可以生成同步定时信号，将该同步定时信号供给至多个信道电路140分别具有的定时生成部152，并且进行控制。此外，在使用即使不同输入输出端子间的测试信号和响应信号的发送接收定时不同步也不会不良状态动作的DUT10的情况下，也可以没有同步部150。
上述本实施方式的测试装置100，将模式生成部110设置在与测试头30不同的服务器装置20中。因此，模式生成部110生成与DUT10的多个输入输出端子分别对应地而需发送的测试模式，并且进行包发送，以便分别发送至与多个输入输出端子分别对应的信道电路140。据此，测试装置100可以不在与DUT10的输入输出端子对应的每个信道电路上设置模式生成部110，例如，可以通过使用与一个DUT10对应的一个模式生成部，来测试该DUT10。接着说明这种测试装置100的动作。
图2示出了本实施方式的测试装置100的动作流程的一个示例。首先，模式生成部110在测试开始前生成测试模式(S210)。模式生成部110可以根据使用的测试模式，来选择生成的方式。模式生成部110可以通过简单算法及简易程序等来生成模式的情况下，CPU114从存储器112读取对应的程序，CPU114通过执行该程序，可以生成测试模式。
而且，模式生成部110在根据复杂算法等来生成测试模式的情况下，可以在算法模式生成器116中生成该测试模式。可替代地，模式生成部110可以将预先在内部或外部生成的且存储在存储器112中的测试模式供给至包发送部120。据此，模式生成部110可以减轻CPU114的负荷。而且，模式生成部110可以使生成的测试模式进行DMA传送，据此，可以减轻CPU114的负荷以及高速传送大容量的测试模式。
模式生成部110使生成的测试模式依次传送。模式生成部110在没有测试中止等指示的情况下，可以与测试头30的动作独立地继续测试模式的传送，直到测试模式的生成结束。
接着，包发送部120发送从DUT10的测试前模式生成部110生成的测试模式(S220)。包发送部120通过包传送部130将测试模式发送至测试头30的对应的信道电路140。因此，信道电路140分别具有的缓冲部144对接收的测试模式进行缓冲(S230)。
根据缓冲部144缓冲测试模式而储存的量超过了预定阈值的情况下，定时生成部152生成供给测试模式的定时并且供给至测试信号供给部146。据此，测试信号供给部146开始DUT10的测试(S240)。
此外，定时生成部152可以根据包传送部130的传送量、缓冲部的缓冲容量以及测试信号供给部146和比较部148的测试速度等，来设定储存量的阈值。在缓冲部150缓冲测试模式而储存的量超过了预定阈值的情况下，与该情况对应，定时生成部152生成供给测试模式的定时并且供给至测试信号供给部146。
测试信号供给部146将根据测试模式的测试信号依次供给至DUT10。测试信号供给部146继续测试信号的供给，直到缓冲部144中缓冲的测试模式全部被供给至DUT10。而且，测试信号供给部146可以在从缓冲部144获得的测试模式包含许可等待周期插入的等待许可代码并且缓冲部144中缓冲的测试模式的残量在基准以下的情况下，向供给至DUT10的测试信号插入等待周期。
据此，测试信号供给部146在测试信号的供给中，可以执行插入等待周期的控制。此外，测试信号供给部146可以在插入的等待周期期间在缓冲部144储存的测试模式不溢出的程度下来设定缓冲部144的测试模式的残量基准，确保缓冲部144的空白区域。
而且，测试信号供给部146，在从缓冲部144获得的测试模式包含小于缓冲部144大小的范围内的分支指令的情况下，可以将从缓冲部144获得的测试模式分支成已经缓冲的分支目标的测试模式。据此，测试信号供给部146可以在测试信号的供给中执行测试模式的分支控制。此外，测试装置100在执行缓冲部144的大小以上范围内的分支指令的情况下，可以在包发送部120的包发送阶段中执行该分支指令。
而且，缓冲部144可以在使用缓冲后的测试模式之后保持预定的循环个数。这种情况下，测试信号供给部146，在从缓冲部144获得的测试模式包含前分支指令的情况下，将在从缓冲部144获得的测试模式分支成缓冲部144中保持的使用后的测试模式。这样，本实施方式的测试信号供给部146可以使用缓冲部144缓冲后的测试模式，来执行分支指令。据此，可以减轻包发送部120侧的负担，并且实施稳定的包发送。
此外，测试信号供给部146在继续向DUT10供给测试信号的期间，缓冲部144缓冲的测试模式不足的情况下，则判断在缓冲部144中生成下溢(S250：是)。这种情况下，测试信号供给部146判断DUT10的测试失败，中止或中断测试(S260)。测试信号供给部146可以向服务器装置20指示测试中止，服务器装置20可以根据该指示来中止测试动作，向用户等通知测试失败。
而且，测试信号供给部146在不存在缓冲部144的测试模式的不足时使测试信号的供给结束的情况下(S250：否)，比较部148根据测试信号来接收DUT10输出的响应信号。比较部148可以将DUT10的响应信号中所包含的数据值和测试信号供给部146生成的期望值进行比较，来判断DUT10是否良好(S270)。
测试装置100在继续测试的情况下，根据下次测试在模式生成部110中生成测试模式(S280：否)。测试装置100重复S210至S270的动作，直到需实施的测试结束。测试装置100在需实施的测试结束的情况下，使测试结束(S280：是)。
如上，本实施方式的测试装置100可以在缓冲部144的缓冲动作不错误的范围中，分别独立地实施服务器装置20的测试模式的发生和发送动作以及测试头30的测试动作。据此，因为与测试头30独立的服务器装置20可以生成测试模式，所以可以省略测试头30的模式生成部110。
而且，因为服务器装置20具有对生成的测试模式进行分支、分配和切换等的功能并且将其传送，所以可以减少测试装置100上设置的模式生成部110的数量。而且，因为模式生成部110由服务器装置20等的通用装置构成，所以可以减少专门设计的劳力和时间。而且，因为模式生成部110可以根据软件来实施测试模式的发生动作的一部分或全部，所以即使作为一部分模式的模式控制指令产生变更，也可以不花工夫和成本来容易地实施。
而且，因为减少了测试装置100上设置的模式生成部110的数量，所以即使测试装置100的硬件产生变更，也可以一次性地进行变更。这样，因为本实施方式的测试装置100使该测试装置100上设置的模式生成器的数量减少并且根据软件来实施测试模式生成动作的一部分或全部，因此可以降低测试成本。
以上本实施方式的测试装置100以测试一个DUT10为例进行说明。此外，测试装置100也可以测试多个DUT10。这种情况下，测试装置100可以使用一个信道组电路测试多个DUT10，可替代地，多个信道组电路对应于多个DUT10来分别进行测试。接着，说明测试装置100对应于多个DUT10而具有多个信道组电路的示例。
图3示出了本实施方式的测试装置100的第一变形例和DUT10。图3示出了具有两个信道组电路的测试装置100中每个信道组电路连接至DUT10，对两个DUT10分别测试的示例。第一变形例的测试装置100中，与图1所示的本实施方式的测试装置100的动作大致相同的部件使用同一符号，并且省略其说明。
测试装置100包括多个信道组电路，该多个信道组电路与连接DUT10的至少一个测试端子对应地设置在测试头30中并且分别具有缓冲部144和测试信号供给部146。测试装置100可以在每个信道组电路中采取同步，这种情况下，可以在每个信道组电路中设置同步部150。图3示出了具有与两个DUT10对应的两个信道组电路和分别控制该两个信道组电路的同步的两个同步部150的测试装置100。
此外，图3示出了对于两个DUT10实施相同或大致相同的测试的示例。即，图3示出了测试装置100包括一个服务器装置20、并且通过两个信道组电路将一个模式生成部110生成的测试模式分别供给至两个DUT10的示例。与图1所示的测试装置100的包发送部120相同，包发送部120可以将模式生成部110生成的测试模式进行模式化并且进行发送。此外，包发送部120可以在包的报头添加发送目标的信道组电路的指示。
包传送部130可以将通过包发送部120发送的包多路传播至两个以上的信道组电路。这种情况下，包传送部130可以具有将从包发送部120接收的包进行n分配的分配器134，在n个信道组电路进行多路传播。图3示出了将分配器134接收的包等分配在两个信道组电路中的示例。
而且，包传送部130设置与多个信道组电路对应的多个分支器132，该多个分支器132将从包发送部120接收的包分别分支。图3示出了与两个信道组电路对应的两个分支器132将从分配器134分别接收的包分支至对应的信道电路140的示例。据此，多个信道组电路的包接收部142可以接收需供给至与设有该包接收部142的信道电路140连接的DUT10的输入输出端子的测试模式。
因此，多个信道组电路的各个缓冲部144缓冲测试模式，该测试模式包括在包接收部142接收的包中并且分别对应于多个信道组电路。基于对应的缓冲部144对测试模式进行缓冲而储存的量，多个信道组电路的定时生成部152生成供给测试模式的定时。因为多个信道电路140实施的测试动作与图1和图2中说明的动作大致相同，所以在此省略。
因为上述第一变形例的测试装置100将模式生成部110生成且发送的包分配至多个信道组电路，所以模式生成部110的数量可以比信道组电路的数量更少。此外，因为在该情况中模式生成部110的动作负荷与图1和图2说明的测试装置100具有的模式生成部110的动作负荷大体相同，所以可以稳定地供给测试模式并且实施多个DUT10的测试。因此，第一变形例的测试装置100可以减少该测试装置100设置的模式生成器的数量并且降低测试成本。
图4示出了本实施方式的测试装置100的第二变形例和DUT10。图4示出了具有两个信道组电路的测试装置100中每个信道组电路连接至DUT10，对两个DUT10分别实施测试的示例。第二变形例的测试装置100中，与图1和图3所示的本实施方式的测试装置100的动作大致相同的部件使用同一符号，并且省略其说明。
测试装置100在测试头30中具有多个信道组电路。测试装置100可以在每个信道组电路中采取同步，这种情况下，可以在每个信道组电路中设置同步部150。与图3相同，图4示出了具有与两个DUT10对应的两个信道组电路和分别控制该两个信道组电路的同步的两个同步部150的测试装置100。
此外，图4示出了对于两个DUT10实施不同种类的测试的示例。即，图4示出了测试装置100包括具有模式生成部110的两个服务器装置20，并且通过两个模式生成部110生成的不同测试模式分别供给至与两个DUT10对应的信道组电路的示例。这种情况下，包发送部120也可以分别设置在服务器装置20中，将模式生成部110生成的测试模式模式化并且分别发送目标。此外，包发送部120也可以在包的报头添加发送目标的信道组电路的指示。
包传送部130具有切换部136，切换部136对包发送部120发送的包传送给哪个信道组电路进行切换。图4示出了两个输入一个输出的切换部136的示例，切换部136进行切换，以将根据两个包发送部120发送的包中的任一者传送至与输出连接的一个信道组电路。包传送部130可以具有与发送目标的信道组电路的数量对应的多个切换部136。
这种情况下，包传送部130可以具有将从包发送部120接收的包进行n分配的n个分配器134，各个分配器134通过n个切换部136在n个信道组电路进行多路传播。图4示出了两个分配器134分别将接收的包通过两个切换部136大体等分配至两个信道组电路的示例。而且，包传送部130设置与多个信道组电路对应的多个分支器132，该多个分支器132将从包发送部120接收的包分别分支。
据此，多个信道组电路的包接收部142可以接收需供给至与设有该包接收部142的信道电路140连接的DUT10的输入输出端子的测试模式。这里，测试装置100可以从多个服务器装置20分别供给不同的测试模式，包接收部142可以接收多个测试模式中的需供给至对应的DUT10的输入输出端子的测试模式。
上述的本实施方式的测试装置100说明了定时生成部152生成将测试模式供给至DUT10的定时，以及开始DUT10的测试的示例。可替代地或者可附加地，测试装置100可以生成使服务器装置20将测试模式供给至DUT10的定时。使用图5来说明这种测试装置100。
图5示出了本实施方式的测试装置100的第三变形例和DUT10。图5示出了具有一个信道组电路的测试装置100连接至一个DUT10并且根据服务器装置20生成的定时来实施DUT10测试的示例。第三变形例的测试装置100中，与图3所示的本实施方式的测试装置100的动作大致相同的部件使用同一符号，并且省略其说明。
第三变形例的测试装置100从测试头30侧至服务器装置20通过包传送部130来通知信道电路140的状态。作为一个示例，向服务器装置20通知缓冲部144将测试模式进行缓冲而储存的量的信息。这种情况下，缓冲部144可以通过包接收部142向包发送部120供给该信息，可替代地，定时生成部152可以通过包接收部将该信息供给至包发送部120。
此外，第三变形例的测试装置100中，包接收部142具有发送该信息的功能，包发送部120具有接收该信息的功能。包发送部120和包接收部142优选具有接收和发送包的功能。因此，第三变形例的测试装置100中，服务器装置20还具有测试开始部210和通知部220。
测试开始部210根据在缓冲部144中测试模式进行预定量以上缓冲的情况，开始DUT10的测试。测试开始部210根据从测试头30通知的缓冲部144的储存量的信息和预定的量的比较结果，来判断是否开始DUT10的测试。测试开始部210在开始DUT10的测试的情况下，将测试开始通知给缓冲部144。这种情况下，测试开始部210可以通过包传送部130和包接收部142，从包发送部120供给通知测试开始的定时信号。
据此，测试头30可以通过与缓冲部144的缓冲量对应的定时，来开始DUT10的测试。而且，服务器装置20可以掌握供给至测试头30的测试模式的缓冲量。即，服务器装置20可以检测测试头30侧的测试模式的缓冲动作是否正常。
通知部220根据DUT10测试中缓冲部144成为下溢的情况，来通知因测试装置100的测试失败。即，通知部220在测试头30侧的测试模式的缓冲动作中检测出异常的情况下，向测试装置100的用户等通知该异常。而且，通知部220可以在服务器装置20的显示部中显示该异常的检测。据此，服务器装置20可以检测测试头30侧的测试模式的缓冲动作的异常并且进行通知。而且，服务器装置20根据该异常的检测结果，可以中止或中断测试。
如上，本实施方式的服务器装置20在与DUT10隔开的位置处，生成测试模式并且供给至测试头30。测试头30使用被供给的测试模式，并且通过与接收服务器装置20的测试模式的定时独立的定时，来测试DUT10。据此，测试头30上设置的信道电路140不需要生成测试模式的功能，可以根据接收的测试模式，作为测试DUT10的测试装置100上设置的测试信号供给装置来进行动作。
上述实施方式的测试装置100说明了：服务器装置20生成测试模式，并且基于该生成的测试模式，测试信号供给部146将测试信号供给至DUT10。可替代地，测试装置100可以用作将模拟波形供给至DUT10的任意波形生成装置。
这种情况下，作为一个示例，服务器装置20生成需供给至DUT10信号波形的信号模式，测试信号供给部146供给向DUT10供给的模拟信号。即，测试信号供给部146包括DA转换器，服务器装置20将生成的信号模式变换成模拟信号并且供给至DUT10。也在这种测试装置100中，可以不在与DUT10的输入输出端子对应的信道电路的每个上设置模式生成部110，来进行该DUT10的测试。
图6示出了本发明实施方式的作为服务器装置20的计算机1900的硬件结构的一个示例。本实施方式的计算机1900包括CPU外围部、输入输出部和传统输入输出部，CPU外围部具有根据主机控制器2082互相连接的CPU2000、RAM2020、图形控制器2075和显示装置2080，输入输出部具有根据输入输出控制器2084与主机控制器2082连接的通信接口2030、硬盘2040及DVD驱动器2060，传统输入输出部具有与输入输出控制器2084连接的ROM2010、软盘驱动器2050及输入输出芯片2070。
主机控制器2082将RAM2020、和高传送率地访问RAM2020的CPU2000与显示装置2075连接。CPU2000基于ROM2010和RAM2020中存储的程序来进行工作，并且执行各部分的控制。CPU2000等获取在RAM2020内设置的帧缓存器上生成的图像数据，图形控制器2075使其显示在显示装置2080上。可替代地，图形控制器2075可以内部包括对CPU2000等生成的图像数据进行存储的帧缓存器。
输入输出控制器2084将主机控制器2082与作为较高速的输入输出装置的通信接口2030、硬盘2040、DVD驱动器2060进行连接。通信接口2030通过网络与其他装置通信。硬盘2040存储计算机1900中CPU2000使用的程序和数据。DVD驱动器2060从DVD-ROM2095读取程序或数据，通过RAM2020供给至硬盘2040。
而且，ROM2010和软盘驱动器2050及输入输出芯片2070的较低速的输入输出装置连接至输入输出控制器2084。ROM2010存储计算机1900启动时执行的引导程序、和/或依赖于计算机1900的硬件的程序等。软盘驱动器2050从软盘2090读取程序或者数据，通过RAM2020供给至硬盘2040。输入输出芯片2070将软盘驱动器2050连接至输入输出控制器2084，同时例如通过并行端口、串行端口、键盘端口、鼠标端口等将各种输入输出装置连接至输入输出控制器2084。
通过RAM2020供给至硬盘2040的程序被存储在软盘2090、DVD-ROM2095或者IC卡等存储介质中，并且根据使用者而进行供给。从记录介质读出程序，通过RAM2020安装到计算机1900内的硬盘2040中，并且在CPU2000中执行。
在计算机1900中安装程序，将计算机1900用作模式生成部110、存储器112、CPU114、算法模式生成器116、包发送部120、测试开始部210和通知部220。
程序中记述的信息处理通过读入到计算机1900，作为使软件和上述各种硬件资源协作的具体方式的模式生成部110、存储器112、CPU114、算法模式生成器116、包发送部120、测试开始部210和通知部220进行作用。因此，根据该具体方式，通过实现与本实施方式的计算机1900的使用目的对应的信息的计算或处理，来构造与使用目的对应的特定服务器装置20。
作为一个示例，在计算机1900和外部装置等之间进行通信的情况下，CPU2000执行加载在RAM2020上通信程序，基于通信程序中记述的处理内容，对通信接口2030指示通信处理。通信接口2030收到CPU2000的控制，读取在RAM2020、硬盘2040、软盘2090或者DVD-ROM2095等的存储装置上设置的发送缓冲区域等中存储的发送数据并且发送至网络，或者，将从网络接收的接收数据写入存储装置上设置的接收缓冲区域等。这样，通信接口2030可以通过DMA(直接存储器存取)方式在存储装置之间传送接收发送数据，可替代地，CPU2000可以通过从传送源的存储装置或者通信接口2030读取数据、向传送目标的通信接口2030或者存储装置写入数据，来传送接收发送数据。
而且，CPU2000从DVD驱动器2060(DVD-ROM2095)、输入输出芯片2050(软盘2090)等外部存储装置存储的文件或者数据库等中，通过DMA传送等向RAM2020中读入全部或必要的部分，对应于RAM2020中的数据执行各种处理。因此，CPU2000通过DMA传送等将终止处理的数据写回外部存储装置。在这种处理中，RAM2020看做临时保持外部存储装置的内容的存储装置，所以本实施方式中RAM2020和外部存储装置等统称为存储器、存储部或者存储装置。本实施方式中的各种程序、数据、表格、数据库等的各种信息被存储在这种存储装置中，作为信息处理的对象。此外，CPU2000将RAM2020的一部分保持在缓冲存储器中，可以在缓冲存储器上进行读写。还在这种实施方式中，因为缓冲存储器担当RAM2020的一部分功能，所以在本实施方式中，除区别示出的情况外，缓冲存储器也包括在RAM2020、存储器和/或存储装置中。
而且，CPU2000对于从RAM2020读出的数据，执行包括根据程序的指令序列指定的且在本实施方式中记载的各种运算、信息加工、条件判断、信息检索/置换等的各种处理，写回RAM2020。例如，CPU2000在进行条件判断的情况下，比较本实施方式中示出的各种变量和其他变量或常数，判断是否满足大、小、以上、以下、相等等条件，条件成立的情况下(或者不成立的情况下)，向不同的指令序列分支或者调用子程序。
而且，CPU2000可以检索存储装置中的文件或数据库等存储的信息。例如，相对于第一属性的属性值将第二属性的属性值分别建立对应的多个条目存储在存储装置的情况下，CPU2000从存储装置存储的多个条目中检索与第一属性的属性值被指定的条件一致的条目，将该条目存储的第二属性的属性值读出，这样可以得到与满足所定条件的第一属性对应的第二属性的属性值。
以上示出的程序或者模块可以存储在外部记录介质中。作为记录介质，除了软盘2090、DVD-ROM2095之外，还可以使用DVD、Blu-ray(注册商标)或者CD等光学记录介质、MO等光磁记录介质、磁带介质、IC卡等的半导体存储器等。而且，在与专用通信网络或者因特网连接的服务器系统中设置的硬盘或者RAM等的存储装置用作记录介质，可以通过网络将程序供给至计算机1900。
以上，通过实施方式说明了本发明，但本发明的技术的范围并不受限于所述实施方式所述的范围。对本领域的技术人员而言，能够对所述实施方式施加多种变更或改良是显而易见的。根据权利要求书的记载可知，经过这样的变更或改良后的方案也包含在本发明的保护范围内。
权利要求书、说明书以及附图中所示的装置、系统、程序、以及方法中的动作、步骤、以及阶段等各处理的执行顺序并未明确表示为“之前”、“以前”，此外，应注意，在后面的处理中不利用前面的处理的输出的情况下，能够以任意的顺序来实现。有关权利要求、说明书和附图中的动作流程，为了说明上的方便，说明中使用了“首先”、“其次”等字样，但即使这样也不意味着必须按此顺序实施。

Claims (19)

1.一种测试装置，用于测试被测试装置，其特征在于，包括：
包发送部，在所述被测试装置的测试中，将需供给至所述被测试装置的测试模式进行模式化并进行发送；
包传送部，传送由所述包发送部发送的包；
包接收部，接收通过所述包传送部传送的测试模式；
缓冲部，缓冲由所述包接收部接收的测试模式；以及
测试信号供给部，将与从所述缓冲部得到的测试模式对应的测试信号供给至所述被测试装置。
2.如权利要求1所述的测试装置，其特征在于，还包括：模式生成部，生成需供给至所述被测试装置的测试模式。
3.如权利要求2所述的测试装置，其特征在于，所述模式生成部在所述被测试装置的测试中生成测试模式。
4.如权利要求2所述的测试装置，其特征在于，所述模式生成部包括：
存储器，存储用于测试所述被测试装置的测试程序；以及
CPU，执行所述测试程序并且生成测试模式。
5.如权利要求2所述的测试装置，其特征在于，所述模式生成部包括算法模式生成器，所述算法模式生成器根据实施预定算法的硬件，来生成测试模式。
6.如权利要求1所述的测试装置，其特征在于，所述包发送部将所述被测试装置的测试前生成的测试模式在所述被测试装置的测试中进行模式化并进行发送。
7.如权利要求1所述的测试装置，其特征在于，
包括对需供给至所述被测试装置的测试模式进行存储的存储器，以及
所述包发送部通过DMA转送将所述存储器中存储的测试模式发送至所述包传送部。
8.如权利要求1所述的测试装置，其特征在于，还包括：定时生成部，生成供给至所述被测试装置的测试模式的定时，
所述测试信号供给部，通过所述定时生成部生成的定时，将与所述缓冲部中缓冲的测试模式对应的测试信号供给至所述被测试装置。
9.如权利要求1所述的测试装置，其特征在于，包括多个信道组电路，所述多个信道组电路与所述被测试装置连接的至少一个测试端子对应设置，并且分别具有所述缓冲部和所述测试信号供给部。
10.如权利要求9所述的测试装置，其特征在于，所述多个信道组电路的各个的所述缓冲部对包含在所述包接收部接收的包中且与所述多个信道组电路分别对应的测试模式进行缓冲。
11.如权利要求9所述的测试装置，其特征在于，所述包传送部将所述包发送部发送的包在两个以上的信道组电路中多路传播。
12.如权利要求9所述的测试装置，其特征在于，所述包传送部包括切换部，所述切换部对所述包发送部发送的包在哪个信道组电路中传送进行切换。
13.如权利要求1所述的测试装置，其特征在于，所述包发送部从所述被测试装置的测试前发送测试模式，以及
还包括测试开始部，根据所述缓冲部中对测试模式进行预定量以上缓冲的情况，开始所述被测试装置的测试。
14.如权利要求1所述的测试装置，其特征在于，还包括：通知部，根据所述被测试装置的测试中所述缓冲部成为下溢的情况，来通知因所述测试装置的测试失败。
15.如权利要求1所述的测试装置，其特征在于，在从所述缓冲部获得的测试模式包含许可等待周期插入的等待许可代码并且所述缓冲部中缓冲后的测试模式的残量在基准以下的情况中，所述测试信号供给部将等待周期插入到供给至所述被测试装置的测试信号。
16.如权利要求1-15中任一项所述的测试装置，其特征在于，所述测试信号供给部，在从所述缓冲部得到的测试模式包含小于所述缓冲部的大小的范围内的分支命令的情况下，将从所述缓冲部得到的测试模式分支成已经缓冲的分支目标的测试模式。
17.如权利要求16所述的测试装置，其特征在于，
所述缓冲部，在使用缓冲后的测试模式之后，保持预定的循环个数，以及
所述测试信号供给部，在从所述缓冲部得到的测试模式包括前分支指令的情况下，将从所述缓冲部得到的测试模式分支成所述缓冲部中保持的使用后的测试模式。
18.一种测试信号供给装置，设置在测试被测试装置的测试装置中，其特征在于，包括：
包接收部，从通过包来对供给至所述被测试装置的测试模式进行传送的包传送部，在所述被测试装置的测试中接收测试模式；
缓冲部，缓冲由所述包接收部接收的测试模式；以及
测试信号供给部，将与从所述缓冲部得到的测试模式对应的测试信号供给至所述被测试装置。
19.一种用于测试被测试装置的测试方法，其特征在于，包括：
包发送步骤，在所述被测试装置的测试中，将需供给至所述被测试装置的测试模式进行模式化并且进行发送；
包传送步骤，传送由所述包发送步骤发送的包；
包接收步骤，接收通过所述包传送步骤传送的测试模式；
缓冲步骤，在缓冲部中缓冲所述包接收步骤接收的测试模式；以及
测试信号供给步骤，将与从所述缓冲部得到的测试模式对应的测试信号供给至所述被测试装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020152231A1 (en) * 2019-01-22 2020-07-30 Advantest Corporation Automated test equipment for testing one or more devices under test, method for automated testing of one or more devices under test, and computer program using a buffer memory
JP7316818B2 (ja) * 2019-03-28 2023-07-28 株式会社アドバンテスト 波形データ取得モジュールおよび試験装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10160808A (ja) * 1996-11-28 1998-06-19 Advantest Corp Ｉｃ試験装置
JP2001155497A (ja) * 1999-11-29 2001-06-08 Hitachi Ltd Ｌｓｉテストパターンプログラム自動生成方法およびその装置並びにｌｓｉテスト方法
US20020095634A1 (en) * 2001-01-18 2002-07-18 Sudhir Bhasin Sequence-based verification method and system
JP2003035753A (ja) * 2001-07-25 2003-02-07 Yokogawa Electric Corp Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法
JP2004144488A (ja) * 2002-10-21 2004-05-20 Renesas Technology Corp 半導体試験装置
JP2006078394A (ja) * 2004-09-10 2006-03-23 Toshiba Microelectronics Corp テストパターン生成管理システム及びテストパターン生成管理方法
US20080086664A1 (en) * 2006-09-29 2008-04-10 Teradyne, Inc. Tester input/output sharing
JP4264931B2 (ja) * 2002-11-25 2009-05-20 株式会社キョウセイテックコンサルタント 特許技術に於ける実施権対価設定支援システム、並びに、これに使用される記録媒体
CN101523232A (zh) * 2006-09-29 2009-09-02 泰拉丁公司 联网测试系统
US20100313089A1 (en) * 2008-07-18 2010-12-09 Janusz Rajski Scan Test Application Through High-Speed Serial Input/Outputs
JP4617401B1 (ja) * 2009-09-10 2011-01-26 株式会社アドバンテスト 試験装置および試験方法
WO2011132352A1 (ja) * 2010-04-19 2011-10-27 株式会社アドバンテスト 試験装置および試験方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH052249U (ja) * 1991-06-21 1993-01-14 株式会社アドバンテスト 論理半導体試験装置の試験パターン発生装置
US6286120B1 (en) * 1994-09-01 2001-09-04 Teradyne, Inc. Memory architecture for automatic test equipment using vector module table
US5751737A (en) * 1997-02-26 1998-05-12 Hewlett-Packard Company Boundary scan testing device
GB9805054D0 (en) * 1998-03-11 1998-05-06 Process Intelligence Limited Memory test system with buffer memory
US6101622A (en) * 1998-04-27 2000-08-08 Credence Systems Corporation Asynchronous integrated circuit tester
US6389525B1 (en) * 1999-01-08 2002-05-14 Teradyne, Inc. Pattern generator for a packet-based memory tester
AU2001227892A1 (en) * 2000-01-14 2001-07-24 Parthus Technologies Plc An algorithmic test pattern generator, with built-in-self-test (bist) capabilities, for functional testing of a circuit
US6768297B2 (en) * 2000-11-29 2004-07-27 Intel Corporation High speed VLSI digital tester architecture for real-time output timing acquisition, results accumulation, and analysis
US7389463B2 (en) * 2001-05-29 2008-06-17 Thomson Licensing Hierarchical block coding for a packet-based communications system
EP1359698B1 (en) * 2002-04-30 2005-01-12 Psytechnics Ltd Method and apparatus for transmission error characterisation
US7620062B2 (en) * 2003-05-01 2009-11-17 Genesis Microchips Inc. Method of real time optimizing multimedia packet transmission rate
JP2006048767A (ja) * 2004-07-30 2006-02-16 Elpida Memory Inc 半導体メモリ試験装置
JP2009543096A (ja) * 2006-07-10 2009-12-03 アステリオン・インコーポレイテッド 自動テスト装置におけるデジタル波形の生成および測定
JP4817121B2 (ja) * 2006-10-27 2011-11-16 横河電機株式会社 デバイス試験システム、サーバ、デバイステスタ、およびパターンデータ設定方法
US7647538B2 (en) * 2007-03-21 2010-01-12 Advantest Corporation Test apparatus and electronic device for generating test signal by using repeated interval in a test instruction stream
US8990651B2 (en) * 2007-09-19 2015-03-24 Tabula, Inc. Integrated circuit (IC) with primary and secondary networks and device containing such an IC
US8706439B2 (en) * 2009-12-27 2014-04-22 Advantest Corporation Test apparatus and test method
KR101249013B1 (ko) * 2012-09-21 2013-04-02 (주)디지털프론티어 Ｆｐｇａ를 이용한 다중 입출력 전압 레벨 변화 테스트가 가능한 번인 테스트 장치 및 방법
US9164858B2 (en) * 2013-03-29 2015-10-20 Testonica Lab Ou System and method for optimized board test and configuration
US9502315B2 (en) * 2013-12-04 2016-11-22 Taiwan Semiconductor Manufacturing Company Limited Electrical component testing in stacked semiconductor arrangement

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10160808A (ja) * 1996-11-28 1998-06-19 Advantest Corp Ｉｃ試験装置
JP2001155497A (ja) * 1999-11-29 2001-06-08 Hitachi Ltd Ｌｓｉテストパターンプログラム自動生成方法およびその装置並びにｌｓｉテスト方法
US20020095634A1 (en) * 2001-01-18 2002-07-18 Sudhir Bhasin Sequence-based verification method and system
JP2003035753A (ja) * 2001-07-25 2003-02-07 Yokogawa Electric Corp Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法
JP2004144488A (ja) * 2002-10-21 2004-05-20 Renesas Technology Corp 半導体試験装置
JP4264931B2 (ja) * 2002-11-25 2009-05-20 株式会社キョウセイテックコンサルタント 特許技術に於ける実施権対価設定支援システム、並びに、これに使用される記録媒体
JP2006078394A (ja) * 2004-09-10 2006-03-23 Toshiba Microelectronics Corp テストパターン生成管理システム及びテストパターン生成管理方法
US20080086664A1 (en) * 2006-09-29 2008-04-10 Teradyne, Inc. Tester input/output sharing
CN101523232A (zh) * 2006-09-29 2009-09-02 泰拉丁公司 联网测试系统
US20100313089A1 (en) * 2008-07-18 2010-12-09 Janusz Rajski Scan Test Application Through High-Speed Serial Input/Outputs
JP4617401B1 (ja) * 2009-09-10 2011-01-26 株式会社アドバンテスト 試験装置および試験方法
WO2011132352A1 (ja) * 2010-04-19 2011-10-27 株式会社アドバンテスト 試験装置および試験方法

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