KR20170042214A

KR20170042214A - 시험 장치, 시험 신호 공급 장치, 시험 방법 및 컴퓨터 판독 가능한 기록 매체

Info

Publication number: KR20170042214A
Application number: KR1020160024198A
Authority: KR
Inventors: 코지 타카하시
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2015-10-08
Filing date: 2016-02-29
Publication date: 2017-04-18
Also published as: JP6386434B2; TW201713960A; TWI618941B; CN106569051A; KR101801207B1; JP2017072509A; US20170102429A1

Abstract

[과제] 시험 장치에 설치되는 패턴 발생기의 수를 저감시켜 시험 비용을 저감한다.
[해결 수단] 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스의 시험 중에, 피시험 디바이스에 공급해야 할 시험 패턴을 패킷화하여 송신하는 패킷 송신부와, 패킷 송신부에 의해 송신된 패킷을 전송하는 패킷 전송부와, 패킷 전송부를 통해서 전송된 시험 패턴을 수신하는 패킷 수신부와, 패킷 수신부에 의해 수신된 시험 패턴을 버퍼링하는 버퍼부와, 버퍼부로부터 취득한 시험 패턴에 따른 시험 신호를 피시험 디바이스에 공급하는 시험 신호 공급부를 포함하는 시험 장치 및 시험 방법을 제공한다.

Description

시험 장치, 시험 신호 공급 장치, 시험 방법 및 컴퓨터 판독 가능한 기록 매체{TEST APPARATUS, TEST SIGNAL SUPPLYING APPARATUS, TEST METHOD, AND COMPUTER-READABLE RECORDING MEDIUM}

본 발명은, 시험 장치, 시험 신호 공급 장치, 시험 방법, 및 컴퓨터 판독 가능한 기록 매체에 관한 것이다.

종래, 피시험 디바이스를 시험하는 시험 장치는, 시험 패턴을 발생하는 패턴 발생기를 피시험 디바이스의 근방에 마련하고, 시험 개시의 신호에 따라 해당 패턴 발생기가 시험 패턴을 발생하여 피시험 디바이스에 공급하였다(관련 문헌으로서 예를 들면, 특허 문헌 1 ~ 5 참조).

일본특허공개 2003-35753호 공보 일본특허공개 평4-264931호 공보 일본특허공개 2004-144488호 공보 일본특허공개 2001-155497호 공보 일본특허공개 평10-160808호 공보

이러한 패턴 발생기는, 피시험 디바이스의 시험 사이클을 고속으로 실행하기 위하여, ASIC 및/또는 FPGA 등을 이용한 하드웨어에 의한 전용의 설계에 의해 실현 하였다. 따라서, 1대의 시험 장치로 복수의 피시험 디바이스를 측정하는 경우, 복수의 피시험 디바이스의 근방에 고가의 패턴 발생기를 각각 마련하게 되어, 시험 장치의 비용이 증가하였다. 또한, 시험 패턴 발생기의 변경은, 하드웨어의 변경을 수반하는 경우가 있어, 이 경우, 복수의 패턴 발생부를 전부 변경하게 되어 노력과 비용이 증가하였다.

본 발명의 제1 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스의 시험 중에, 피시험 디바이스에 공급해야 할 시험 패턴을 패킷화해 송신하는 패킷 송신부와, 패킷 송신부에 의해 송신된 패킷을 전송하는 패킷 전송부와, 패킷 전송부를 통해서 전송된 시험 패턴을 수신하는 패킷 수신부와, 패킷 수신부에 의해 수신된 시험 패턴을 버퍼링하는 버퍼부와, 버퍼부로부터 취득한 시험 패턴에 따른 시험 신호를 피시험 디바이스에 공급하는 시험 신호 공급부를 구비하는 시험 장치 및 시험 방법을 제공한다.

본 발명의 제2 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 설치되는 시험 신호 공급 장치에 있어서, 피시험 디바이스에 공급하는 시험 패턴을 패킷에 의해 전송하는 패킷 전송부로부터 피시험 디바이스의 시험 중에 시험 패턴을 수신하는 패킷 수신부와, 패킷 수신부에 의해 수신된 시험 패턴을 버퍼링하는 버퍼부와, 버퍼부로부터 취득한 시험 패턴에 따른 시험 신호를 피시험 디바이스에 공급하는 시험 신호 공급부를 구비하는 시험 신호 공급 장치를 제공한다.

본 발명의 제3 태양에서는, 컴퓨터에 실행되어, 제1 태양의 시험 장치가 이용하는 시험 패턴을 발생시키는 프로그램을 기록하는 컴퓨터 판독 가능한 기록 매체에 있어서, 해당 프로그램은, 컴퓨터를, 피시험 디바이스의 시험 중에, 피시험 디바이스에 공급해야 할 시험 패턴을 발생하는 패턴 발생부와, 발생한 시험 패턴을 패킷화하여 송신하는 패킷 송신부로서 기능시키는 컴퓨터 판독 가능한 기록 매체를 제공한다.

덧붙여, 상기의 발명의 개요는, 본 발명의 필요한 특징을 전부 열거한 것은 아니다. 또한, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

도 1은 본 실시 형태에 따른 시험 장치(100)의 구성예를 DUT(10)와 함께 도시한다.
도 2는 본 실시 형태에 따른 시험 장치(100)의 동작 플로우의 일례를 도시한다.
도 3은 본 실시 형태에 따른 시험 장치(100)의 제1 변형예를 DUT(10)와 함께 도시한다.
도 4는 본 실시 형태에 따른 시험 장치(100)의 제2 변형예를 DUT(10)와 함께 도시한다.
도 5는 본 실시 형태에 따른 시험 장치(100)의 제3 변형예를 DUT(10)와 함께 도시한다.
도 6는 본 실시 형태에 따른 서버 장치(20)로서 기능하는 컴퓨터(1900)의 하드웨어 구성의 일례를 도시한다.

이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 특허청구범위에 포함되는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.

도 1은 본 실시 형태에 따른 시험 장치(100)의 구성예를 DUT(10)와 함께 도시한다. 시험 장치(100)는, 피시험 디바이스를 시험한다. 시험 장치(100)는, 시험 패턴을 발생하는 패턴 발생기를 피시험 디바이스와 접속하는 테스트 헤드와는 다른 위치에 마련해 패턴 발생기의 수를 저감시킨다. 또한, 도 1에 있어서, 피시험 디바이스를 DUT(10)로 도시한다. DUT(10)는, 예를 들면, 아날로그 회로, 디지털 회로, 메모리 및/또는 시스템·온·칩(SOC) 등의 디바이스이다.

시험 장치(100)는, DUT(10)를 시험하기 위한 시험 패턴에 기초하는 시험 신호를 DUT(10)에 입력하여, 시험 신호에 따라 DUT(10)가 출력하는 출력 신호에 기초하여 DUT(10)의 양부를 판정한다. 시험 장치(100)는, 서버 장치(20)와, 패킷 전송부(130)와, 테스트 헤드(30)를 구비한다.

서버 장치(20)는, 시험 장치(100)가 이용하는 시험 패턴을 생성하고, 패킷 전송부(130)를 통해서, DUT(10)에 접속된 테스트 헤드(30)에 해당 시험 패턴을 전송한다. 서버 장치(20)는, EWS(Engineering Work Station： 엔지니어링 워크스테이션), 워크스테이션 및 PC 등의 가운데 어느 하나이어도 되고, 또한, 이들의 조합이어도 된다. 서버 장치(20)는, 패턴 발생부(110)와 패킷 송신부(120)를 가진다.

패턴 발생부(110)는, DUT(10)에 공급해야 할 시험 패턴을 발생한다. 패턴 발생부(110)는, 해당 시험 장치(100)가 DUT(10)의 시험 중에, 시험 패턴을 발생하여도 된다. 이 대신에 또는 이에 더하여, 패턴 발생부(110)는, 해당 시험 장치(100)가 DUT(10)의 시험 전에, 시험 패턴을 발생해도 된다. 패턴 발생부(110)는, 소프트웨어 또는 하드웨어의 동작에 기초하여 시험 패턴을 발생한다. 도 1은 패턴 발생부(110)가 소프트웨어 및 하드웨어의 동작에 기초하여, 시험 패턴을 각각 발생하는 예를 설명한다. 패턴 발생부(110)는, 메모리(112)와, CPU(114)와, 알고리드믹 패턴 발생기(116)를 포함한다.

메모리(112)는, DUT(10)를 시험하기 위한 시험 프로그램을 격납한다. 이 대신에 또는 이에 더하여, 메모리(112)는, DUT(10)에 공급해야 할 시험 패턴을 격납하여도 된다. 이 경우, 메모리(112)는, 서버 장치(20)의 외부 또는 내부에서 미리 생성된 시험 패턴을 격납하여도 된다. 또한, 메모리(112)는, 패턴 발생부(110)가 패턴을 발생시키는 과정에서 생성하는(또는 이용하는) 중간 데이터, 산출 결과, 및 파라미터 등을 각각 기억하여도 된다. 또한, 메모리(112)는, 서버 장치(20) 내의 각 부의 요구에 따라, 기억한 데이터 등을 요구원에 공급하여도 된다.

CPU(114)는, 시험 프로그램을 실행하여 시험 패턴을 생성한다. 이 경우, CPU(114)는, 메모리(112)가 격납한 시험 프로그램을 독출해 실행하여도 된다. 이 대신에 또는 이에 더하여, CPU(114)는, 메모리(112)에 격납된 시험 패턴을 송신하도록 지시하여도 된다. 이 대신에 또는 이에 더하여, CPU(114)는, 알고리드믹 패턴 발생기(116)에 시험 패턴의 발생을 지시하여도 된다.

알고리드믹 패턴 발생기(116)는, 미리 정해진 알고리즘을 실장한 하드웨어에 의해 시험 패턴을 발생한다. 알고리드믹 패턴 발생기(116)는, FPGA 및/또는 ASIC 등을 포함하여도 된다.

이상과 같이, 본 실시 형태에 따른 패턴 발생부(110)는, CPU(114)에 의한 소프트웨어의 실행으로 생성한 시험 패턴, 메모리(112)가 격납한 시험 패턴 및 알고리드믹 패턴 발생기(116)가 발생하는 시험 패턴 중 적어도 1개를 패킷 송신부(120)에 공급한다. 또한, 패턴 발생부(110)는, 소프트웨어의 실행, 메모리(112)의 격납 및 하드웨어의 발생이라는 세 가지 패턴 발생 기능 중, 하나 또는 복수의 기능을 가지고 패턴을 발생시켜도 된다.

패킷 송신부(120)는, DUT(10)의 시험 중에, DUT(10)에 공급해야 할 시험 패턴을 패킷화하여 송신한다. 패킷 송신부(120)는, 패턴 발생부(110)로부터 수취한 시험 패턴을 패킷화하여 송신한다. 여기서, 패킷 송신부(120)는, 예를 들면, DUT(10)의 시험 전에 생성된 시험 패턴을, DUT의 시험 중에 패킷화하여 송신한다. 이 대신에 또는 이에 더하여, 패킷 송신부(120)는, DUT(10)의 시험 중에 생성된 시험 패턴을 DUT의 시험 중에 패킷화하여 송신하여도 된다.

패킷 송신부(120)는, 시험 패턴을 일부씩 패킷화하여 송신하여도 된다. 패킷 송신부(120)는, 일례로서, 시험 패턴의 일부와 해당 시험 패턴의 일부의 송신처의 정보 등을 포함한 헤더 정보를, 미리 정해진 데이터 사이즈로 하여 패킷화한다. 패킷 송신부(120)는, 복수의 송신처에 송신하는 복수의 시험 패턴의 일부를 1개의 패킷으로 하는 경우, 복수의 송신처의 정보와 송신해야 할 시험 패턴의 패킷 내에서의 위치와 해당 송신처를 대응시킨 정보를 포함하는 헤더 정보를, 미리 정해진 데이터 사이즈로 하여 패킷화하여도 된다.

또한, 패킷 송신부(120)는, 예를 들면, 패턴 발생부(110)가 생성한 시험 패턴을 DMA 전송한다. 패킷 송신부(120)는, 일례로서, 메모리(112)에 격납된 시험 패턴을 DMA 전송에 의해 패킷 전송부(130)에 송신한다. 또한, 패킷 송신부(120)는, CPU(114)가 소프트웨어의 실행으로 생성한 시험 패턴 및/또는 알고리드믹 패턴 발생기(116)가 발생하는 시험 패턴을 DMA 전송에 의해 패킷 전송부(130)에 송신하여도 된다. 패킷 송신부(120)는, 패킷 전송부(130)를 통해서 테스트 헤드(30)에 시험 패턴을 전송한다.

패킷 전송부(130)는, 패킷 송신부(120)에 의해 송신된 패킷을 테스트 헤드(30)에 전송한다. 패킷 전송부(130)는, 규격화된 방식을 이용하여 패킷을 전송하여도 된다. 패킷 전송부(130)는, 일례로서, 이더넷(등록 상표) 규격을 이용해 패킷을 전송하여도 된다. 이 경우, 패킷 전송부(130)는, 네트워크의 일부 또는 전부이어도 된다. 또한, 패킷 전송부(130)는, 다른 네트워크 등에 접속되어도 된다. 또한, 패킷 전송부(130)는, 장치 사이를 직접 접속하는 P2P(Peer to Peer： 피어 투 피어) 접속으로 패킷을 전송하여도 된다.

패킷 전송부(130)는, 분기, 분배 및 스위칭 등의 기능을 가져 패킷을 전송하여도 된다. 도 1은 패킷 전송부(130)가 패킷을 분기하는 기능을 가지는 예를 나타낸다. 이 경우, 패킷 전송부(130)는 분기기(132)를 가진다. 분기기(132)는, 패킷 송신부(120)로부터 수취한 패킷을 분기한다. 분기기(132)는, 일례로서, 패킷의 송신처를 포함하는 헤더 정보 등을 참조하여, 해당 패킷에 포함되는 데이터를 대응하는 송신처로 분기한다. 분기기(132)는, 테스트 헤드(30)의 내부의 대응하는 송신처로 패킷을 분기한다.

테스트 헤드(30)는, 1 또는 복수의 DUT(10)에 접속되어, 전송된 시험 패턴에 기초하여, 해당 DUT(10)를 시험한다. 도 1은 테스트 헤드(30)가 1개의 DUT(10)에 접속되어 해당 DUT(10)를 시험하는 예를 나타낸다. 테스트 헤드(30)는, 채널 회로(140)와 동기부(150)를 가진다.

채널 회로(140)는, DUT(10)에 접속되는 적어도 1개의 시험 단자에 대응하여 설치되어, 전송된 시험 패턴에 기초하는 시험 신호 및 시험 신호에 따른 응답 신호를 주고 받는다. 여기서, 시험 단자는, DUT(10)에 설치된 1 또는 복수의 입출력 단자에 대응하여, 채널 회로(140)에 1 또는 복수개 설치되어도 된다. 즉, 채널 회로(140)는, DUT(10)의 1 또는 복수의 입출력 단자마다, 복수개 설치되어도 된다. 도 1은, 채널 회로(140)가, DUT(10)의 입출력 단자마다 복수개 설치되는 예를 도시한다. 또한, 이러한 1개의 DUT에 대응하여 설치되는 복수의 채널 회로(140)를, 채널 그룹 회로라 한다. 채널 그룹 회로(복수의 채널 회로(140))의 각각은, 패킷 수신부(142)와, 버퍼부(144)와, 시험 신호 공급부(146)와, 비교부(148)와, 타이밍 발생부(152)를 포함한다.

패킷 수신부(142)는, 패킷 전송부(130)를 통해서 전송된 시험 패턴을 수신한다. 패킷 수신부(142)는, 일례로서, 수신한 패킷의 헤더 정보를 제외한 데이터를 버퍼부(144)에 공급한다. 즉, 패킷 수신부(142)는, 수신한 시험 패턴의 정보를 버퍼부(144)에 공급한다.

버퍼부(144)는, 패킷 수신부(142)에 의해 수신된 시험 패턴을 버퍼링한다. 버퍼부(144)는, 패킷 수신부(142)가 수신한 1 또는 복수의 패킷마다 버퍼링하여, 시험 패턴을 일부씩 축적하여도 된다. 버퍼부(144)는, 버퍼링하여 축적한 시험 패턴의 일부를 시험 신호 공급부(146)에 공급한다. 버퍼부(144)는, FIFO 회로를 포함하여도 되고, 시간적으로 먼저 버퍼링한 데이터를, 시간적으로 후에 버퍼링된 데이터보다 먼저 시험 신호 공급부(146)에 공급하여도 된다.

시험 신호 공급부(146)는, 버퍼부(144)로부터 취득한 시험 패턴에 따른 시험 신호를 DUT(10)에 공급한다. 시험 신호 공급부(146)는, 드라이버 회로를 가져도 되고, 해당 드라이버 회로를 통해서 미리 정해진 신호 전압 범위의 시험 신호를 DUT(10)에 공급하여도 된다. 또한, 시험 신호 공급부(146)는, 시험 신호에 따라 DUT(10)가 출력하는 응답 신호의 기댓값을 생성하여도 된다. 이 경우, 시험 신호 공급부(146)는, 생성한 기댓값을 비교부(148)에 공급한다.

비교부(148)는, 시험 신호에 따라 DUT(10)가 출력하는 응답 신호를 수신한다. 비교부(148)는, 컴퍼레이터 회로를 포함하여도 되고, 이 경우, 해당 컴퍼레이터 회로에 의해 DUT(10)의 응답 신호와 임계값을 비교하여, 응답 신호의 데이터값을 취득하여도 된다. 비교부(148)는, DUT(10)의 응답 신호에 포함되는 데이터값과 시험 신호 공급부(146)가 생성하는 기댓값을 비교하고, 비교 결과에 기초하여 DUT(10)의 양부를 판정하여도 된다.

타이밍 발생부(152)는, DUT(10)에 시험 패턴을 공급하는 타이밍을 발생한다. 타이밍 발생부(152)는, 일례로서, 버퍼부(144)가 시험 패턴을 버퍼링하여 축적한 양에 기초하여, 시험 패턴을 공급하는 타이밍 신호를 발생시킨다. 즉, 타이밍 발생부(152)는, 서버 장치(20)가 패킷을 테스트 헤드(30)에 전송하는 타이밍과는 별개 독립의 타이밍 신호를 발생하여 시험 신호 공급부(146)에 공급한다.

이에 의해, 시험 신호 공급부(146)는, 버퍼부(144)에 버퍼링된 시험 패턴에 따른 시험 신호를, 타이밍 발생부(152)가 발생하는 타이밍에 DUT(10)에 공급한다. 또한, 타이밍 발생부(152)는, 비교부(148)에 응답 신호를 수신하는 타이밍 신호 및/또는 기댓값과의 비교 타이밍 신호 등을 공급하여도 된다. 이와 같이, 타이밍 발생부(152)는, 채널 회로(140)의 타이밍 제어 기능을 가져도 된다.

동기부(150)는, 복수의 채널 회로(140)(즉, 채널 그룹 회로)의 동기를 취한다. 즉, 동기부(150)는, 1개의 DUT(10)에 설치된 입출력 단자와 주고 받는 복수의 시험 신호 및 응답 신호의 송수신 타이밍을 동기 제어한다. 동기부(150)는, 동기 타이밍 신호를 생성하여, 복수의 채널 회로(140)가 각각 가지는 타이밍 발생부(152)에 해당 동기 타이밍 신호를 공급하여 동기 제어하여도 된다. 또한, 다른 입출력 단자 사이의 시험 신호 및 응답 신호의 송수신 타이밍을 동기시키지 않아도 문제 없이 동작하는 DUT(10)를 이용하는 경우, 동기부(150)는 없어도 된다.

이상의 본 실시 형태에 따른 시험 장치(100)는, 테스트 헤드(30)와는 다른 서버 장치(20)에 패턴 발생부(110)가 설치된다. 그리고, 패턴 발생부(110)는, DUT(10)의 복수의 입출력 단자의 각각에 대응하여 송신해야 할 시험 패턴을 생성하여, 복수의 입출력 단자의 각각에 대응하는 채널 회로(140)에 각각 전송하도록 패킷 송신한다. 이에 의해, 시험 장치(100)는, DUT(10)의 입출력 단자에 대응한 채널 회로마다 패턴 발생부(110)를 마련할 일 없이, 예를 들면, 1개의 DUT(10)에 대응한 1개의 패턴 발생부를 이용하는 것으로, 해당 DUT(10)를 시험할 수 있다. 이러한 시험 장치(100)의 동작을 다음에 설명한다.

도 2는 본 실시 형태에 따른 시험 장치(100)의 동작 플로우의 일례를 도시한다. 우선, 패턴 발생부(110)는, 시험의 개시 전에 시험 패턴을 발생한다(S210). 패턴 발생부(110)는, 이용하는 시험 패턴에 따라, 발생시키는 수단을 선택하여도 된다. 패턴 발생부(110)는, 단순 알고리즘 및 간이한 프로그램 등으로 패턴을 발생할 수 있는 경우, CPU(114)가 대응하는 프로그램을 메모리(112)로부터 독출하여, CPU(114)가 해당 프로그램을 실행하는 것으로 시험 패턴을 발생시켜도 된다.

또한, 패턴 발생부(110)는, 시험 패턴이 복잡한 알고리즘 등에 의해 생성되는 경우, 해당 시험 패턴을 알고리드믹 패턴 발생기(116)에 발생시켜도 된다. 이 대신에, 패턴 발생부(110)는, 미리 내부 또는 외부에서 생성해 메모리(112)에 기억시킨 시험 패턴을 패킷 송신부(120)에 공급하여도 된다. 이에 의해, 패턴 발생부(110)는, CPU(114)의 부하를 경감시킬 수 있다. 또한, 패턴 발생부(110)는, 발생한 시험 패턴을 DMA 전송시켜도 되고, 이에 의해, CPU(114)의 부하를 경감시켜 대용량의 시험 패턴을 고속으로 전송시킬 수 있다.

패턴 발생부(110)는, 발생시킨 시험 패턴을 순차적으로 전송시킨다. 패턴 발생부(110)는, 시험 중지 등의 지시가 없는 경우, 테스트 헤드(30)의 동작과는 독립적으로 시험 패턴의 발생이 종료할 때까지 시험 패턴의 전송을 계속시켜도 된다.

다음으로, 패킷 송신부(120)는, DUT(10)의 시험 전부터 패턴 발생부(110)가 생성한 시험 패턴을 송신한다(S220). 패킷 송신부(120)는, 시험 패턴을, 패킷 전송부(130)를 통해서 테스트 헤드(30)의 대응하는 채널 회로(140)에 송신한다. 그리고, 채널 회로(140)의 각각이 가지는 버퍼부(144)는 수취한 시험 패턴을 버퍼링한다(S230).

타이밍 발생부(152)는, 버퍼부(144)가 시험 패턴을 버퍼링하여 축적한 양이 미리 정해진 임계값을 넘은 것에 따라, 시험 패턴을 공급하는 타이밍을 발생시켜, 시험 신호 공급부(146)에 공급한다. 이에 의해, 시험 신호 공급부(146)는 DUT(10)의 시험을 개시한다(S240).

또한, 타이밍 발생부(152)는, 패킷 전송부(130)의 전송량, 버퍼부의 버퍼 용량 및 시험 신호 공급부(146) 및 비교부(148)의 시험 속도 등에 따라, 축적량의 임계값을 정하여도 된다. 또한, 동기부(150)가 채널 그룹 회로의 동기를 취하는 경우, 타이밍 발생부(152)는, 동기부(150)로부터 동기 신호를 수취한 것을 조건으로, 버퍼부(144)의 축적량이 미리 정해진 임계값을 넘은 것에 따라 시험 패턴을 공급하는 타이밍을 발생시켜도 된다.

시험 신호 공급부(146)는, 시험 패턴에 따른 시험 신호를 순차적으로 DUT(10)에 공급한다. 시험 신호 공급부(146)는, 버퍼부(144)에 버퍼링된 시험 패턴이 전부 DUT(10)에 공급될 때까지, 시험 신호의 공급을 계속시킨다. 또한, 시험 신호 공급부(146)는, 버퍼부(144)로부터 취득한 시험 패턴이, 웨이트 사이클의 삽입을 허가하는 웨이트 허가 코드를 포함하는 한편, 버퍼부(144)에 버퍼링된 시험 패턴의 잔량이 기준 이하인 경우에, DUT(10)에 공급하는 시험 신호에 웨이트 사이클을 삽입하여도 된다.

이에 의해, 시험 신호 공급부(146)는, 시험 신호의 공급에 있어서, 웨이트 사이클을 삽입하는 제어를 실행할 수 있다. 또한, 시험 신호 공급부(146)는, 삽입한 웨이트 사이클의 사이에 버퍼부(144)에 축적되는 시험 패턴이 오버 플로우되지 않는 정도로, 버퍼부(144)의 시험 패턴의 잔량의 기준을 정해 버퍼부(144)의 빈 영역을 확보하여도 된다.

또한, 시험 신호 공급부(146)는, 버퍼부(144)로부터 취득한 시험 패턴이, 버퍼부(144)의 사이즈 미만인 범위 내에서의 분기 명령을 포함하는 경우에, 이미 버퍼링된 분기처의 시험 패턴으로 분기하여도 된다. 이에 의해, 시험 신호 공급부(146)는, 시험 신호의 공급에 있어서, 시험 패턴의 분기 제어를 실행할 수 있다. 또한, 시험 장치(100)는, 버퍼부(144)의 사이즈 이상인 범위 내에서의 분기 명령을 실행하는 경우, 패킷 송신부(120)의 패킷 송신 단계에서 해당 분기 명령을 실행하여도 된다.

또한, 버퍼부(144)는, 버퍼링된 시험 패턴을 사용후에 미리 정해진 사이클 개수만큼 유지하여도 된다. 이 경우, 시험 신호 공급부(146)는, 버퍼부(144)로부터 취득한 시험 패턴이, 전방 분기 명령을 포함하는 경우에, 버퍼부(144)에 유지된 사용이 끝난 시험 패턴으로 분기한다. 이와 같이, 본 실시 형태에 따른 시험 신호 공급부(146)는, 버퍼부(144)에 버퍼링된 시험 패턴을 이용하여 분기 명령을 실행할 수 있다. 이에 의해, 패킷 송신부(120) 측의 부담을 경감시켜, 안정적인 패킷 송신을 실행시킬 수 있다.

또한, 시험 신호 공급부(146)는, DUT(10)에 시험 신호의 공급을 계속하고 있는 동안에, 버퍼부(144)에 버퍼링한 시험 패턴이 부족한 경우, 버퍼부(144)에 언더 플로우(underflow)가 발생하였다고 판단한다(S250: 예). 이 경우, 시험 신호 공급부(146)는, DUT(10)의 시험이 실패하였다고 판단해, 시험을 중지 또는 중단한다(S260). 시험 신호 공급부(146)는, 시험의 중지를 서버 장치(20)에 지시하여도 되고, 서버 장치(20)는, 해당 지시에 따라, 시험 동작을 중지해, 유저 등에 시험 실패를 통지하여도 된다.

또한, 시험 신호 공급부(146)가, 버퍼부(144)의 시험 패턴의 부족 없이, 시험 신호의 공급을 종료시킨 경우(S250: 아니오), 비교부(148)는, 시험 신호에 따라 DUT(10)가 출력하는 응답 신호를 수신한다. 비교부(148)는, DUT(10)의 응답 신호에 포함되는 데이터값과 시험 신호 공급부(146)가 생성하는 기댓값을 비교하여, DUT(10)의 양부를 판정한다(S270).

시험 장치(100)는, 시험을 계속하는 경우, 다음의 시험에 따른 시험 패턴을 패턴 발생부(110)에 발생시킨다(S280: 아니오). 시험 장치(100)는, 실행해야 할 시험이 종료될 때까지, S210 내지 S270의 동작을 반복하여도 된다. 시험 장치(100)는, 실행해야 할 시험이 종료된 경우, 시험을 종료시킨다(S280: 예).

이상과 같이, 본 실시 형태에 따른 시험 장치(100)는, 서버 장치(20)의 시험 패턴의 발생 및 송신 동작과 테스트 헤드(30)의 시험 동작을, 버퍼부(144)의 버퍼링 동작이 잘못되지 않는 범위에서, 각각 별개 독립적으로 실행시킬 수 있다. 이에 의해, 테스트 헤드(30)와는 별개 독립의 서버 장치(20)가 시험 패턴을 발생시킬 수 있으므로, 테스트 헤드(30)의 패턴 발생부(110)를 생략할 수 있다.

또한, 패킷 전송부(130)는, 서버 장치(20)가 발생시킨 시험 패턴을 분기, 분배 및 스위칭 등의 기능을 가져 전송할 수 있으므로, 시험 장치(100)에 설치되는 패턴 발생부(110)의 수를 저감시킬 수 있다. 또한, 패턴 발생부(110)는, 서버 장치(20)라고 하는 범용의 장치를 이용해 구성되므로, 전용으로 설계하는 노력을 줄일 수 있다. 또한, 패턴 발생부(110)는, 시험 패턴의 발생 동작의 일부 또는 전부를 소프트웨어에 의해 실행할 수 있으므로, 패턴의 일부인 패턴 제어 명령의 변경이 발생하여도, 노력 및 비용을 들이지 않고 용이하게 실행할 수 있다.

또한, 시험 장치(100)에 설치되는 패턴 발생부(110)의 수를 저감할 수 있으므로, 패턴 발생부(110)의 하드웨어의 변경이 발생하였다고 해도, 일괄적으로 변경할 수 있다. 이와 같이, 본 실시 형태에 따른 시험 장치(100)는, 해당 시험 장치(100)에 설치되는 패턴 발생기의 수를 저감시키는 한편, 시험 패턴 발생 동작의 일부 또는 전부를 소프트웨어에 의해 실행하므로, 시험 비용을 저감시킬 수 있다.

이상의 본 실시 형태에 따른 시험 장치(100)는, 1개의 DUT(10)를 시험하는 예를 설명했다. 이에 더하여, 시험 장치(100)는, 복수의 DUT(10)를 시험하여도 된다. 이 경우, 시험 장치(100)는, 1개의 채널 그룹 회로가 복수의 DUT(10)를 시험 하여도 되고, 이 대신에, 복수의 채널 그룹 회로가 복수의 DUT(10)에 대응하여 각각 시험하여도 된다. 시험 장치(100)가, 복수의 DUT(10)에 대응하여, 복수의 채널 그룹 회로를 가지는 예를 다음에 설명한다.

도 3은 본 실시 형태에 따른 시험 장치(100)의 제1 변형예를 DUT(10)와 함께 도시한다. 도 3은 2개의 채널 그룹 회로를 가지는 시험 장치(100)가, 채널 그룹 회로마다 DUT(10)에 접속되어 2개의 DUT(10)를 각각 시험하는 예를 나타낸다. 제1 변형예의 시험 장치(100)에 있어서, 도 1에 도시한 본 실시 형태에 따른 시험 장치(100)의 동작과 실질적으로 동일한 것에는 동일한 부호를 부여하고 설명을 생략한다.

시험 장치(100)는, 테스트 헤드(30)에, DUT(10)에 접속되는 적어도 1개의 시험 단자에 대응하여 설치되어 각각이 버퍼부(144) 및 시험 신호 공급부(146)를 가지는 복수의 채널 그룹 회로를 구비한다. 시험 장치(100)는, 채널 그룹 회로마다 동기를 취하여도 되고, 이 경우, 채널 그룹 회로마다 동기부(150)를 마련하여도 된다. 도 3은, 2개의 DUT(10)에 대응하는 2개의 채널 그룹 회로와, 해당 2개의 채널 그룹 회로의 동기를 각각 제어하는 2개의 동기부(150)를 구비하는 시험 장치(100)를 나타낸다.

또한, 도 3은, 2개의 DUT(10)에 대해서 동종 또는 실질적으로 동일한 시험을 실행하는 예를 나타낸다. 즉, 도 3은, 시험 장치(100)가 1개의 서버 장치(20)를 구비하여 1개의 패턴 발생부(110)가 발생시킨 시험 패턴을, 2개의 채널 그룹 회로를 통해서 2개의 DUT(10)에 각각 공급하는 예를 나타낸다. 패킷 송신부(120)는, 도 1에 도시된 시험 장치(100)의 패킷 송신부(120)와 마찬가지로, 패턴 발생부(110)가 발생시킨 시험 패턴을 패킷화하여 송신하여도 된다. 또한, 패킷 송신부(120)는, 패킷의 헤더에 송신처의 채널 그룹 회로의 지시를 더하여도 된다.

패킷 전송부(130)는, 패킷 송신부(120)에 의해 송신된 패킷을, 2 이상의 채널 그룹 회로에 멀티 캐스트한다. 이 경우, 패킷 전송부(130)는, 패킷 송신부(120)로부터 수취한 패킷을 n 분배하는 분배기(134)를 가지고, n개의 채널 그룹 회로에 멀티 캐스트하여도 된다. 도 3은, 분배기(134)가 수취한 패킷을 2개의 채널 그룹 회로로 등분배하는 예를 나타낸다.

또한, 패킷 전송부(130)는, 복수의 채널 그룹 회로에 대응하는 복수의 분기기(132)가 설치되고, 해당 복수의 분기기(132)는 패킷 송신부(120)로부터 수취한 패킷을 각각 분기한다. 도 3은, 2개의 채널 그룹 회로에 대응하는 2개의 분기기(132)가, 분배기(134)로부터 각각 수취한 패킷을 대응하는 채널 회로(140)로 분기하는 예를 나타낸다. 이에 의해, 복수의 채널 그룹 회로의 패킷 수신부(142)는, 해당 패킷 수신부(142)가 설치되는 채널 회로(140)에 접속되는 DUT(10)의 입출력 단자에 공급해야 할 시험 패턴을 수신할 수 있다.

그리고, 복수의 채널 그룹 회로의 각각의 버퍼부(144)는, 패킷 수신부(142)가 수신한 패킷에 포함되는, 복수의 채널 그룹 회로의 각각에 대응시킨 시험 패턴을 버퍼링한다. 복수의 채널 그룹 회로의 타이밍 발생부(152)는, 대응하는 버퍼부(144)가 시험 패턴을 버퍼링하여 축적한 양에 기초하여, 시험 패턴을 공급하는 타이밍을 발생시킨다. 복수의 채널 회로(140)가 실행하는 시험의 동작은, 도 1 및 도 2로 설명한 동작과 실질적으로 동일하므로 여기에서는 생략한다.

이상의 제1 변형예의 시험 장치(100)는, 패턴 발생부(110)가 발생해 송신하는 패킷을 복수의 채널 그룹 회로으로 분배하므로, 패턴 발생부(110)의 수를 채널 그룹 회로의 수보다 줄일 수 있다. 또한, 이 경우에 있어서, 패턴 발생부(110)의 동작의 부하는, 도 1 및 도 2로 설명한 시험 장치(100)가 가지는 패턴 발생부(110)의 동작 부하와 실질적으로 동일하므로, 시험 패턴을 안정적으로 공급하면서, 복수의 DUT(10)의 시험을 실행할 수 있다. 따라서, 제1 변형예의 시험 장치(100)는, 해당 시험 장치(100)에 설치되는 패턴 발생기의 수를 저감시켜 시험 비용을 저감할 수 있다.

도 4는 본 실시 형태에 따른 시험 장치(100)의 제2 변형예를 DUT(10)와 함께 도시한다. 도 4는 2개의 채널 그룹 회로를 가지는 시험 장치(100)가 채널 그룹 회로마다 DUT(10)에 접속되어 2개의 DUT(10)를 각각 별개로 시험하는 예를 나타낸다. 제2 변형예의 시험 장치(100)에 있어서, 도 1 및 도 3에 도시한 본 실시 형태에 따른 시험 장치(100)의 동작과 실질적으로 동일한 것에는 동일한 부호를 부여하고 설명을 생략한다.

시험 장치(100)는 테스트 헤드(30)에 복수의 채널 그룹 회로를 구비한다. 시험 장치(100)는, 채널 그룹 회로마다 동기를 취하여도 되고, 이 경우, 채널 그룹 회로마다 동기부(150)를 마련하여도 된다. 도 4는, 도 3과 마찬가지로, 2개의 DUT(10)에 대응하여 2개의 채널 그룹 회로와 해당 2개의 채널 그룹 회로의 동기를 각각 제어하는 2개의 동기부(150)를 구비하는 시험 장치(100)를 도시한다.

또한, 도 4는, 2개의 DUT(10)에 대해서 다른 종류의 시험을 실행하는 예를 나타낸다. 즉, 도 4는, 시험 장치(100)가 패턴 발생부(110)를 가지는 서버 장치(20)를 2개 구비하여 2개의 패턴 발생부(110)가 발생시킨 다른 시험 패턴을, 2개의 DUT(10)에 대응하는 채널 그룹 회로에 각각 공급하는 예를 나타낸다. 이 경우, 패킷 송신부(120)도 서버 장치(20)에 각각 설치되어 패턴 발생부(110)가 발생시킨 시험 패턴을 패킷화해 각각 송신하여도 된다. 또한, 패킷 송신부(120)는, 패킷의 헤더에, 송신처의 채널 그룹 회로의 지시를 더하여도 된다.

패킷 전송부(130)는, 패킷 송신부(120)에 의해 송신된 패킷을, 어느 채널 그룹 회로에 전송할지를 스위칭하는 스위칭부(136)를 가진다. 도 4는, 2개의 패킷 송신부(120)에 의해 송신된 패킷 가운데 어느 하나의 일방을 출력에 접속된 1개의 채널 그룹 회로에 전송하도록 스위칭하는, 2입력 1출력의 스위칭부(136)의 예를 나타낸다. 패킷 전송부(130)는 송신처의 채널 그룹 회로의 수에 대응하여, 복수의 스위칭부(136)를 가져도 된다.

이 경우, 패킷 전송부(130)는, 패킷 송신부(120)으로부터 수취한 패킷을 n 분배하는 분배기(134)를 n개 가지며, 분배기(134)의 각각은, n개의 스위칭부(136)를 통해서 n개의 채널 그룹 회로에 멀티 캐스트하여도 된다. 도 4는, 2개의 분배기(134)의 각각이, 수취한 패킷을 2개의 스위칭부(136)를 통해서 2개의 채널 그룹 회로에 실질적으로 등분 배치하는 예를 나타낸다. 또한, 패킷 전송부(130)는, 복수의 채널 그룹 회로에 대응하는 복수의 분기기(132)가 설치되고, 해당 복수의 분기기(132)는 패킷 송신부(120)로부터 수취한 패킷을 각각 분기한다.

이에 의해, 복수의 채널 그룹 회로의 패킷 수신부(142)는, 해당 패킷 수신부(142)가 설치되는 채널 회로(140)에 접속되는 DUT(10)의 입출력 단자에 공급해야 할 시험 패턴을 수신할 수 있다. 여기서, 시험 장치(100)는, 복수의 서버 장치(20)의 각각으로부터, 다른 시험 패턴을 공급하여도 되고, 패킷 수신부(142)는, 복수의 시험 패턴 가운데, 대응하는 DUT(10)의 입출력 단자에 공급해야 할 시험 패턴을 수신할 수 있다.

이상의 본 실시 형태에 따른 시험 장치(100)는, 타이밍 발생부(152)가 시험 패턴을 DUT(10)에 공급하는 타이밍을 발생시켜, DUT(10)의 시험을 개시하는 예를 설명했다. 이 대신에 또는 이에 더하여, 시험 장치(100)는, 서버 장치(20)가 시험 패턴을 DUT(10)에 공급하는 타이밍을 발생시켜도 된다. 이러한 시험 장치(100)에 대해, 도 5를 이용해 설명한다.

도 5는 본 실시 형태에 따른 시험 장치(100)의 제3 변형예를 DUT(10)와 함께 도시한다. 도 5는, 1개의 채널 그룹 회로를 가지는 시험 장치(100)가, 1개의 DUT(10)에 접속되어 서버 장치(20)가 발생하는 타이밍에 의해 DUT(10)의 시험을 실행하는 예를 나타낸다. 제3 변형예의 시험 장치(100)에 있어서, 도 1에 도시한 본 실시 형태에 따른 시험 장치(100)의 동작과 실질적으로 동일한 것에는 동일한 부호를 부여하고 설명을 생략한다.

제3 변형예의 시험 장치(100)는, 테스트 헤드(30)측으로부터 서버 장치(20)로, 패킷 전송부(130)를 통해서 채널 회로(140)의 상황이 통지된다. 일례로서, 버퍼부(144)가 시험 패턴을 버퍼링하여 축적한 양의 정보가, 서버 장치(20)로 통지된다. 이 경우, 버퍼부(144)가, 패킷 수신부(142)를 통해서 패킷 송신부(120)로 해당 정보를 공급하여도 되고, 이 대신에, 타이밍 발생부(152)가, 패킷 수신부(142)를 통해서 패킷 송신부(120)로 해당 정보를 공급하여도 된다.

또한, 제3의 변형예의 시험 장치(100)는, 패킷 수신부(142)가 해당 정보의 송신 기능을 가지고, 패킷 송신부(120)가 해당 정보의 수신 기능을 가진다. 패킷 송신부(120) 및 패킷 수신부(142)는, 패킷의 송수신 기능을 가지는 것이 바람직하다. 그리고, 제3 변형예의 시험 장치(100)는, 서버 장치(20)가 시험 개시부(210) 및 통지부(220)를 더 가진다.

시험 개시부(210)는, 버퍼부(144)에 시험 패턴이 미리 정해진 양 이상 버퍼링됨에 따라, DUT(10)의 시험을 개시한다. 시험 개시부(210)는, 테스트 헤드(30) 측으로부터 통지되는 버퍼부(144)의 축적량의 정보와, 미리 정해진 양과의 비교 결과에 따라, DUT(10)의 시험을 개시할지 여부를 판단하여도 된다. 시험 개시부(210)는, DUT(10)의 시험을 개시하는 경우, 버퍼부(144)에 시험 개시를 통지한다. 이 경우, 시험 개시부(210)는, 패킷 송신부(120)로부터 시험 개시를 통지하는 타이밍 신호를 패킷 전송부(130) 및 패킷 수신부(142)를 통해서 공급하여도 된다.

이에 의해, 테스트 헤드(30)는, 버퍼부(144)의 버퍼링량에 따른 타이밍에 DUT(10)의 시험을 개시할 수 있다. 또한, 서버 장치(20)는, 테스트 헤드(30)에 공급한 시험 패턴의 버퍼링량을 파악할 수 있다. 즉, 서버 장치(20)는, 테스트 헤드(30) 측의 시험 패턴의 버퍼링 동작이 정상적인지의 여부를 검지할 수 있다.

통지부(220)는, DUT(10)의 시험 중에 버퍼부(144)가 언더 플로우(underflow)가 됨에 따라, 해당 시험 장치(100)에 기인하는 시험 실패를 통지한다. 즉, 통지부(220)는, 테스트 헤드(30) 측의 시험 패턴의 버퍼링 동작에 이상을 검지한 경우, 시험 장치(100)의 유저 등에 해당 이상을 통지한다. 또한, 통지부(220)는, 서버 장치(20)의 표시부 등에, 해당 이상의 검지를 표시하여도 된다. 이에 의해, 서버 장치(20)는, 테스트 헤드(30) 측의 시험 패턴의 버퍼링 동작의 이상을 검지하여 통지할 수 있다. 또한, 서버 장치(20)는, 해당 이상의 검지 결과에 따라, 시험을 중지 또는 중단하여도 된다.

이상과 같이, 본 실시 형태에 따른 서버 장치(20)는, DUT(10)로부터 이간한 위치에서, 시험 패턴을 발생시켜 테스트 헤드(30)에 공급한다. 테스트 헤드(30)는, 공급된 시험 패턴을 이용하여, 서버 장치(20)와의 시험 패턴을 수취하는 타이밍과는 독립된 타이밍에 DUT(10)를 시험한다. 이에 의해, 테스트 헤드(30)에 설치되는 채널 회로(140)는, 시험 패턴을 생성하는 기능이 불필요하게 되어, 수취한 시험 패턴에 따라 DUT(10)를 시험하는 시험 장치(100)에 설치되는 시험 신호 공급 장치로서 동작할 수 있다.

이상의 본 실시 형태에 따른 시험 장치(100)는, 서버 장치(20)가 시험 패턴을 생성하고, 해당 생성한 시험 패턴에 기초하여, 시험 신호 공급부(146)가 시험 신호를 DUT(10)에 공급하는 것을 설명했다. 이 대신에, 시험 장치(100)는, 아날로그 파형을 DUT(10)에 공급하는 임의 파형 발생 장치로서 기능하여도 된다.

이 경우, 서버 장치(20)는, 일례로서, DUT(10)에 공급해야 할 신호 파형의 신호 패턴을 생성하고, 시험 신호 공급부(146)는, DUT(10)에 공급하는 아날로그 신호를 공급한다. 즉, 시험 신호 공급부(146)는 DA 변환기를 포함하고, 서버 장치(20)가 발생한 신호 패턴을 아날로그 신호로 변환하여 DUT(10)에 공급한다. 이러한 시험 장치(100)에 있어서도, 시험 장치(100)는, DUT(10)의 입출력 단자에 대응한 채널 회로마다 패턴 발생부(110)를 마련하지 않고, 해당 DUT(10)를 시험할 수 있다.

도 6은 본 실시 형태에 따른 서버 장치(20)로서 기능하는 컴퓨터(1900)의 하드웨어 구성의 일례를 도시한다. 본 실시 형태에 따른 컴퓨터(1900)는 호스트·컨트롤러(2082)에 의해 서로 접속되는 CPU(2000), RAM(2020), 그래픽·컨트롤러(2075) 및 표시 장치(2080)를 가지는 CPU 주변부와 입출력 컨트롤러(2084)에 의해 호스트·컨트롤러(2082)에 접속되는 통신 인터페이스(2030), 하드 디스크 드라이브(2040), 및 DVD 드라이브(2060)를 가지는 입출력부와 입출력 컨트롤러(2084)에 접속되는 ROM(2010), 플렉서블 디스크·드라이브(2050) 및 입출력 칩(2070)을 가지는 레거시 입출력부를 구비한다.

호스트·컨트롤러(2082)는, RAM(2020)와 높은 전송 레이트로 RAM(2020)를 액세스하는 CPU(2000) 및 그래픽·컨트롤러(2075)를 접속한다. CPU(2000)는, ROM(2010) 및 RAM(2020)에 격납된 프로그램에 기초하여 동작하여, 각 부의 제어를 실시한다. 그래픽·컨트롤러(2075)는, CPU(2000) 등이 RAM(2020) 내에 마련한 프레임·버퍼 상에 생성하는 화상 데이터를 취득하여, 표시 장치(2080) 상에 표시시킨다. 이 대신에, 그래픽·컨트롤러(2075)는, CPU(2000) 등이 생성하는 화상 데이터를 격납하는 프레임·버퍼를 내부에 포함하여도 된다.

입출력 컨트롤러(2084)는, 호스트·컨트롤러(2082)와, 비교적 고속인 입출력 장치인 통신 인터페이스(2030), 하드 디스크 드라이브(2040), DVD 드라이브(2060)를 접속한다. 통신 인터페이스(2030)는, 네트워크를 통해서 다른 장치와 통신한다. 하드 디스크 드라이브(2040)는, 컴퓨터(1900) 내의 CPU(2000)가 사용하는 프로그램 및 데이터를 격납한다. DVD 드라이브(2060)는, DVD-ROM(2095)으로부터 프로그램 또는 데이터를 독출하여, RAM(2020)을 통해서 하드 디스크 드라이브(2040)에 제공한다.

또한, 입출력 컨트롤러(2084)에는, ROM(2010)와 플렉서블 디스크·드라이브(2050), 및 입출력 칩(2070)의 비교적 저속인 입출력 장치가 접속된다. ROM(2010)는, 컴퓨터(1900)가 기동 때에 실행하는 부트·프로그램 및/또는 컴퓨터(1900)의 하드웨어에 의존하는 프로그램 등을 격납한다. 플렉서블 디스크·드라이브(2050)는, 플렉서블 디스크(2090)로부터 프로그램 또는 데이터를 독출하여, RAM(2020)을 통해서 하드 디스크 드라이브(2040)에 제공한다. 입출력 칩(2070)은, 플렉서블 디스크·드라이브(2050)를 입출력 컨트롤러(2084)에 접속하는 동시에, 예를 들면 병렬·포트, 직렬·포트, 키보드·포트, 마우스·포트 등을 통해서 각종 입출력 장치를 입출력 컨트롤러(2084)에 접속한다.

RAM(2020)을 통해서 하드 디스크 드라이브(2040)에 제공되는 프로그램은, 플렉서블 디스크(2090), DVD-ROM(2095), 또는 IC 카드 등의 기록 매체에 격납되어 이용자에 의해 제공된다. 프로그램은, 기록 매체로부터 독출되어 RAM(2020)을 통해서 컴퓨터(1900) 내의 하드 디스크 드라이브(2040)에 인스톨되어 CPU(2000)에서 실행된다.

프로그램은, 컴퓨터(1900)에 인스톨되어 컴퓨터(1900)를 패턴 발생부(110), 메모리(112), CPU(114), 알고리드믹 패턴 발생기(116), 패킷 송신부(120), 시험 개시부(210) 및 통지부(220)로서 기능시킨다.

프로그램에 기술된 정보 처리는, 컴퓨터(1900)에 읽어 들여지는 것으로, 소프트웨어와, 상술한 각종 하드웨어 자원이 협동한 구체적 수단인 패턴 발생부(110), 메모리(112), CPU(114), 알고리드믹 패턴 발생기(116), 패킷 송신부(120), 시험 개시부(210) 및 통지부(220)로서 기능한다. 그리고, 이 구체적 수단에 의해, 본 실시 형태에서의 컴퓨터(1900)의 사용 목적에 따른 정보의 연산 또는 가공을 실현함으로써, 사용 목적에 따른 특유의 서버 장치(20)가 구축된다.

일례로서, 컴퓨터(1900)와 외부의 장치 등의 사이에 통신을 실시하는 경우에는, CPU(2000)는, RAM(2020) 상에 로드된 통신 프로그램을 실행해, 통신 프로그램에 기술된 처리 내용에 기초하여, 통신 인터페이스(2030)에 대해서 통신 처리를 지시한다. 통신 인터페이스(2030)는 CPU(2000)의 제어를 받아, RAM(2020), 하드 디스크 드라이브(2040), 플렉서블 디스크(2090) 또는 DVD-ROM(2095) 등의 기억 장치 상에 마련한 송신 버퍼 영역 등에 기억된 송신 데이터를 독출하여 네트워크에 송신하거나, 또는 네트워크로부터 수신한 수신 데이터를 기억 장치 상에 마련한 수신 버퍼 영역 등에 기입한다. 이와 같이, 통신 인터페이스(2030)는, DMA(다이렉트·메모리·액세스) 방식에 의해 기억 장치와의 사이에 송수신 데이터를 전송하여도 되고, 이 대신에, CPU(2000)가 전원의 기억 장치 또는 통신 인터페이스(2030)로부터 데이터를 독출하여, 전송처의 통신 인터페이스(2030) 또는 기억 장치에 데이터를 기입함으로써 송수신 데이터를 전송하여도 된다.

또한, CPU(2000)는, 하드 디스크 드라이브(2040), DVD 드라이브(2060)(DVD-ROM(2095)), 플렉서블 디스크·드라이브(2050)(플렉서블 디스크(2090)) 등의 외부기억 장치에 격납된 파일 또는 데이터 베이스 등 중에서, 전부 또는 필요한 부분을 DMA 전송 등에 의해 RAM(2020)로 읽어들여 RAM(2020) 상의 데이터에 대해서 각종의 처리를 실시한다. 그리고, CPU(2000)는, 처리를 끝낸 데이터를, DMA 전송 등에 의해 외부 기억 장치에 되쓰기한다. 이러한 처리에 있어서, RAM(2020)는, 외부 기억 장치의 내용을 일시적으로 유지하는 것으로 간주할 수 있기 때문에, 본 실시 형태에서는 RAM(2020) 및 외부 기억 장치 등을 메모리, 기억부 또는 기억 장치 등으로 총칭한다. 본 실시 형태에서의 각종의 프로그램, 데이터, 테이블, 데이터 베이스 등의 각종의 정보는, 이러한 기억 장치 상에 격납되어, 정보 처리의 대상이 된다. 또한, CPU(2000)는, RAM(2020)의 일부를 캐시 메모리에 유지하고, 캐시 메모리 상에서 읽고 쓰기를 실시할 수도 있다. 이러한 형태에 있어서도, 캐시 메모리는 RAM(2020)의 기능의 일부를 담당하기 때문에, 본 실시 형태에서는, 구별해 나타내는 경우를 제외하고, 캐시 메모리도 RAM(2020), 메모리 및/또는 기억 장치에 포함되는 것으로 한다.

또한, CPU(2000)는, RAM(2020)로부터 독출한 데이터에 대해서, 프로그램의 명령 열에 의해 지정된, 본 실시 형태 중에 기재한 각종 연산, 정보의 가공, 조건 판단, 정보의 검색·치환 등을 포함하는 각종의 처리를 실시하고, RAM(2020)에 되쓰기한다. 예를 들면, CPU(2000)는, 조건 판단을 실시하는 경우에 있어서는, 본 실시 형태에서 나타낸 각종의 변수가, 다른 변수 또는 상수와 비교하여, 큰, 작은, 이상, 이하, 동일한 등의 조건을 만족하는지 여부를 판단하고, 조건이 성립한 경우(또는 불성립인 경우)에, 다른 명령 열로 분기하거나, 또는 서브 루틴을 호출한다.

또한, CPU(2000)는, 기억 장치 내의 파일 또는 데이터베이스 등에 격납된 정보를 검색할 수 있다. 예를 들면, 제1 속성의 속성값에 대해 제2 속성의 속성값이 가 각각 대응된 복수의 엔트리가 기억 장치에 격납되어 있는 경우에 있어서, CPU(2000)는, 기억 장치에 격납되어 있는 복수의 엔트리 중에서 제1 속성의 속성값이 지정된 조건과 일치하는 엔트리를 검색하고, 그 엔트리에 격납되어 있는 제2 속성값의 속성값을 독출하는 것으로, 소정의 조건을 만족하는 제1 속성에 대응시킨 제2 속성의 속성값을 얻을 수 있다.

이상으로 나타낸 프로그램 또는 모듈은, 외부의 기록 매체에 격납되어도 된다. 기록 매체로서는, 플렉서블 디스크(2090), DVD-ROM(2095) 외에, DVD, Blu-ray(등록 상표) 또는 CD 등의 광학 기록 매체, MO 등의 광자기 기록 매체, 테이프 매체, IC 카드 등의 반도체 메모리 등을 이용할 수 있다. 또한, 전용 통신 네트워크 또는 인터넷에 접속된 서버 시스템에 마련한 하드 디스크 또는 RAM 등의 기억 장치를 기록 매체로서 사용하여, 네트워크를 통해서 프로그램을 컴퓨터(1900)에 제공하여도 된다.

이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 특허청구범위의 기재로부터 분명하다.

특허 청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리에 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선」, 「다음으로」등을 이용해 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.

10 DUT
20 서버 장치
30 테스트 헤드
100 시험 장치
110 패턴 발생부
112 메모리
114 CPU
116 알고리드믹 패턴 발생기
120 패킷 송신부
130 패킷 전송부
132 분기기
134 분배기
136 스위칭부
140 채널 회로
142 패킷 수신부
144 버퍼부
146 시험 신호 공급부
148 비교부
150 동기부
152 타이밍 발생부
210 시험 개시부
220 통지부
1900 컴퓨터
2000 CPU
2010 ROM
2020 RAM
2030 통신 인터페이스
2040 하드 디스크 드라이브
2050 플렉서블 디스크·드라이브
2060 DVD 드라이브
2070 입출력 칩
2075 그래픽·컨트롤러
2080 표시 장치
2082 호스트·컨트롤러
2084 입출력 컨트롤러
2090 플렉서블 디스크
2095 DVD-ROM

Claims

피시험 디바이스를 시험하는 시험 장치에 있어서,
상기 피시험 디바이스의 시험 중에, 상기 피시험 디바이스에 공급해야 할 시험 패턴을 패킷화하여 송신하는 패킷 송신부라고 상기 패킷 송신부에 의해 송신된 패킷을 전송하는 패킷 전송부;
상기 패킷 전송부를 통해서 전송된 시험 패턴을 수신하는 패킷 수신부;
상기 패킷 수신부에 의해 수신된 시험 패턴을 버퍼링하는 버퍼부; 및
상기 버퍼부로부터 취득한 시험 패턴에 따른 시험 신호를 상기 피시험 디바이스에 공급하는 시험 신호 공급부
를 포함하는,
시험 장치.
제1항에 있어서,
상기 피시험 디바이스에 공급해야 할 시험 패턴을 발생하는 패턴 발생부를 더 포함하는,
시험 장치.
제2항에 있어서,
상기 패턴 발생부는, 상기 피시험 디바이스의 시험 중에, 시험 패턴을 발생하는,
시험 장치.
제2항에 있어서,
상기 패턴 발생부는,
상기 피시험 디바이스를 시험하기 위한 시험 프로그램을 격납하는 메모리; 및
상기 시험 프로그램을 실행해 시험 패턴을 생성하는 CPU
를 포함하는,
시험 장치.
제2항에 있어서,
상기 패턴 발생부는, 미리 정해진 알고리즘을 실장한 하드웨어에 의해 시험 패턴을 발생하는 알고리드믹 패턴 발생기를 가지는,
시험 장치.
제1항에 있어서,
상기 패킷 송신부는, 상기 피시험 디바이스의 시험 전에 생성된 시험 패턴을 상기 피시험 디바이스의 시험 중에 패킷화하여 송신하는,
시험 장치.
제1항에 있어서,
상기 피시험 디바이스에 공급해야 할 시험 패턴을 격납하는 메모리를 포함하고,
상기 패킷 송신부는, 상기 메모리에 격납된 시험 패턴을 DMA 전송에 의해 상기 패킷 전송부로 송신하는,
시험 장치.
제1항에 있어서,
상기 피시험 디바이스에 시험 패턴을 공급하는 타이밍을 발생하는 타이밍 발생부를 더 포함하고,
상기 시험 신호 공급부는, 상기 버퍼부에 버퍼링된 시험 패턴에 따른 시험 신호를, 상기 타이밍 발생부가 발생하는 타이밍에 상기 피시험 디바이스에 공급하는,
시험 장치.
제1항에 있어서,
상기 피시험 디바이스에 접속되는 적어도 1개의 시험 단자에 대응하여 설치되어 각각이 상기 버퍼부 및 상기 시험 신호 공급부를 가지는 복수의 채널 그룹 회로를 구비하는,
시험 장치.
제9항에 있어서,
상기 복수의 채널 그룹 회로의 각각의 상기 버퍼부는, 상기 패킷 수신부가 수신한 패킷에 포함되는, 상기 복수의 채널 그룹 회로의 각각에 대응된 시험 패턴을 버퍼링하는,
시험 장치.
제9항에 있어서,
상기 패킷 전송부는, 상기 패킷 송신부에 의해 송신된 패킷을 2 이상의 채널 그룹 회로에 멀티 캐스트하는,
시험 장치.
제9항에 있어서,
상기 패킷 전송부는, 상기 패킷 송신부에 의해 송신된 패킷을, 어느 채널 그룹 회로에 전송할지를 스위칭하는 스위칭부를 가지는,
시험 장치.
제1항에 있어서,
상기 패킷 송신부는, 상기 피시험 디바이스의 시험 전부터 시험 패턴을 송신 하고,
상기 버퍼부에 시험 패턴이 미리 정해진 양 이상 버퍼링됨에 따라 상기 피시험 디바이스의 시험을 개시하는 시험 개시부를 더 포함하는,
시험 장치.
제1항에 있어서,
상기 피시험 디바이스의 시험 중에 상기 버퍼부가 언더 플로우(underflow)가 됨에 따라, 해당 시험 장치에 기인하는 시험 실패를 통지하는 통지부를 더 구비하는,
시험 장치.
제1항에 있어서,
상기 시험 신호 공급부는, 상기 버퍼부로부터 취득한 시험 패턴이, 웨이트 사이클의 삽입을 허가하는 웨이트 허가 코드를 포함하는 한편, 상기 버퍼부에 버퍼링된 시험 패턴의 잔량이 기준 이하인 경우에, 상기 피시험 디바이스에 공급하는 시험 신호에 웨이트 사이클을 삽입하는,
시험 장치.
제1항 내지 제15항 중 어느 한 항에 있어서,
상기 시험 신호 공급부는, 상기 버퍼부로부터 취득한 시험 패턴이, 상기 버퍼부의 사이즈 미만인 범위 내에서의 분기 명령을 포함하는 경우에, 이미 버퍼링된 분기처의 시험 패턴으로 분기하는,
시험 장치.
제16항에 있어서,
상기 버퍼부는, 버퍼링된 시험 패턴을 사용후에 미리 정해진 사이클 개수만큼 유지해 두고, 상기 시험 신호 공급부는, 상기 버퍼부로부터 취득한 시험 패턴이, 전방 분기 명령을 포함하는 경우에, 상기 버퍼부에 유지된 사용이 끝난 시험 패턴으로 분기하는,
시험 장치.
피시험 디바이스를 시험하는 시험 장치에 설치되는 시험 신호 공급 장치에 있어서,
상기 피시험 디바이스에 공급하는 시험 패턴을 패킷에 의해 전송하는 패킷 전송부로부터, 상기 피시험 디바이스의 시험 중에 시험 패턴을 수신하는 패킷 수신부;
상기 패킷 수신부에 의해 수신된 시험 패턴을 버퍼링하는 버퍼부; 및
상기 버퍼부로부터 취득한 시험 패턴에 따른 시험 신호를 상기 피시험 디바이스에 공급하는 시험 신호 공급부
를 포함하는,
시험 신호 공급 장치.
피시험 디바이스를 시험하는 시험 방법에 있어서,
상기 피시험 디바이스의 시험 중에, 상기 피시험 디바이스에 공급해야 할 시험 패턴을 패킷화하여 송신하는 패킷 송신 단계;
상기 패킷 송신 단계에 의해 송신된 패킷을 전송하는 패킷 전송 단계;
상기 패킷 전송 단계에 의해 전송된 시험 패턴을 수신하는 패킷 수신 단계;
상기 패킷 수신 단계에 의해 수신된 시험 패턴을 버퍼부에 버퍼링하는 버퍼 단계; 및
상기 버퍼부로부터 취득한 시험 패턴에 따른 시험 신호를 상기 피시험 디바이스에 공급하는 시험 신호 공급 단계
를 포함하는,
시험 방법.
컴퓨터에 실행되어, 제1항에 기재된 시험 장치가 이용하는 시험 패턴을 발생시키는 프로그램을 기록하는 컴퓨터 판독 가능한 기록 매체에 있어서,
상기 프로그램은, 상기 컴퓨터를,
피시험 디바이스의 시험 중에, 상기 피시험 디바이스에 공급해야 할 시험 패턴을 발생하는 패턴 발생부; 및
발생한 시험 패턴을 패킷화하여 송신하는 패킷 송신부
로서 기능시키는,
컴퓨터 판독 가능한 기록 매체.