JP2003035753A - Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 - Google Patents

Abstract

(57)【要約】 【課題】 パターンメモリにパターンデータを高速にダ
ウンロードできるＬＳＩテスタ及びＬＳＩテスタにおけ
るパターンデータのダウンロード方法を実現することを
目的にする。 【解決手段】 本発明は、パターンデータを記憶する第
１の記憶部と、被試験対象の複数ピンごとに、複数のパ
ターンメモリと、同時に読み出し又は書き込みが行える
複数の第２の記憶部と、第１の記憶部のパターンデータ
を圧縮する圧縮手段と、この圧縮手段が圧縮したパター
ンデータを第２の記憶部に送信する第１の送信手段と、
複数の第２の記憶部から圧縮されたパターンデータを読
み出し、送信する第２の送信手段と、第２の送信手段か
ら送信されたデータを解凍し、パターンメモリにパター
ンデータを格納する複数の解凍手段とを有することを特
徴とするものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被試験対象、例え
ば、ＩＣ、ＬＳＩなどを試験するＬＳＩテスタ及びＬＳ
Ｉテスタにおけるパターンデータのダウンロード方法に
関し、パターンメモリにパターンデータを高速にダウン
ロードするＬＳＩテスタ及びＬＳＩテスタにおけるパタ
ーンデータのダウンロード方法に関するものである。

【０００２】

【従来の技術】ＬＳＩテスタは、試験パターンを被試験
対象であるＩＣ等に与え、ＩＣ等の出力と期待値パター
ンとを比較し、ＩＣ等の良否の判定を行う装置である。
このような装置は、例えば、「ＴＳ６０００ ２０ＭＨ
ｚ ロジックＬＳＩテストシステム」横河技報、Ｖｏ
ｌ．４２、１９９８、Ｎｏ．３、ｐ．８９−９４等に記
載されている。

【０００３】このような装置を図３を用いて以下に説明
する。図３において、メインフレームＭＦは本体で、テ
スタコントローラＴＳＣ、第１の記憶部であるハードデ
ィスクドライブＨＤＤ、タイミングジェネレータＴＧ、
パターンジェネレータＰＧ、ＤＣソース・メジャーＳＭ
から構成されている。

【０００４】テスタコントローラＴＳＣは、ハードディ
スクドライブＨＤＤ、タイミングジェネレータＴＧ、パ
ターンジェネレータＰＧ、ＤＣソース・メジャーＳＭに
接続する。そして、テスタコントローラＴＳＣは、ハー
ドディクスドライブＨＤＤから、テストプログラムとパ
ターンデータとを読み出して、ＬＳＩテスタの全体の制
御を行う。テストプログラムは、図示しない被試験対象
（以下ＤＵＴと略す）を試験するためにテストの流れを
記述したもので、ＤＵＴのピン入出力情報、測定手順、
測定条件等が記述される。パターンデータは、試験パタ
ーン、期待値パターン等からなる。

【０００５】タイミングジェネレータＴＧはレートジェ
ネレータＲＧからなる。そして、レートジェネレータＲ
Ｇは、テスタコントローラＴＳＣに制御され、テストレ
ートを発生する。

【０００６】パターンジェネレータＰＧは、シーケンシ
ャルパターンアドレスジェネレータＳＱＰＧとパターン
メモリＰＭとからなる。シーケンシャルパターンアドレ
スジェネレータＳＱＰＧは、レートジェネレータＲＧか
らテストレートを入力し、パターンアドレスを発生す
る。パターンメモリＰＭは、テスタコントローラＴＳＣ
からのパターンデータを格納し、シーケンシャルパター
ンアドレスジェネレータＳＱＰＧからのパターンアドレ
スに基づいて、パターンデータを出力する。

【０００７】ＤＣソース・メジャーＳＭは、測定ユニッ
トＰＭＵとデバイス電源ＤＰＳとからなる。測定ユニッ
トＰＭＵは、テスタコントローラＴＳＣに制御され、Ｄ
ＵＴの各ピンに割り付けられる比較的大電圧・大電流の
ソース・メジャーとして機能する。デバイス電源ＤＰＳ
は、テスタコントローラＴＳＣに制御され、テストヘッ
ドＴＨを介して、ＤＵＴの電源を供給する。

【０００８】テストヘッドＴＨは、メインフレームＭＦ
に接続し、直接、ＤＵＴと接続を行う。そして、テスト
ヘッドＴＨは、クロック分配部ＣＡ、インターフェース
ＩＦ、複数のピンエレクトロニクスＰＥからなる。

【０００９】クロック分配部ＣＡは、レートジェネレー
タＲＧからのテストレートを複数のピンエレクトロニク
スＰＥに分配する。インターフェースＩＦは、テスタコ
ントローラＴＳＣと接続する。

【００１０】ピンエレクトロニクスＰＥは、エッジジェ
ネレータＣＴＧ、ＦＴＧ、ドライバＤＲＶ、リレー部Ｒ
Ｙ、コントローラＣＰＵ、Ｄ／Ａ変換器ＤＡＣ、アクテ
ィブロードＡＬＤ、コンパレータＣＭＰ、測定ユニット
ＳＶＩ、マルチプレクサＭＴＸから構成される。

【００１１】エッジジェネレータＣＴＧは、クロック分
配器ＣＡ、パターンジェネレータＰＧに接続し、テスト
レートに同期したエッジ及びＤＵＴからの出力を判定す
るストローブを、粗い精度で出力する。また、エッジジ
ェネレータＣＴＧは、ＤＵＴの出力と所望レベルとが比
較された比較結果とパターンデータの期待値パターンと
により判定し、ピンごとのパス／フェイル情報を格納す
るフェイルメモリＦＭを有する。

【００１２】エッジジェネレータＦＴＧは、エッジジェ
ネレータＣＴＧからのエッジ及びストローブを入力し、
試験パターン及びＤＵＴからの出力を判定するストロー
ブを、細かい精度で出力する。つまり、エッジジェネレ
ータＦＴＧは、一般的なテスタの説明でいうところの波
形整形を行うフォーマッタの機能を含んでいる。

【００１３】ドライバＤＲＶは、エッジジェネレータＦ
ＴＧからの試験パターンを入力し、リレー部ＲＹを介し
て、ＤＵＴに試験信号を出力する。アクティブロードＡ
ＬＤは、エッジジェネレータＦＴＧに接続し、リレー部
ＲＹを介して、ＤＵＴに低電流負荷を与える。コンパレ
ータＣＭＰは、エッジジェネレータＦＴＧからストロー
ブを入力し、リレー部ＲＹを介して、ＤＵＴからの信号
を受けて、所望レベルの比較結果をエッジジェネレータ
ＣＴＧに出力する。測定ユニットＳＶＩは、比較的小電
圧・小電流のソース・メジャーで、リレー部ＲＹを介し
て、ＤＵＴに接続する。

【００１４】コントローラＣＰＵは、インターフェース
ＩＦに接続し、フェイルメモリＦＭ、Ｄ／Ａ変換器ＤＡ
Ｃ等に接続し、ピンエレクトロニクスＰＥの各種設定等
の制御を行う。Ｄ／Ａ変換器ＤＡＣは、ドライバＤＲ
Ｖ、アクティブロードＡＬＤ、コンパレータＣＭＰ等に
接続し、電圧を与える。マルチプレクサＭＴＸは、測定
ユニットＰＭＵに接続し、コントローラＣＰＵにより、
切り替えられて、リレー部ＲＹを介して、ＤＵＴに接続
する。

【００１５】ＬＳＩテスタには、ファンクションテスト
とＤＣテストとがある。ＤＣテストは、測定ユニットＳ
Ｍ、ＳＶＩを用いて直流特性の試験が行われるが、説明
を省略し、ファンクションテストの概略動作について、
以下に説明する。

【００１６】テスタコントローラＴＳＣは、ハードディ
スクドライブＨＤＤ内のテストプログラムを読み出して
実行すると共に、ハードディスクドライブＨＤＤ内のパ
ターンデータをパターンメモリＰＭに格納する。

【００１７】そして、テスタコントローラＴＳＣは、テ
ストプログラムに従ってコントローラＣＰＵに各種の設
定を行わせ、タイミングジェネレータＴＧ、パターンジ
ェネレータＰＧを制御する。

【００１８】これにより、レートジェネレータＲＧは、
テストレートをクロック分配部ＣＡ、シーケンシャルパ
ターンアドレスジェネレータＳＱＰＧ、パターンメモリ
ＰＭに出力する。

【００１９】シーケンシャルパターンアドレスジェネレ
ータＳＱＰＧは、テストレートに同期してパターンアド
レスをパターンメモリＰＭ、エッジジェネレータＣＴＧ
に出力する。そして、パターンメモリＰＭは、パターン
アドレスに基づいて、パターンデータをエッジジェネレ
ータＣＴＧに出力する。

【００２０】エッジジェネレータＣＴＧは、パターンデ
ータに基づいて、クロック分配部ＣＡからのテストレー
トから、粗いエッジ及びストローブをエッジジェネレー
タＦＴＧに出力する。このエッジから、エッジジェネレ
ータＦＧは、試験パターンをドライバＤＲＶに与え、コ
ンパレータＣＭＰにストローブを与える。

【００２１】そして、ドライバＤＲＶは、リレー部ＲＹ
を介して、ＤＵＴに試験信号を与え、コンパレータＣＭ
Ｐは、リレー部ＲＹを介して、ＤＵＴからの信号と所望
レベルとを比較し、比較結果をエッジジェネレータＣＴ
Ｇに与える。エッジジェネレータＣＴＧのフェイルメモ
リＦＭは、パターンデータの期待値パターンと比較結果
とを比較し、パス／フェイル情報を格納する。

【００２２】また、その他の従来例を図４を用いて以下
に説明する。ここで、図３と同一のものは同一符号を付
し、説明を省略すると共に、図示も省略する。

【００２３】図４において、ピンエレクトロニクスＰＥ
１〜ＰＥ３２はピンエレクトロニクスＰＥの代わりに設
けられる。そして、図３でメインフレームＭＦに設けら
れていたパターンジェネレータＰＧが、ピンエレクトロ
ニクスＰＥ１〜ＰＥ３２ごとに設けられている。

【００２４】このような装置は、テスタコントローラＴ
ＳＣがハードディスクドライブＨＤＤ内のパターンデー
タを順番に読み出し、ピンエレクトロニクスＰＥ１〜Ｐ
Ｅ３２ごとに設けられているパターンメモリＰＭに送信
し、格納している。パターンジェネレータＰＧがピンエ
レクトロニクスＰＥ１〜３２ごとに動作以外、他の動作
は、図３に示す装置と同一なので説明を省略する。

【００２５】

【発明が解決しようとする課題】このように、テスト開
始時に、テスタコントローラＴＳＣが、ハードディスク
ドライブＨＤＤからのパターンデータを読み出して、パ
ターンメモリＰＭに格納して、ＤＵＴの試験を行ってい
る。

【００２６】そして、近年のＤＵＴの試験では、多ピン
化・パターン深さ増長の方向に進んでいる。一般的に
は、パターンメモリＰＭごとに、３２ＭＢｙｔｅのパタ
ーンデータを必要としている。つまり、図４の例では１
０２４ＭＢｙｔｅのパターンデータをハードディスクド
ライブＨＤＤからパターンメモリＰＭに転送しなければ
ならない。これに要する時間は２〜３時間かかってい
る。特に、ハードディスクからパターンデータを読み出
すのに時間を必要としている。

【００２７】少量多品種を生産しているＬＳＩの量産工
場では、品種の切り替えの度にパターンデータをパター
ンメモリＰＭに転送しなければならない。

【００２８】このため、パターンメモリＰＭへパターン
データを書き込むために多大な時間を消費し、ＤＵＴの
テスト時間が長くなってしまうという問題点があった。

【００２９】そこで本発明の目的は、パターンメモリに
パターンデータを高速にダウンロードできるＬＳＩテス
タ及びＬＳＩテスタにおけるパターンデータのダウンロ
ード方法を実現することにある。

【００３０】

【課題を解決するための手段】第１の本発明は、パター
ンデータに基づいて、被試験対象の試験を行うＬＳＩテ
スタにおいて、前記パターンデータを記憶する第１の記
憶部と、前記被試験対象の１ピンごと又は複数ピンごと
に、前記パターンデータを格納する複数のパターンメモ
リと、このパターンメモリごとに設けられ、同時に読み
出し又は書き込みが行える第２の記憶部と、前記第１の
記憶部のパターンデータを圧縮する圧縮手段と、この圧
縮手段が圧縮したパターンデータを第２の記憶部に送信
する第１の送信手段と、前記パターンメモリごとに設け
られ、前記第２の記憶部から圧縮されたパターンデータ
を読み出し、送信する第２の送信手段と、前記パターン
メモリごとに設けられ、前記第２の送信手段から送信さ
れたデータを解凍し、パターンメモリにパターンデータ
を格納する解凍手段とを有することを特徴とするもので
ある。

【００３１】第２の本発明は、パターンデータに基づい
て、被試験対象の試験を行うＬＳＩテスタにおいて、前
記パターンデータを記憶する第１の記憶部と、前記被試
験対象の１ピンごと又は複数ピンごとに、前記パターン
データを格納する複数のパターンメモリと、このパター
ンメモリごとに設けられる第２の記憶部と、前記第１の
記憶部から前記パターンデータを読み出し、前記第２の
記憶部に送信する第１の送信手段と、前記パターンメモ
リごとに設けられ、前記第２の記憶部からパターンデー
タを読み出し、パターンメモリに送信する第２の送信手
段とを有し、第１の送信手段は、前のパターンデータの
格納後、次のパターンデータの格納を開始し、パターン
データのパターンメモリへの格納時間を短縮することを
有することを特徴とするものである。

【００３２】第３の本発明は、第１の記憶部より、被試
験対象の１ピンごと又は複数ピンごとに設けられる複数
のパターンメモリに、パターンデータをダウンロード
し、パターンデータに基づいて、被試験対象の試験を行
うＬＳＩテスタにおけるパターンデータのダウンロード
の方法において、前記第１の記憶部から前記パターンデ
ータを読み出して圧縮し、前記パターンメモリごとに設
けられる第２の記憶部に格納し、前記第２の記憶部に格
納するのと同時に、格納されたデータを読み出して解凍
し、前記パターンメモリに解凍されたパターンデータを
格納することを特徴とするものである。

【００３３】第４の本発明は、第１の記憶部より、被試
験対象の１ピンごと又は複数ピンごとに設けられる複数
のパターンメモリに、パターンデータをダウンロード
し、パターンデータに基づいて、被試験対象の試験を行
うＬＳＩテスタにおけるパターンデータのダウンロード
方法において、前記第１の記憶部からパターンデータを
読み出し、前記第２の記憶部に送信し、前記第２の記憶
部からパターンデータを読み出し、パターンメモリに送
信し、前のパターンデータ格納後、次のパターンデータ
の格納を開始し、パターンデータのパターンメモリへの
格納時間を短縮することを特徴とするものである。

【００３４】

【発明の実施の形態】以下図面を用いて本発明の実施の
形態を説明する。

【００３５】図１は本発明の一実施例を示した構成図で
ある。ここで、図３、図４と同一のものは同一符号を付
し、説明を省略すると共に図示も省略する。

【００３６】図１において、第２の記憶部１０は、メイ
ンフレームＭＦに複数設けられ、テスタコントローラＴ
ＳＣに接続すると共に、ピンエレクトロニクスＰＥ１〜
ＰＥ３２のそれぞれに設けられるパターンジェネレータ
ＰＧに接続する。第２の記憶部１０は、入出力部を２個
以上有しており、かつ同時にパターンデータの読み出し
又は書き込みを、独立して行えるものである。

【００３７】圧縮手段２０は、テスタコントローラＴＳ
Ｃに設けられ、ハードディスクドライブＨＤＤのパター
ンデータを、ピンエレクトロニクスＰＥ１〜ＰＥ３２の
それぞれに対応するパターンデータに圧縮する。

【００３８】第１の送信手段３０は、テスタコントロー
ラＴＳＣに設けられ、圧縮手段２０が圧縮したパターン
データを第２の記憶部１０ごとに送信する。

【００３９】第２の送信手段４０は、ピンエレクトロニ
クスＰＥ１〜ＰＥ３２ごとに設けられ、第２の記憶部１
０よりパターンデータを読み出す。

【００４０】解凍手段５０は、ピンエレクトロニクスＰ
Ｅ１〜ＰＥ３２ごとに設けられ、第２の送信手段４０が
第２の記憶部１０から読み出した圧縮されたパターンデ
ータを解凍し、パターンメモリＰＭに格納する。

【００４１】このような装置の動作を以下で説明する。
テスタコントローラＴＳＣは、ハードディスクドライブ
ＨＤＤ内のテストプログラムを読み出して、実行する。
テスタコントローラＴＳＣの圧縮手段２０は、ピンエレ
クトロニクスＰＥ１〜ＰＥ３２のそれぞれに対応するパ
ターンデータごとに圧縮し、第１の送信手段３０によ
り、ピンエレクトロニクスＰＥ１〜ＰＥ３２のそれぞれ
に対応する第２の記憶部１０に格納する。

【００４２】第２の記憶部１０は入出力部を２個以上有
しており、かつ同時に２個以上の送信手段が圧縮された
パターンデータの読み出し又は書きこみを、それぞれの
送信手段が独立して行えるものである。つまり、第１の
送信手段３０が第２の記憶部１０へ送信中であっても、
第２の送信手段４０が同一の第２の記憶部１０から圧縮
されたパターンデータを読み込むことができるものであ
る。このような第２の記憶部１０としては、デュアルポ
ートメモリがあげられる。

【００４３】第２の送信手段４０は、第２の記憶部１０
に圧縮されたパターンデータが格納されているならば、
圧縮されたパターンデータを読み出して、解凍手段５０
に送信する。

【００４４】解凍手段５０は、第２の送信手段４０が、
第２の記憶部１０から読み出した圧縮されたパターンデ
ータを解凍し、パターンメモリＰＭに格納する。

【００４５】そして、テスタコントローラＴＳＣは、テ
ストプログラムに従ってコントローラＣＰＵに各種の設
定を行わせ、タイミングジェネレータＴＧ、パターンジ
ェネレータＰＧを制御する。

【００４６】これにより、レートジェネレータＲＧは、
テストレートをクロック分配部ＣＡ、シーケンシャルパ
ターンアドレスジェネレータＳＱＰＧ、パターンメモリ
ＰＭに出力する。

【００４７】シーケンシャルパターンアドレスジェネレ
ータＳＱＰＧは、テストレートに同期してパターンアド
レスをパターンメモリＰＭ、エッジジェネレータＣＴＧ
に出力する。そして、パターンメモリＰＭは、パターン
アドレスに基づいて、パターンデータをエッジジェネレ
ータＣＴＧに出力する。

【００４８】エッジジェネレータＣＴＧは、パターンデ
ータに基づいて、クロック分配部ＣＡからのテストレー
トから、粗いエッジ及びストローブをエッジジェネレー
タＦＴＧに出力する。このエッジから、エッジジェネレ
ータＦＴＧは、試験パターンをドライバＤＲＶに与え、
コンパレータＣＭＰにストローブを与える。

【００４９】そして、ドライバＤＲＶは、リレー部ＲＹ
を介して、ＤＵＴに試験信号を与え、コンパレータＣＭ
Ｐは、リレー部ＲＹを介して、ＤＵＴからの信号と所望
レベルとを比較し、比較結果をエッジジェネレータＣＴ
Ｇに与える。エッジジェネレータＣＴＧのフェイルメモ
リＦＭは、パターンデータの期待値パターンと比較結果
とを比較し、パス／フェイル情報を格納する。

【００５０】このように、送信手段３０、４０が同時に
読み出し又は書き込みのできる第２の記憶部１０を複数
設け、第２の記憶部１０からパターンデータの読み出し
と書き込みを並列に行う。これにより、ハードディスク
ドライブＨＤＤからパターンメモリＰＭにパターンデー
タを転送及び書き込む時間が短縮されるので、テスト時
間の短縮が図れる。従って、テストコスト削減も期待で
きる。

【００５１】また、その他の動作について以下に説明す
る。図２は、図１に示す装置の他の動作を説明する図で
ある。（ａ）は実施例の動作を示し、（ｂ）は従来例の
動作を示す。

【００５２】図２において、１０１Ａは、Ａというパタ
ーンデータをハードディスクドライブＨＤＤから、複数
の第２の記憶部１０まで書き込む時間を表している。

【００５３】１０２Ａは、Ａというパターンデータを、
第２の記憶部１０からパターンメモリＰＭまで書き込む
時間を表している。

【００５４】１０３Ａは、パターンメモリＰＭにＡとい
うパターンデータを書き込んだ以降からＡというパター
ンデータを用いた試験が終了するまでの動作に要する時
間を表している。

【００５５】１０４Ａは、従来の装置にて、ハードディ
スクドライブＨＤＤからパターンメモリＰＭにＡという
パターンデータを書き込む時間を表している。先に述べ
た動作より、１０４Ａは１０１Ａと１０２Ａとを加算し
た時間よりも長い時間を必要とする。

【００５６】１０１Ｂは、Ａとは異なるＢというパター
ンデータをハードディスクドライブＨＤＤから、複数の
第２の記憶部１０まで書き込む時間を表している。

【００５７】１０２Ｂは、Ｂというパターンデータを、
第２の記憶部１０からパターンメモリＰＭまで書き込む
時間を表している。

【００５８】１０３Ｂは、パターンメモリＰＭにＢとい
うパターンデータを書き込んだ以降からＢというパター
ンデータを用いた試験が終了するまでの動作に要する時
間を表している。

【００５９】１０４Ｂは、従来の装置にて、ハードディ
スクドライブＨＤＤからパターンメモリＰＭにＢという
パターンデータを書き込む時間を表している。先に述べ
た動作より、１０４Ｂは１０１Ｂと１０２Ｂとを加算し
た時間よりも長い時間を必要とする。

【００６０】１０１Ｃは、Ｂとは異なるＣというパター
ンデータをハードディスクドライブＨＤＤから、複数の
第２の記憶部１０まで書き込む時間を表している。

【００６１】１０２Ｃは、Ｃというパターンデータを、
第２の記憶部１０からパターンメモリＰＭまで書き込む
時間を表している。

【００６２】１０３Ｃは、パターンメモリＰＭにＣとい
うパターンデータを書き込んだ以降からＣというパター
ンデータを用いた試験が終了するまでの動作に要する時
間を表している。

【００６３】１０４Ｃは、従来の装置にて、ハードディ
スクドライブＨＤＤからパターンメモリＰＭにＡという
パターンデータを書き込む時間を表している。先に述べ
た動作より、１０４Ｃは１０１Ｃと１０２Ｃとを加算し
た時間よりも長い時間を必要とする。

【００６４】パターンメモリＰＭに、Ａというパターン
データが格納されていない場合は、上述と同様の動作を
行う。

【００６５】第２の記憶部１０は、２つ以上のポートを
有するので、第１の送信手段３０がＡというパターンデ
ータの書き込みを終了すると、第１の送信手段３０は、
第２の記憶部１０の空いている領域、もしくは、第２の
送信手段４０が、Ａというパターンデータを読み出した
領域に、Ｂというパターンデータを１０１Ｂの時間を要
して書き込む。

【００６６】Ａというパターンデータによる試験終了
後、第２の送信手段４０は、第１の送信手段３０がＢと
いうパターンデータを第２の記憶部１０に格納するのと
並列に、第２の記憶部１０からＢというパターンデータ
を読み出す。そして、解凍手段５０が、パターンデータ
を解凍して、パターンメモリＰＭに格納する。以降の動
作は上述と同様なので、説明を省略する。

【００６７】また、第１の送信手段３０がＢというパタ
ーンデータの書き込みを終了すると、第１の送信手段３
０は、第２の記憶部１０の空いている領域、もしくは、
第２の送信手段４０が、Ｂというパターンデータを読み
出した領域に、Ｃというパターンデータを１０１Ｃの時
間を要して書き込む。

【００６８】Ｂというパターンデータによる試験終了
後、第２の送信手段４０は、第１の送信手段３０がＣと
いうパターンデータを第２の記憶部１０に格納するのと
並列に、第２の記憶部１０からＣというパターンデータ
を読み出す。そして、解凍手段５０が、パターンデータ
を解凍して、パターンメモリＰＭに格納する。以降の動
作は上述と同様なので、説明を省略する。

【００６９】このように、ハードディスクドライブＨＤ
Ｄから、第２の記憶部１０へＡというパターンデータの
格納が終了すると、第２の記憶部１０に、次の試験にお
いて必要となるＡとは異なるＢというパターンデータの
格納を開始する。また、第２の送信手段４０は、Ａ又は
Ｂというパターンデータが第２の記憶部１０に書き込み
中に、Ａというパターンデータを第２の記憶部１０より
読み出す。これにより、第２の記憶部１０に対して、読
み出しと書き込みを並列に行うことができ、パターンデ
ータのダウンロードの時間が短縮されるので、テスト時
間の短縮が図れる。従って、テストコスト削減も期待で
きる。

【００７０】なお、本発明はこれに限定されるものでは
なく、以下のようなものでもよい。 （１）ＬＳＩテスタの構成は、各種あり、本実施例に限
定されるものではない。例えば、パターンジェネレータ
ＰＧ内にシーケンシャルパターンアドレスジェネレータ
ＳＱＰＧとパターンメモリＰＭを設けた構成を示した
が、シーケンシャルパターンアドレスジェネレータＳＱ
ＰＧをピンエレクトロニクスＰＥ１〜ＰＥ３２内に設け
ずに、メインフレームＭＦに、１つだけシーケンシャル
パターンアドレスジェネレータを設ける構成でもよい。

【００７１】（２）ピンエレクトロニクスは、例として
３２枚をあげたが、枚数は何枚でもよい。

【００７２】（３）異なるパターンデータとは、ＤＵＴ
の品種を交換して試験をする場合にも適用できるもので
ある。この場合は、１０３Ａ、１０３Ｂ、１０３Ｃの時
間には、ＤＵＴを取りかえる時間が加わる。

【００７３】（４）Ａ〜Ｃというパターンデータを用い
て、試験を３パターンデータ分行っているが、回数は何
回でもよい。

【００７４】（５）第１の送信手段３０は、Ａというパ
ターンデータが第２の記憶部１０に格納が終了すると、
すぐに、Ｂというパターンデータの格納を開始する構成
を示したが、所望時間経過後に、Ｂというパターンデー
タの格納を開始する構成でもよい。すなわち、第２の記
憶部１０から読み出される前に、パターンデータを第２
の記憶部１０に格納できればよい。

【００７５】（６）第２の記憶部１０は、送信手段３
０、４０が同時にアクセスできる構成を示したが、入出
力部が１つしかなく、送信手段３０、４０が同時にアク
セスできない記憶部を使ってもよい。

【００７６】（７）圧縮手段２０、解凍手段５０を設け
た例を示したが、設けない構成でもよい。この場合、次
のパターンデータを、前のパターンデータによる試験時
に、第２の記憶部１０に格納すれば、高速にパターンメ
モリＰＭのパターンデータをダウンロードできる。

【００７７】（８）図１に示す装置では、圧縮手段２０
と第１の送信手段３０とを別々の構成で示したが、圧縮
手段２０と第１の送信手段３０とが一体となっている構
成でもよい。同様に、第２の送信手段４０と解凍手段５
０とを別々の構成で示したが、解凍手段５０と第２の送
信手段４０とが一体となっている構成でもよい。

【００７８】（９）ハードディスクドライブＨＤＤに
は、１ピン又は複数ピンごとに圧縮したパターンデータ
を記憶しておき、第２の送信手段４０が、第２の記憶部
１０の圧縮されたパターンデータを解凍し、パターンメ
モリＰＭに格納してもよい。

【００７９】

【発明の効果】本発明によれば、以下のような効果があ
る。

【００８０】請求項１によれば、同時に読み出し又は書
き込みのできる第２の記憶部を複数設け、第２の記憶部
からパターンデータの読み出しと書き込みを並列に行
う。これにより、第１の記憶部からパターンメモリにパ
ターンデータを転送及び書き込む時間が短縮されるの
で、テスト時間の短縮が図れる。従って、テストコスト
削減も期待できる。

【００８１】また、第１の記憶部から読み出されたパタ
ーンデータは、圧縮手段で圧縮されるので、圧縮されな
いパターンデータと比べて、転送及び書き込み時間が短
縮される。これらにより、テスト時間の短縮が図れる。
従って、テストコスト削減も期待できる。

【００８２】請求項２〜５によれば、第１の送信手段
は、第２の記憶部へパターンデータの格納が終了する
と、次のパターンデータを第２の記憶部へ格納を開始す
るので、パターンデータのダウンロードの時間が短縮さ
れ、テスト時間の短縮が図れる。従って、テストコスト
削減も期待できる。

【００８３】請求項３によれば、第２の記憶部が同時に
読み出しと書き込みを並列して行うことができるので、
パターンデータのダウンロード時間を短縮することがで
き、テスト時間の短縮が図れる。従って、テストコスト
削減も期待できる。

【００８４】請求項５によれば、第１の記憶部に圧縮し
たパターンデータを記憶させておくので、パターンデー
タを読み出すときに圧縮を行う必要がなく、圧縮にかか
る時間が短縮できる。また、圧縮されないパターンデー
タと比べて、転送及び書き込み時間が短縮される。これ
らにより、テスト時間の短縮が図れる。従って、テスト
コスト削減も期待できる

【００８５】請求項６によれば、第１の記憶部からパタ
ーンデータを読み出して圧縮し、複数の第２の記憶部に
格納し、第２の記憶部に格納と同時に、データを読み出
し、解凍して、パターンメモリにパターンデータを格納
するので、テスト時間の短縮が図れる。従って、テスト
コスト削減も期待できる。

【００８６】請求項７によれば、第２の記憶部に前のパ
ターンデータ格納後、次のパターンデータ格納を開始す
るので、パターンデータのパターンメモリへの格納時間
の短縮が図れる。従って、テストコスト削減も期待でき
る。

【００８７】請求項８によれば、第２の記憶部にパター
ンデータを圧縮して格納し、第２の記憶部の圧縮された
パターンデータを解凍して、パターンメモリに格納する
ので、圧縮されないパターンデータと比べて、転送及び
書き込み時間が短縮される。これにより、テスト時間の
短縮が図れる。従って、テストコスト削減も期待でき
る。

【００８８】

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】図１に示す装置の他の動作を説明する図であ
る。

【図３】従来のＬＳＩテスタの第１の概略構成を示した
構成図である。

【図４】従来のＬＳＩテスタの第２の概略構成を示した
構成図である。

【符号の説明】

ＨＤＤ 第１の記憶部 ＰＭ パターンメモリ １０ 第２の記憶部 ２０ 圧縮手段 ３０ 第１の送信手段 ４０ 第２の送信手段 ５０ 解凍手段

Claims (8)

【特許請求の範囲】
1. 【請求項１】 パターンデータに基づいて、被試験対象
   の試験を行うＬＳＩテスタにおいて、 前記パターンデータを記憶する第１の記憶部と、 前記被試験対象の１ピンごと又は複数ピンごとに、前記
   パターンデータを格納する複数のパターンメモリと、 このパターンメモリごとに設けられ、同時に読み出し又
   は書き込みが行える第２の記憶部と、 前記第１の記憶部のパターンデータを圧縮する圧縮手段
   と、 この圧縮手段が圧縮したパターンデータを第２の記憶部
   に送信する第１の送信手段と、 前記パターンメモリごとに設けられ、前記第２の記憶部
   から圧縮されたパターンデータを読み出し、送信する第
   ２の送信手段と、 前記パターンメモリごとに設けられ、前記第２の送信手
   段から送信されたデータを解凍し、パターンメモリにパ
   ターンデータを格納する解凍手段とを有することを特徴
   とするＬＳＩテスタ。
2. 【請求項２】 パターンデータに基づいて、被試験対象
   の試験を行うＬＳＩテスタにおいて、 前記パターンデータを記憶する第１の記憶部と、 前記被試験対象の１ピンごと又は複数ピンごとに、前記
   パターンデータを格納する複数のパターンメモリと、 このパターンメモリごとに設けられる第２の記憶部と、 前記第１の記憶部から前記パターンデータを読み出し、
   前記第２の記憶部に送信する第１の送信手段と、 前記パターンメモリごとに設けられ、前記第２の記憶部
   からパターンデータを読み出し、パターンメモリに送信
   する第２の送信手段とを有し、第１の送信手段は、前の
   パターンデータ格納後、次のパターンデータの格納を開
   始し、パターンデータのパターンメモリへの格納時間を
   短縮することを特徴とするＬＳＩテスタ。
3. 【請求項３】 第２の記憶部は、同時に読み出し、書き
   込みが行えることを特徴とする請求項２記載のＬＳＩテ
   スタ。
4. 【請求項４】 第１の送信手段は、パターンデータを圧
   縮して第２の記憶部に格納し、第２の送信手段は、第２
   の記憶部の圧縮されたパターンデータを解凍し、パター
   ンメモリに格納することを特徴とする請求項２又は３記
   載のＬＳＩテスタ。
5. 【請求項５】 第１の記憶部に圧縮したパターンデータ
   を記憶しておき、第２の送信手段は、第２の記憶部の圧
   縮されたパターンデータを解凍し、パターンメモリに格
   納することを特徴とする請求項２又は３記載のＬＳＩテ
   スタ。
6. 【請求項６】 第１の記憶部より、被試験対象の１ピン
   ごと又は複数ピンごとに設けられる複数のパターンメモ
   リに、パターンデータをダウンロードし、パターンデー
   タに基づいて、被試験対象の試験を行うＬＳＩテスタに
   おけるパターンデータのダウンロード方法において、 前記第１の記憶部から前記パターンデータを読み出して
   圧縮し、前記パターンメモリごとに設けられる第２の記
   憶部に格納し、 前記第２の記憶部に格納するのと同時に、格納されたデ
   ータを読み出して解凍し、前記パターンメモリに解凍さ
   れたパターンデータを格納することを特徴とするＬＳＩ
   テスタにおけるパターンデータのダウンロード方法。
7. 【請求項７】 第１の記憶部より、被試験対象の１ピン
   ごと又は複数ピンごとに設けられる複数のパターンメモ
   リに、パターンデータをダウンロードし、パターンデー
   タに基づいて、被試験対象の試験を行うＬＳＩテスタに
   おけるパターンデータのダウンロード方法において、 前記第１の記憶部からパターンデータを読み出し、前記
   第２の記憶部に送信し、 前記第２の記憶部からパターンデータを読み出し、パタ
   ーンメモリに送信し、 前のパターンデータ格納後、次のパターンデータの格納
   を開始し、パターンデータのパターンメモリへの格納時
   間を短縮することを特徴とするＬＳＩテスタにおけるパ
   ターンデータのダウンロード方法。
8. 【請求項８】 第２の記憶部にパターンデータを圧縮し
   て格納し、第２の記憶部の圧縮されたパターンデータを
   解凍して、パターンメモリに格納することを特徴とする
   請求項７記載のＬＳＩテスタにおけるパターンデータの
   ダウンロード方法。