JP2000292500A - Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 - Google Patents
Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法Info
- Publication number
- JP2000292500A JP2000292500A JP11102371A JP10237199A JP2000292500A JP 2000292500 A JP2000292500 A JP 2000292500A JP 11102371 A JP11102371 A JP 11102371A JP 10237199 A JP10237199 A JP 10237199A JP 2000292500 A JP2000292500 A JP 2000292500A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- pattern data
- memory
- test
- generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 パターンメモリにパターンデータを高速にダ
ウンロードできるＬＳＩテスタを実現することを目的に
する。 【解決手段】 本発明は、パターンデータに基づいて、
被試験対象の試験を行うＬＳＩテスタに改良を加えたも
のである。本装置は、被試験対象の複数ピンごとに、パ
ターンデータを格納する複数のパターンメモリと、この
パターンメモリごとに設けられ、圧縮されたパターンデ
ータを解凍し、パターンメモリにパターンデータを格納
する解凍手段と、圧縮されたパターンデータを記憶する
記憶部と、この記憶部から圧縮されたパターンデータを
読み出し、解凍手段に送信する送信手段とを有すること
を特徴とする装置である。
ウンロードできるＬＳＩテスタを実現することを目的に
する。 【解決手段】 本発明は、パターンデータに基づいて、
被試験対象の試験を行うＬＳＩテスタに改良を加えたも
のである。本装置は、被試験対象の複数ピンごとに、パ
ターンデータを格納する複数のパターンメモリと、この
パターンメモリごとに設けられ、圧縮されたパターンデ
ータを解凍し、パターンメモリにパターンデータを格納
する解凍手段と、圧縮されたパターンデータを記憶する
記憶部と、この記憶部から圧縮されたパターンデータを
読み出し、解凍手段に送信する送信手段とを有すること
を特徴とする装置である。
Description
【０００１】
【発明の属する技術分野】本発明は、被試験対象、例え
ば、ＩＣ，ＬＳＩ等を試験するＬＳＩテスタに関し、パ
ターンメモリにパターンデータを高速にダウンロードす
るＬＳＩテスタに関するものである。
ば、ＩＣ，ＬＳＩ等を試験するＬＳＩテスタに関し、パ
ターンメモリにパターンデータを高速にダウンロードす
るＬＳＩテスタに関するものである。
【０００２】
【従来の技術】ＬＳＩテスタは、試験パターンを被試験
対象であるＩＣ等に与え、ＩＣ等の出力と期待値パター
ンとを比較し、ＩＣ等の良否の判定を行う装置である。
このような装置は、例えば、「ＴＳ６０００ ２０ＭＨ
ｚ ロジックＬＳＩテストシステム」横河技報，Ｖｏ
ｌ．４２，１９９８，Ｎｏ．３，ｐ．８９−９４等に記
載されている。
対象であるＩＣ等に与え、ＩＣ等の出力と期待値パター
ンとを比較し、ＩＣ等の良否の判定を行う装置である。
このような装置は、例えば、「ＴＳ６０００ ２０ＭＨ
ｚ ロジックＬＳＩテストシステム」横河技報，Ｖｏ
ｌ．４２，１９９８，Ｎｏ．３，ｐ．８９−９４等に記
載されている。
【０００３】このような装置を、図３を用いて以下に説
明する。図において、メインフレームＭＦは本体で、テ
スタコントローラＴＳＣ、ハードディスクドライブＨＤ
Ｄ、タイミングジェネレータＴＧ、パターンジェネレー
タＰＧ、ＤＣソース・メジャーＳＭから構成されてい
る。
明する。図において、メインフレームＭＦは本体で、テ
スタコントローラＴＳＣ、ハードディスクドライブＨＤ
Ｄ、タイミングジェネレータＴＧ、パターンジェネレー
タＰＧ、ＤＣソース・メジャーＳＭから構成されてい
る。
【０００４】テスタコントローラＴＳＣは、ハードディ
スクドライブＨＤＤ、タイミングジェネレータＴＧ、パ
ターンジェネレータＰＧ、ＤＣソース・メジャーＳＭに
接続する。そして、テスタコントローラＴＳＣは、ハー
ドディスクドライブＨＤＤから、テストプログラムとパ
ターンデータとを読み出して、ＬＳＩテスタの全体の制
御を行う。テストプログラムは、図示しない被試験対象
（以下ＤＵＴと略す）を試験するためにテストの流れを
記述したもので、ＤＵＴのピン入出力情報、測定手順、
測定条件等が記述される。パターンデータは、試験パタ
ーン、期待値パターン等からなる。
スクドライブＨＤＤ、タイミングジェネレータＴＧ、パ
ターンジェネレータＰＧ、ＤＣソース・メジャーＳＭに
接続する。そして、テスタコントローラＴＳＣは、ハー
ドディスクドライブＨＤＤから、テストプログラムとパ
ターンデータとを読み出して、ＬＳＩテスタの全体の制
御を行う。テストプログラムは、図示しない被試験対象
（以下ＤＵＴと略す）を試験するためにテストの流れを
記述したもので、ＤＵＴのピン入出力情報、測定手順、
測定条件等が記述される。パターンデータは、試験パタ
ーン、期待値パターン等からなる。
【０００５】タイミングジェネレータＴＧはレートジェ
ネレータＲＧからなる。そして、レートジェネレータＲ
Ｇは、テスタコントローラＴＳＣに制御され、テストレ
ートを発生する。
ネレータＲＧからなる。そして、レートジェネレータＲ
Ｇは、テスタコントローラＴＳＣに制御され、テストレ
ートを発生する。
【０００６】パターンジェネレータＰＧは、シーケンシ
ャルパターンアドレスジェネレータＳＱＰＧとパターン
メモリＰＭとからなる。シーケンシャルパターンアドレ
スジェネレータＳＱＰＧは、レートジェネレータＲＧか
らテストレートを入力し、パターンアドレスを発生す
る。パターンメモリＰＭは、テスタコントローラＴＳＣ
からのパターンデータを格納し、シーケンシャルパター
ンアドレスジェンレータＳＱＰＧからのパターンアドレ
スに基づいて、パターンデータを出力する。
ャルパターンアドレスジェネレータＳＱＰＧとパターン
メモリＰＭとからなる。シーケンシャルパターンアドレ
スジェネレータＳＱＰＧは、レートジェネレータＲＧか
らテストレートを入力し、パターンアドレスを発生す
る。パターンメモリＰＭは、テスタコントローラＴＳＣ
からのパターンデータを格納し、シーケンシャルパター
ンアドレスジェンレータＳＱＰＧからのパターンアドレ
スに基づいて、パターンデータを出力する。
【０００７】ＤＣソース・メジャーＳＭは、測定ユニッ
トＰＭＵとデバイス電源ＤＰＳとからなる。測定ユニッ
トＰＭＵは、テスタコントローラＴＳＣに制御され、Ｄ
ＵＴの各ピンに割り付けられる比較的大電圧・大電流の
ソース・メジャーである。デバイス電源ＤＰＳは、テス
タコントローラＴＳＣに制御され、テストヘッドＴＨを
介して、ＤＵＴの電源を供給する。
トＰＭＵとデバイス電源ＤＰＳとからなる。測定ユニッ
トＰＭＵは、テスタコントローラＴＳＣに制御され、Ｄ
ＵＴの各ピンに割り付けられる比較的大電圧・大電流の
ソース・メジャーである。デバイス電源ＤＰＳは、テス
タコントローラＴＳＣに制御され、テストヘッドＴＨを
介して、ＤＵＴの電源を供給する。
【０００８】テストヘッドＴＨは、メインフレームＭＦ
に接続し、直接、ＤＵＴと接続を行う。そして、テスト
ヘッドＴＨは、クロック分配部ＣＡ、インターフェース
ＩＦ、複数のピンエレクトロニクスＰＥからなる。
に接続し、直接、ＤＵＴと接続を行う。そして、テスト
ヘッドＴＨは、クロック分配部ＣＡ、インターフェース
ＩＦ、複数のピンエレクトロニクスＰＥからなる。
【０００９】クロック分配部ＣＡは、レートジェネレー
タＲＧからのテストレートを複数のピンエレクトロニク
スＰＥに分配する。インターフェースＩＦは、テスタコ
ントローラＴＳＣと接続する。
タＲＧからのテストレートを複数のピンエレクトロニク
スＰＥに分配する。インターフェースＩＦは、テスタコ
ントローラＴＳＣと接続する。
【００１０】ピンエレクトロニクスＰＥは、エッジジェ
ネレータＣＴＧ，ＦＴＧ、ドライバＤＲＶ、リレー部Ｒ
Ｙ、コントローラＣＰＵ、Ｄ／Ａ変換器ＤＡＣ、アクテ
ィブロードＡＬＤ、コンパレータＣＭＰ、測定ユニット
ＳＶＩ、マルチプレクサＭＴＸから構成される。
ネレータＣＴＧ，ＦＴＧ、ドライバＤＲＶ、リレー部Ｒ
Ｙ、コントローラＣＰＵ、Ｄ／Ａ変換器ＤＡＣ、アクテ
ィブロードＡＬＤ、コンパレータＣＭＰ、測定ユニット
ＳＶＩ、マルチプレクサＭＴＸから構成される。
【００１１】エッジジェネレータＣＴＧは、クロック分
配器ＣＡ、パターンジェネレータＰＧに接続し、テスト
レートに同期したエッジ及びＤＵＴからの出力を判定す
るストローブを、粗い精度で出力する。また、エッジジ
ェネレータＣＴＧは、ＤＵＴの出力と所望レベルとが比
較された比較結果とパターンデータの期待値パターンと
により判定し、ピンごとのパス／フェイル情報を格納す
るフェイルメモリＦＭを有する。
配器ＣＡ、パターンジェネレータＰＧに接続し、テスト
レートに同期したエッジ及びＤＵＴからの出力を判定す
るストローブを、粗い精度で出力する。また、エッジジ
ェネレータＣＴＧは、ＤＵＴの出力と所望レベルとが比
較された比較結果とパターンデータの期待値パターンと
により判定し、ピンごとのパス／フェイル情報を格納す
るフェイルメモリＦＭを有する。
【００１２】エッジジェネレータＦＴＧは、エッジジェ
ネレータＣＴＧからのエッジ及びストローブを入力し、
試験パターン及びＤＵＴからの出力を判定するストロー
ブを、細かい精度で出力する。つまり、エッジジェネレ
ータＦＴＧは、一般的なテスタの説明でいうところの波
形成形を行うフォーマッタの機能を含んでいる。
ネレータＣＴＧからのエッジ及びストローブを入力し、
試験パターン及びＤＵＴからの出力を判定するストロー
ブを、細かい精度で出力する。つまり、エッジジェネレ
ータＦＴＧは、一般的なテスタの説明でいうところの波
形成形を行うフォーマッタの機能を含んでいる。
【００１３】ドライバＤＲＶは、エッジコントローラＦ
ＴＧからの試験パターンを入力し、リレー部ＲＹを介し
て、ＤＵＴに試験信号を出力する。アクティブロードＡ
ＬＤは、エッジコントローラＦＴＧに接続し、リレー部
ＲＹを介して、ＤＵＴに定電流負荷を与える。コンパレ
ータＣＭＰは、エッジジェネレータＦＴＧからストロー
ブを入力し、リレー部ＲＹを介して、ＤＵＴからの信号
を受けて、所望レベルの比較結果をエッジジェンレータ
ＣＴＧに出力する。測定ユニットＳＶＩは、比較的小電
圧・小電流のソース・メジャーで、リレー部ＲＹを介し
て、ＤＵＴに接続する。
ＴＧからの試験パターンを入力し、リレー部ＲＹを介し
て、ＤＵＴに試験信号を出力する。アクティブロードＡ
ＬＤは、エッジコントローラＦＴＧに接続し、リレー部
ＲＹを介して、ＤＵＴに定電流負荷を与える。コンパレ
ータＣＭＰは、エッジジェネレータＦＴＧからストロー
ブを入力し、リレー部ＲＹを介して、ＤＵＴからの信号
を受けて、所望レベルの比較結果をエッジジェンレータ
ＣＴＧに出力する。測定ユニットＳＶＩは、比較的小電
圧・小電流のソース・メジャーで、リレー部ＲＹを介し
て、ＤＵＴに接続する。
【００１４】コントローラＣＰＵは、インターフェース
ＩＦに接続し、ファイルメモリＦＭ、Ｄ／Ａ変換器ＤＡ
Ｃ等に接続し、ピンエレクトロニクスＰＥの各種設定等
の制御を行う。Ｄ／Ａ変換器ＤＡＣは、ドライバＤＲ
Ｖ、アクティブロードＡＬＤ、コンパレータＣＭＰ等に
接続し、電圧を与える。マルチプレクサＭＴＸは、測定
ユニットＰＭＵに接続し、コントローラＣＰＵにより、
切り替えられて、リレー部ＲＹを介して、ＤＵＴに接続
する。
ＩＦに接続し、ファイルメモリＦＭ、Ｄ／Ａ変換器ＤＡ
Ｃ等に接続し、ピンエレクトロニクスＰＥの各種設定等
の制御を行う。Ｄ／Ａ変換器ＤＡＣは、ドライバＤＲ
Ｖ、アクティブロードＡＬＤ、コンパレータＣＭＰ等に
接続し、電圧を与える。マルチプレクサＭＴＸは、測定
ユニットＰＭＵに接続し、コントローラＣＰＵにより、
切り替えられて、リレー部ＲＹを介して、ＤＵＴに接続
する。
【００１５】ＬＳＩテスタには、ファンクションテスト
とＤＣテストとがある。ＤＣテストは、測定ユニットＳ
Ｍ，ＳＶＩを用いて、直流特性の試験が行われるが、説
明を省略し、ファンクションテストの概略動作につい
て、以下に説明する。
とＤＣテストとがある。ＤＣテストは、測定ユニットＳ
Ｍ，ＳＶＩを用いて、直流特性の試験が行われるが、説
明を省略し、ファンクションテストの概略動作につい
て、以下に説明する。
【００１６】テスタコントローラＴＳＣは、ハードディ
スクＨＤＤ内のテストプログラムを読み出して、実行す
ると共に、ハードディスクＨＤＤ内のパターンデータを
パターンメモリＰＭに格納する。
スクＨＤＤ内のテストプログラムを読み出して、実行す
ると共に、ハードディスクＨＤＤ内のパターンデータを
パターンメモリＰＭに格納する。
【００１７】そして、テスタコントローラＴＳＣは、テ
ストプログラムに従って、コントローラＣＰＵに各種の
設定を行わせ、タイミングジェネレータＴＧ、パターン
ジェネレータＰＧを制御する。
ストプログラムに従って、コントローラＣＰＵに各種の
設定を行わせ、タイミングジェネレータＴＧ、パターン
ジェネレータＰＧを制御する。
【００１８】これにより、レートジェネレータＲＧは、
テストレートをクロック分配部ＣＡ、シーケンシャルパ
ターンアドレスジェネレータＳＱＰＧ、パターンメモリ
ＰＭに出力する。
テストレートをクロック分配部ＣＡ、シーケンシャルパ
ターンアドレスジェネレータＳＱＰＧ、パターンメモリ
ＰＭに出力する。
【００１９】シーケンシャルパターンアドレスジェネレ
ータＳＱＰＧは、テストレートに同期してパターンアド
レスをパターンメモリＰＭ、エッジジェンレータＣＴＧ
に出力する。そして、パターンメモリＰＭは、パターン
アドレスに基づいて、パターンデータをエッジジェネレ
ータＣＴＧに出力する。
ータＳＱＰＧは、テストレートに同期してパターンアド
レスをパターンメモリＰＭ、エッジジェンレータＣＴＧ
に出力する。そして、パターンメモリＰＭは、パターン
アドレスに基づいて、パターンデータをエッジジェネレ
ータＣＴＧに出力する。
【００２０】エッジジェネレータＣＴＧは、パターンデ
ータに基づいて、クロック分配部ＣＡからのテストレー
トから、粗いエッジ及びストローブをエッジジェネレー
タＦＴＧに出力する。このエッジから、エッジジェネレ
ータＦＧは、試験パターンをドライバＤＲＶに与え、コ
ンパレータＣＭＰにストローブを与える。
ータに基づいて、クロック分配部ＣＡからのテストレー
トから、粗いエッジ及びストローブをエッジジェネレー
タＦＴＧに出力する。このエッジから、エッジジェネレ
ータＦＧは、試験パターンをドライバＤＲＶに与え、コ
ンパレータＣＭＰにストローブを与える。
【００２１】そして、ドライバＤＲＶは、リレー部ＲＹ
を介して、ＤＵＴに試験信号を与え、コンパレータＣＭ
Ｐは、リレー部ＲＹを介して、ＤＵＴからの信号と所望
レベルとを比較し、比較結果をエッジジェンレータＣＴ
Ｇに与える。エッジジェンレータＣＴＧのフェイルメモ
リＦＭは、パターンデータの期待値パターンと比較結果
とを比較し、パス／ファイル情報を格納する。
を介して、ＤＵＴに試験信号を与え、コンパレータＣＭ
Ｐは、リレー部ＲＹを介して、ＤＵＴからの信号と所望
レベルとを比較し、比較結果をエッジジェンレータＣＴ
Ｇに与える。エッジジェンレータＣＴＧのフェイルメモ
リＦＭは、パターンデータの期待値パターンと比較結果
とを比較し、パス／ファイル情報を格納する。
【００２２】
【発明が解決しようとする課題】このように、テスト開
始時に、テスタコントローラＴＳＣが、ハードディスク
ドライブＨＤＤからパターンデータを読み出して、パタ
ーンメモリＰＭに格納して、ＤＵＴの試験を行ってい
る。
始時に、テスタコントローラＴＳＣが、ハードディスク
ドライブＨＤＤからパターンデータを読み出して、パタ
ーンメモリＰＭに格納して、ＤＵＴの試験を行ってい
る。
【００２３】そして、近年のＤＵＴの試験では、多ピン
化・パターン深さ増長の方向に進んでいる。このため、
１０２４ピンで、パターンデータ６４ＭＢ／ピンという
ものが一般的になってきた。つまり、６４ＧＢのパター
ンデータをハードディスクドライブＨＤＤからパターン
メモリＰＭに転送しなければならない。
化・パターン深さ増長の方向に進んでいる。このため、
１０２４ピンで、パターンデータ６４ＭＢ／ピンという
ものが一般的になってきた。つまり、６４ＧＢのパター
ンデータをハードディスクドライブＨＤＤからパターン
メモリＰＭに転送しなければならない。
【００２４】また、ＤＵＴの試験では、テスト項目が各
種あり、テスト項目ごとに、パターンデータをパターン
メモリＰＭに転送しなければならない。
種あり、テスト項目ごとに、パターンデータをパターン
メモリＰＭに転送しなければならない。
【００２５】このため、パターンメモリＰＭにパターン
データを書き込むために、多大な時間を消費し、テスト
時間が長くなってしまうという問題点があった。
データを書き込むために、多大な時間を消費し、テスト
時間が長くなってしまうという問題点があった。
【００２６】そこで、本発明の目的は、パターンメモリ
にパターンデータを高速にダウンロードできるＬＳＩテ
スタを実現することにある。
にパターンデータを高速にダウンロードできるＬＳＩテ
スタを実現することにある。
【００２７】
【課題を解決するための手段】本発明は、パターンデー
タに基づいて、被試験対象の試験を行うＬＳＩテスタに
おいて、前記被試験対象の複数ピンごとに、前記パター
ンデータを格納する複数のパターンメモリと、このパタ
ーンメモリごとに設けられ、圧縮されたパターンデータ
を解凍し、パターンメモリに前記パターンデータを格納
する解凍手段と、前記圧縮されたパターンデータを記憶
する記憶部と、この記憶部から圧縮されたパターンデー
タを読み出し、前記解凍手段に送信する送信手段とを有
することを特徴とするものである。
タに基づいて、被試験対象の試験を行うＬＳＩテスタに
おいて、前記被試験対象の複数ピンごとに、前記パター
ンデータを格納する複数のパターンメモリと、このパタ
ーンメモリごとに設けられ、圧縮されたパターンデータ
を解凍し、パターンメモリに前記パターンデータを格納
する解凍手段と、前記圧縮されたパターンデータを記憶
する記憶部と、この記憶部から圧縮されたパターンデー
タを読み出し、前記解凍手段に送信する送信手段とを有
することを特徴とするものである。
【００２８】このような本発明では、送信手段は、記憶
部から圧縮されたパターンデータを読み出して、解凍手
段に送信する。そして、解凍手段は、圧縮されたパター
ンデータを解凍し、パターンメモリに格納する。
部から圧縮されたパターンデータを読み出して、解凍手
段に送信する。そして、解凍手段は、圧縮されたパター
ンデータを解凍し、パターンメモリに格納する。
【００２９】
【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施例を示した要部構成図であ
る。ここで、図３と同一のものは同一符号を付し、説明
を省略すると共に、図示も省略する。
る。図１は本発明の一実施例を示した要部構成図であ
る。ここで、図３と同一のものは同一符号を付し、説明
を省略すると共に、図示も省略する。
【００３０】図において、テスタコントローラＴＳＣに
は、圧縮手段１、送信手段２とが設けられる。圧縮手段
１は、記憶部であるハードディスクドライブＨＤＤの圧
縮前のパターンデータを、ピンエレクトロニクスＰＥご
とに、例えば、１６ピンごとに圧縮し、ハードディスク
ドライブＨＤＤに格納する。送信手段２は、ハードディ
スクドライブＨＤＤから圧縮されたパターンデータを読
み出し、送信する。
は、圧縮手段１、送信手段２とが設けられる。圧縮手段
１は、記憶部であるハードディスクドライブＨＤＤの圧
縮前のパターンデータを、ピンエレクトロニクスＰＥご
とに、例えば、１６ピンごとに圧縮し、ハードディスク
ドライブＨＤＤに格納する。送信手段２は、ハードディ
スクドライブＨＤＤから圧縮されたパターンデータを読
み出し、送信する。
【００３１】ピンエレクトロニクスＰＥは、例えば、６
４枚あり、新たに、メモリ３、パターンジェネレータ５
が設けられている。また、コントローラＣＰＵは、解凍
手段４を有する。
４枚あり、新たに、メモリ３、パターンジェネレータ５
が設けられている。また、コントローラＣＰＵは、解凍
手段４を有する。
【００３２】メモリ３は、インターフェースＩＦに接続
し、送信手段２からの圧縮された１６ピン分のパターン
データが格納される。コントローラＣＰＵの解凍手段４
は、メモリ２の圧縮されたパターンデータを解凍する。
し、送信手段２からの圧縮された１６ピン分のパターン
データが格納される。コントローラＣＰＵの解凍手段４
は、メモリ２の圧縮されたパターンデータを解凍する。
【００３３】パターンジェネレータ５は、図３に示され
るパターンジェンレータＰＧの代わりに設けられ、クロ
ック分配部ＣＡと接続し、シーケンシャルパターンアド
レスジェネレータ５１、パターンメモリ５２とを有す
る。シーケンシャルパターンアドレスジェネレータ５１
は、クロック分配部ＣＡからのテストレートに基づい
て、パターンアドレスを発生する。パターンメモリ５２
は、ＤＵＴの１６ピンごとに、パターンデータを記憶
し、シーケンシャルパターンアドレスジェンレータ５１
のパターンアドレスに基づいて、図３に示されるエッジ
ジェンレータＣＴＧに出力する。
るパターンジェンレータＰＧの代わりに設けられ、クロ
ック分配部ＣＡと接続し、シーケンシャルパターンアド
レスジェネレータ５１、パターンメモリ５２とを有す
る。シーケンシャルパターンアドレスジェネレータ５１
は、クロック分配部ＣＡからのテストレートに基づい
て、パターンアドレスを発生する。パターンメモリ５２
は、ＤＵＴの１６ピンごとに、パターンデータを記憶
し、シーケンシャルパターンアドレスジェンレータ５１
のパターンアドレスに基づいて、図３に示されるエッジ
ジェンレータＣＴＧに出力する。
【００３４】このような装置の動作を以下で説明する。
図２は図１に示す装置の動作を説明する図で、（ａ）は
実施例の動作を示し、（ｂ）は従来例の動作を示す。
図２は図１に示す装置の動作を説明する図で、（ａ）は
実施例の動作を示し、（ｂ）は従来例の動作を示す。
【００３５】テスタコントローラＴＳＣは、コンパイル
時に、圧縮手段１により、ハードディスクドライブＨＤ
ＤのパターンデータＰＤＡを、１６ピンごとに圧縮し、
パターンデータＰＤＢにし、ハードディスクドライブＨ
ＤＤに格納する。
時に、圧縮手段１により、ハードディスクドライブＨＤ
ＤのパターンデータＰＤＡを、１６ピンごとに圧縮し、
パターンデータＰＤＢにし、ハードディスクドライブＨ
ＤＤに格納する。
【００３６】テストコントローラＴＳＣが、ハードディ
スクＨＤＤ内のテストプログラムを読み出して、実行す
ると共に、送信手段２により、ハードディスクＨＤＤ内
のパターンデータＰＤＢを、インターフェースＩＦを介
して、順次、ピンエレクトロニクスＰＥのメモリ３に送
信し、格納する。
スクＨＤＤ内のテストプログラムを読み出して、実行す
ると共に、送信手段２により、ハードディスクＨＤＤ内
のパターンデータＰＤＢを、インターフェースＩＦを介
して、順次、ピンエレクトロニクスＰＥのメモリ３に送
信し、格納する。
【００３７】そして、それぞれのピンエレクトロニクス
ＰＥのコントローラＣＰＵ内の解凍手段４が、メモリ３
のパターンデータを解凍し、パターンメモリ５２に格納
する。
ＰＥのコントローラＣＰＵ内の解凍手段４が、メモリ３
のパターンデータを解凍し、パターンメモリ５２に格納
する。
【００３８】テスタコントローラＴＳＣは、テストプロ
グラムに従って、コントローラＣＰＵに各種の設定を行
わせ、タイミングジェネレータＴＧを制御する。
グラムに従って、コントローラＣＰＵに各種の設定を行
わせ、タイミングジェネレータＴＧを制御する。
【００３９】これにより、レートジェネレータＲＧは、
テストレートをクロック分配部ＣＡに出力する。そし
て、クロック分配部ＣＡは、テストレートをシーケンシ
ャルパターンアドレスジェンレータ５１、パターンメモ
リ５２、図３に示されるエッジジェネレータＣＴＧに与
える。
テストレートをクロック分配部ＣＡに出力する。そし
て、クロック分配部ＣＡは、テストレートをシーケンシ
ャルパターンアドレスジェンレータ５１、パターンメモ
リ５２、図３に示されるエッジジェネレータＣＴＧに与
える。
【００４０】シーケンシャルパターンアドレスジェネレ
ータ５１は、テストレートに同期してパターンアドレス
をパターンメモリ５２、エッジジェネレータＣＴＧに出
力する。そして、パターンメモリＰＭは、パターンアド
レスに基づいて、パターンデータをエッジジェネレータ
ＣＴＧに出力する。
ータ５１は、テストレートに同期してパターンアドレス
をパターンメモリ５２、エッジジェネレータＣＴＧに出
力する。そして、パターンメモリＰＭは、パターンアド
レスに基づいて、パターンデータをエッジジェネレータ
ＣＴＧに出力する。
【００４１】エッジジェネレータＣＴＧは、パターンデ
ータに基づいて、クロック分配部ＣＡからのテストレー
トから、粗いエッジ及びストローブをエッジジェネレー
タＦＴＧに出力する。このエッジから、エッジジェネレ
ータＦＧは、試験パターンをドライバＤＲＶに与え、コ
ンパレータＣＭＰにストローブを与える。
ータに基づいて、クロック分配部ＣＡからのテストレー
トから、粗いエッジ及びストローブをエッジジェネレー
タＦＴＧに出力する。このエッジから、エッジジェネレ
ータＦＧは、試験パターンをドライバＤＲＶに与え、コ
ンパレータＣＭＰにストローブを与える。
【００４２】そして、ドライバＤＲＶは、リレー部ＲＹ
を介して、ＤＵＴに試験信号を与え、コンパレータＣＭ
Ｐは、リレー部ＲＹを介して、ＤＵＴからの信号と所望
レベルとを比較し、比較結果をエッジジェンレータＣＴ
Ｇに与える。エッジジェンレータＣＴＧのフェイルメモ
リＦＭは、パターンデータの期待値パターンと比較結果
とを比較し、パス／ファイル情報を格納する。
を介して、ＤＵＴに試験信号を与え、コンパレータＣＭ
Ｐは、リレー部ＲＹを介して、ＤＵＴからの信号と所望
レベルとを比較し、比較結果をエッジジェンレータＣＴ
Ｇに与える。エッジジェンレータＣＴＧのフェイルメモ
リＦＭは、パターンデータの期待値パターンと比較結果
とを比較し、パス／ファイル情報を格納する。
【００４３】このように、送信手段２が、ピンエレクト
ロニクスＰＥごとに設けられた解凍手段４に対して、圧
縮されたパターンデータＰＤＢを送信し、解凍手段４
が、ピンエレクトロニクスＰＥごとに設けられたパター
ンメモリ５２に圧縮されたパターンデータＰＤＢを解凍
して格納する。これにより、パターンメモリにパターン
データを書き込む時間は、図２に示されるように、圧縮
率だけのパフォーマンスが期待できる。つまり、圧縮率
が１／５であれば、約５倍のスピードが期待できる。従
って、パターンメモリ５２にパターンデータを書き込む
時間が短縮されるので、テスト時間の短縮が図れる。ま
た、デバック作業の効率化も期待できる。
ロニクスＰＥごとに設けられた解凍手段４に対して、圧
縮されたパターンデータＰＤＢを送信し、解凍手段４
が、ピンエレクトロニクスＰＥごとに設けられたパター
ンメモリ５２に圧縮されたパターンデータＰＤＢを解凍
して格納する。これにより、パターンメモリにパターン
データを書き込む時間は、図２に示されるように、圧縮
率だけのパフォーマンスが期待できる。つまり、圧縮率
が１／５であれば、約５倍のスピードが期待できる。従
って、パターンメモリ５２にパターンデータを書き込む
時間が短縮されるので、テスト時間の短縮が図れる。ま
た、デバック作業の効率化も期待できる。
【００４４】また、ピンエレクトロニクスＰＥにパター
ンメモリ５２を設け、ピンエレクトロニクスＰＥの制御
を行うコントローラＣＰＵでパターンデータＰＤＢの解
凍を行っているので、新たに、解凍手段を設ける必要が
ない。すなわち、コスト的に安く構成することができ
る。
ンメモリ５２を設け、ピンエレクトロニクスＰＥの制御
を行うコントローラＣＰＵでパターンデータＰＤＢの解
凍を行っているので、新たに、解凍手段を設ける必要が
ない。すなわち、コスト的に安く構成することができ
る。
【００４５】なお、本発明はこれに限定されるものでは
なく、以下のようなものでもよい。ＬＳＩテスタの構成
は、各種あり、本実施例に限定されるものではない。例
えば、パターンジェンレータ５内にシーケンシャルパタ
ーンアドレスジェンレータ５１とパターンメモリ５２と
を設けた構成を示したが、シーケンシャルパターンアド
レスジェネレータ５２を、ピンエレクトロニクスＰＥ内
に設けず、メインフレームＭＦに、１つだけパターンア
ドレスジェンレータを設ける構成でもよい。また、エッ
ジジェネレータＣＴＧ、ＦＴＧとを設けた構成を示した
が、１つのエッジジェネレータと波形成形を行うフォー
マッタとで構成するものでもよい。
なく、以下のようなものでもよい。ＬＳＩテスタの構成
は、各種あり、本実施例に限定されるものではない。例
えば、パターンジェンレータ５内にシーケンシャルパタ
ーンアドレスジェンレータ５１とパターンメモリ５２と
を設けた構成を示したが、シーケンシャルパターンアド
レスジェネレータ５２を、ピンエレクトロニクスＰＥ内
に設けず、メインフレームＭＦに、１つだけパターンア
ドレスジェンレータを設ける構成でもよい。また、エッ
ジジェネレータＣＴＧ、ＦＴＧとを設けた構成を示した
が、１つのエッジジェネレータと波形成形を行うフォー
マッタとで構成するものでもよい。
【００４６】つまり、パターンメモリを被試験対象の複
数ピンごとに設け、圧縮されたパターンデータを送信手
段により送信し、パターンメモリごとに設けられた解凍
手段により、パターンデータを解凍する構成のものは、
すべて本発明に含まれる。
数ピンごとに設け、圧縮されたパターンデータを送信手
段により送信し、パターンメモリごとに設けられた解凍
手段により、パターンデータを解凍する構成のものは、
すべて本発明に含まれる。
【００４７】また、メモリ３と解凍手段４とを別の構成
で示したが、メモリ３が解凍手段４の内部にあるという
構成も本発明に含まれる。
で示したが、メモリ３が解凍手段４の内部にあるという
構成も本発明に含まれる。
【００４８】そして、圧縮手段１は、被試験対象の１６
ピンごとにパターンデータを圧縮し、送信手段２によ
り、メモリ３に送信する構成を示したが、圧縮手段１
は、１ピンごとにパターンデータを圧縮し、１６ピン分
の圧縮されたパターンデータを選んで、送信手段２が、
メモリ３に送信する構成でもよい。
ピンごとにパターンデータを圧縮し、送信手段２によ
り、メモリ３に送信する構成を示したが、圧縮手段１
は、１ピンごとにパターンデータを圧縮し、１６ピン分
の圧縮されたパターンデータを選んで、送信手段２が、
メモリ３に送信する構成でもよい。
【００４９】
【発明の効果】本発明によれば、以下のような効果があ
る。請求項１，３，４によれば、送信手段が、複数ピン
ごとに設けられた解凍手段に対して、圧縮されたパター
ンデータをパターンメモリに送信し、解凍手段が、複数
ピンごとに設けられたパターンメモリに圧縮されたパタ
ーンデータを解凍して格納する。これにより、パターン
メモリにパターンデータを書き込む時間は、圧縮率だけ
のパフォーマンスが期待できる。従って、パターンメモ
リにパターンデータを書き込む時間が短縮されるので、
テスト時間の短縮が図れる。また、デバック作業の効率
化も期待できる。
る。請求項１，３，４によれば、送信手段が、複数ピン
ごとに設けられた解凍手段に対して、圧縮されたパター
ンデータをパターンメモリに送信し、解凍手段が、複数
ピンごとに設けられたパターンメモリに圧縮されたパタ
ーンデータを解凍して格納する。これにより、パターン
メモリにパターンデータを書き込む時間は、圧縮率だけ
のパフォーマンスが期待できる。従って、パターンメモ
リにパターンデータを書き込む時間が短縮されるので、
テスト時間の短縮が図れる。また、デバック作業の効率
化も期待できる。
【００５０】請求項２〜４によれば、ピンエレクトロニ
クスにパターンメモリを設け、ピンエレクトロニクスの
制御を行うコントローラでパターンデータの解凍を行っ
ているので、新たに、解凍手段を設ける必要がない。す
なわち、コスト的に安く構成することができる。
クスにパターンメモリを設け、ピンエレクトロニクスの
制御を行うコントローラでパターンデータの解凍を行っ
ているので、新たに、解凍手段を設ける必要がない。す
なわち、コスト的に安く構成することができる。
【００５１】請求項５によれば、記憶部から圧縮したパ
ターンデータを読み出して、複数の解凍手段により、解
凍し、複数のパターンメモリにパターンデータを格納す
るので、パターンメモリにパターンデータを書き込む時
間が短縮され、テスト時間の短縮が図れる。また、デバ
ック作業の効率化も期待できる。
ターンデータを読み出して、複数の解凍手段により、解
凍し、複数のパターンメモリにパターンデータを格納す
るので、パターンメモリにパターンデータを書き込む時
間が短縮され、テスト時間の短縮が図れる。また、デバ
ック作業の効率化も期待できる。
【図１】本発明の一実施例を示した要部構成図である。
【図２】図１に示す装置の動作を説明する図である。
【図３】従来のＬＳＩテスタの概略構成を示した図であ
る。
る。
ＣＰＵ コントローラ ＨＤＤ ハードディスクドライブ ＰＤＡ，ＰＤＢ パターンデータ ＰＥ ピンエレクトロニクス １ 圧縮手段 ２ 送信手段 ４ 解凍手段 ５２ パターンメモリ
Claims (5)
- 【請求項１】 パターンデータに基づいて、被試験対象
の試験を行うＬＳＩテスタにおいて、 前記被試験対象の複数ピンごとに、前記パターンデータ
を格納する複数のパターンメモリと、 このパターンメモリごとに設けられ、圧縮されたパター
ンデータを解凍し、パターンメモリに前記パターンデー
タを格納する解凍手段と、 前記圧縮されたパターンデータを記憶する記憶部と、 この記憶部から圧縮されたパターンデータを読み出し、
前記解凍手段に送信する送信手段とを有することを特徴
とするＬＳＩテスタ。 - 【請求項２】 パターンメモリをピンエレクトロニクス
ごとに設け、解凍手段をピンエレクトロニクスの制御を
行うコントローラが行うことを特徴とする請求項１記載
のＬＳＩテスタ。 - 【請求項３】 パターンデータを圧縮する圧縮手段を有
することを特徴とする請求項１または２記載のＬＳＩテ
スタ。 - 【請求項４】 圧縮手段は、パターンメモリごとに圧縮
することを特徴とする請求項３記載のＬＳＩテスタ。 - 【請求項５】 パターンデータに基づいて、被試験対象
の試験を行うＬＳＩテスタにおけるパターンデータのダ
ウンロード方法において、 試験実行時に、記憶部から圧縮された前記パターンデー
タを読み出して送信し、 複数の解凍手段により、解凍し、複数のパターンメモリ
に前記パターンデータを格納することを特徴とするＬＳ
Ｉテスタにおけるパターンデータのダウンロード方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102371A JP2000292500A (ja) | 1999-04-09 | 1999-04-09 | Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102371A JP2000292500A (ja) | 1999-04-09 | 1999-04-09 | Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000292500A true JP2000292500A (ja) | 2000-10-20 |
Family
ID=14325614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11102371A Pending JP2000292500A (ja) | 1999-04-09 | 1999-04-09 | Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000292500A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006201017A (ja) * | 2005-01-20 | 2006-08-03 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2009080074A (ja) * | 2007-09-27 | 2009-04-16 | Yokogawa Electric Corp | 半導体検査装置 |
| JP2010071863A (ja) * | 2008-09-19 | 2010-04-02 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2010071932A (ja) * | 2008-09-22 | 2010-04-02 | Yokogawa Electric Corp | Ｌｓｉテスタ |
-
1999
- 1999-04-09 JP JP11102371A patent/JP2000292500A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006201017A (ja) * | 2005-01-20 | 2006-08-03 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP4687117B2 (ja) * | 2005-01-20 | 2011-05-25 | 横河電機株式会社 | Ｉｃテスタ |
| JP2009080074A (ja) * | 2007-09-27 | 2009-04-16 | Yokogawa Electric Corp | 半導体検査装置 |
| JP2010071863A (ja) * | 2008-09-19 | 2010-04-02 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2010071932A (ja) * | 2008-09-22 | 2010-04-02 | Yokogawa Electric Corp | Ｌｓｉテスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6456103B1 (en) | Apparatus for reducing power supply noise in an integrated circuit | |
| US6195772B1 (en) | Electronic circuit testing methods and apparatus | |
| US5951705A (en) | Integrated circuit tester having pattern generator controlled data bus | |
| JPH04218785A (ja) | Ｉｃ試験装置 | |
| US20150127986A1 (en) | Test program and test system | |
| US7243278B2 (en) | Integrated circuit tester with software-scaleable channels | |
| KR20010031522A (ko) | 분산 동기화 및 제어를 가지는 모듈식 집적 회로 테스터 | |
| JPH06342036A (ja) | 電子デバイスの試験装置 | |
| US9983263B2 (en) | Interface circuit for scan paths providing separate multiplexer controls | |
| EP1149293A1 (en) | Integrated circuit tester having pattern generator controlled data bus | |
| KR20090060772A (ko) | 반도체 디바이스 테스트 시스템 | |
| JP2000292500A (ja) | Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 | |
| US20070024314A1 (en) | Test system and single-chip tester capable of testing a plurality of chips simultaneously | |
| JP2003035753A (ja) | Ｌｓｉテスタ及びｌｓｉテスタにおけるパターンデータのダウンロード方法 | |
| US6594609B1 (en) | Scan vector support for event based test system | |
| KR101315505B1 (ko) | 에프피지에이와 에이디에이티이207을 이용하여 타이밍 제너레이터를 구현한 반도체 테스트 장치 | |
| WO2007032192A1 (ja) | 試験装置、試験方法、プログラム、及び記録媒体 | |
| JPH10253707A (ja) | 集積回路試験装置 | |
| JP3102600B2 (ja) | Ｉｃテスタ | |
| JPH1026655A (ja) | Ｌｓｉの試験装置 | |
| CN117519619A (zh) | 一种基于打印终端接口的芯片烧录装置 | |
| JP3264812B2 (ja) | Ｉｃ試験装置のタイミング同期方式 | |
| JP2001305188A (ja) | 半導体試験装置 | |
| JPH07209378A (ja) | 試験装置 | |
| JPH09171058A (ja) | Ｉｃ試験装置のパターン発生装置 |