JP2009025143A - 半導体試験装置 - Google Patents

Abstract

【課題】被試験デバイスの試験のスループットを向上させること。
【解決手段】ＣＰＵ１１と、試験ユニット１３と、インターフェースを行うＩ／Ｆ回路１２と、を備え、Ｉ／Ｆ回路１２は、バッファメモリ１６と、バッファメモリ１６に記憶された試験データを読み出し、当該読み出した試験データを各試験部へ転送するＤＭＡコントローラ１７と、を備え、ＣＰＵ１１は、複数回実行される被試験デバイスＤＵＴ２１の試験のうち、所定回目の試験実行中に、所定回目の次回の試験に必要な試験データをバッファメモリ１６に記憶させ、所定回目の試験が終了した場合に、所定回目の次回の試験に必要な試験データを、バッファメモリ１６からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ１７に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。
【選択図】図１

Description

本発明は、半導体試験装置に関する。

従来から、メモリデバイス（被試験デバイス）の性能を試験する半導体試験装置が知られている。

図７及び図８を参照して、従来の半導体試験装置１００の構成を説明する。図７に従来の半導体試験装置１００の基本構成図を示す。図８にＣＰＵ（Central Processing Unit）１１０及びＩ／Ｆ（インターフェース）回路１１１を含んだ従来の半導体試験装置１００の構成図を示す。

先ず、図７を参照して、従来の半導体試験装置１００を説明する。従来の半導体試験装置１００は、ＡＬＰＧ（Algorithmic Pattern Generator）１０１と、ＢＳ（Bias Supply）１０２と、テストヘッド１０３と、を備えて構成される。

ＡＬＰＧ１０１は、被試験デバイスであるＤＵＴ（Device Under Test）１０６を試験（テスト）するためのテストパターンを生成する。ＢＳ１０２は、ＤＵＴ１０６に電源電圧を供給する。テストヘッド１０３は、ドライバ１０４と、コンパレータ１０５と、を備えて構成される。ドライバ１０４は、ＡＬＰＧ１０１から出力されたテストパターンをＤＵＴ１０６に出力する。コンパレータ１０５は、ＤＵＴ１０６からの出力信号と基準電圧とを比較し、比較結果をデジタルコンパレータ部（図示省略）に出力する。ＤＵＴ１０６は、被試験用のＩＣ（Integrated Circuit）である。図７のＤＵＴ１０６は、テストヘッド１０３に構成されているのではなく、テストヘッド１０３に搭載されている状態であることを示している。

図８に示す半導体試験装置１００は、ＣＰＵ１１０と、Ｉ／Ｆ回路１１１と、試験ユニット１１２と、を備えて構成される。Ｉ／Ｆ回路１１１及び試験ユニット１１２は、テスタバス１１６を介して通信接続される。

ＣＰＵ１１０は、アドレスバス１１０Ａ及びデータバス１１０Ｂを介して、アドレス信号及びデータ信号を出力する。

Ｉ／Ｆ回路１１１は、ＣＰＵ１１０と試験ユニット１１２とのインターフェースを行う。具体的には、Ｉ／Ｆ回路１１１は、アドレスバス１１０Ａ及びデータバス１１０Ｂを介してＣＰＵ１１０から出力されたアドレス信号及びデータ信号を受信する。そして、テスタバス１１６を介して、試験データを試験ユニット１１２の各部に出力する。

試験ユニット１１２は、ＢＳ１１３、ＡＬＰＧ１１４と、ドライバ／コンパレータ１１５と、を備えて構成される。ＢＳ１１３は、図７のＢＳ１０２に該当する。ＡＬＰＧ１１４は、図７のＡＬＰＧ１０１に該当する。ドライバ／コンパレータ１１５は、図７のドライバ１０４及びコンパレータ１０５に該当する。

次に、図９を参照して、半導体試験装置１００の動作を説明する。図９に半導体試験装置１００のＣＰＵ１１０で実行される従来のテスト処理を示す。

例えば、従来のテスト処理の実行指示が入力部（図示省略）を介して入力されたこと等をトリガとして、ハードディスク（図示省略）から読み出されて適宜ＲＡＭ（図示省略）に展開された従来のテストプログラムと、ＣＰＵ１１０との協働により従来のテスト処理が実行される。

先ず、電源電圧１がＢＳ１１３に設定される（ステップＳ１０１）。電源電圧１とは、ＢＳ１１３に対して設定される電源電圧値のことをいう。そして、パターン１がＡＬＰＧ１１４に設定される（ステップＳ１０２）。パターン１とは、ＡＬＰＧ１１４に対して設定されるテストパターンことをいう。そして、ＤＲＶレベル１がドライバ／コンパレータ１１５に設定される（ステップＳ１０３）。ＤＲＶレベル１とは、ドライバ／コンパレータ１１５のドライバに対して設定される出力電圧値のことをいう。電源電圧１、パターン１、及びＤＲＶレベル１は、上述した試験データに該当する。

ステップＳ１０３の実行後、ファンクションテスト１がスタートされる（ステップＳ１０４）。ファンクションテスト１とは、ステップＳ１０１〜Ｓ１０３において設定された試験データを用いてＤＵＴ１０６を試験することをいう。

ステップＳ１０４の実行後、ファンクションテスト１が終了される（ステップＳ１０５）。そして、電源電圧２がＢＳ１１３に設定される（ステップＳ１０６）。本ステップでは、電源電圧１と異なる値が電源電圧２としてＢＳ１１３に設定される。そして、パターン２がＡＬＰＧ１１４に設定される（ステップＳ１０７）。本ステップでは、パターン１とは異なるパターンがパターン２としてＡＬＰＧ１１４に設定される。そして、ＤＲＶレベル２がドライバ／コンパレータ１１５に設定される（ステップＳ１０８）。本ステップでは、ＤＲＶレベル１と異なる値がＤＲＶレベル２としてドライバ／コンパレータ１１５に設定される。電源電圧２、パターン２、及びＤＲＶレベル２は、上述した試験データに該当する。

ステップＳ１０８の実行後、ファンクションテスト２がスタートされる（ステップＳ１０９）。ファンクションテスト２とは、ステップＳ１０６〜Ｓ１０８において設定された試験データを用いてＤＵＴ１０６を試験することをいう。そして、ファンクションテスト２が終了される（ステップＳ１１０）。ステップＳ１１０の実行後、従来のテスト処理は終了する。

また、被試験デバイスへ設定する設定データの設定動作を行っている間に、次の設定動作の先行解析を行うことにより、被試験デバイスの試験時間を短縮する技術も知られている（例えば、特許文献１参照）。
特開２００６−３２２７号公報

しかしながら、上述の半導体試験装置１００は、ファンクションテストの実行後、次回のファンクションテストの試験データを試験ユニット１１２の各部に設定する。そして、当該設定された試験データを用いて次回のファンクションテストを行う。この場合、ＤＵＴ１０６の数やテスタピンの数に比例して、試験データの設定情報が増える。試験データの設定情報が増えると、被試験デバイスの試験に時間を要してしまう。このため、被試験デバイスの試験におけるスループットの低下を招いてしまうという問題があった。

本発明の課題は、被試験デバイスの試験のスループットを向上させることである。

上記課題を解決するために、請求項１に記載の発明の半導体試験装置は、
被試験デバイスの試験に必要な試験データを出力する制御部と、
前記試験データが設定され、当該設定された試験データを用いて前記被試験デバイスの試験を実行する複数の試験部を有する試験ユニットと、
前記制御部と前記試験ユニットとのインターフェースを行うインターフェース部と、を備え、
前記インターフェース部は、
前記試験データを一時的に記憶する記憶部と、
前記記憶部に記憶された試験データを読み出し、当該読み出した試験データを前記各試験部へ転送する転送部と、を備え、
前記制御部は、
複数回実行される前記被試験デバイスの試験のうち、所定回数目の試験実行中に、当該所定回数目の次回の試験に必要な試験データを前記記憶部に記憶させ、当該所定回数目の試験が終了した場合に、当該所定回数目の次回の試験に必要な試験データを、前記記憶部から前記各試験部へ前記転送部に転送させ、且つ、前記各試験部に試験を実行させる。

請求項２に記載の発明の半導体試験装置は、
被試験デバイスの試験に必要な試験データを出力する制御部と、
前記試験データが設定され、当該設定された試験データを用いて前記被試験デバイスの試験を実行する複数の試験部を有する試験ユニットと、
前記制御部と前記試験ユニットとのインターフェースを行うインターフェース部と、を備え、
前記試験ユニットは、
前記各試験部に対して設定される試験データを一時的にそれぞれ記憶する複数の記憶部と、
前記各記憶部に記憶された試験データを読み出し、当該読み出した試験データを前記各試験部に対してそれぞれ転送する複数の転送部と、を備え、
前記制御部は、
複数回実行される前記被試験デバイスの試験のうち、所定回数目の試験実行中に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを前記各記憶部にそれぞれ記憶させ、当該所定回数目の試験が終了した場合に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを、前記各記憶部から前記各試験部へ前記各転送部にそれぞれ転送させ、且つ、前記各試験部に試験を実行させる。

請求項３に記載の発明の半導体試験装置は、
被試験デバイスの試験に必要な試験データを出力する制御部と、
前記各試験データが設定され、当該設定された各試験データを用いて前記被試験デバイスの試験をそれぞれ実行する複数の試験部を有する試験ユニットと、
前記制御部と前記試験ユニットとのインターフェースを行うインターフェース部と、を備え、
前記インターフェース部は、
前記各試験部に対して設定される試験データを一時的にそれぞれ記憶する複数の記憶部と、
記各記憶部に記憶された試験データを読み出し、当該読み出した試験データを前記各試験部に対してそれぞれ転送する複数の転送部と、を備え、
前記制御部は、
複数回実行される前記被試験デバイスの試験のうち、所定回数目の試験実行中に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを前記各記憶部にそれぞれ記憶させ、当該所定回数目の試験が終了した場合に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを、前記各試験部から前記各試験部へ前記各転送部にそれぞれ転送させ、且つ、前記各試験部に試験を実行させる。

請求項１に記載の発明によれば、制御部は、所定回目の試験実行中に当該所定回数目の次回の試験に必要な試験データを記憶部に記憶させ、当該所定回数目の試験が終了した場合に当該所定回数目の次回の試験に必要な試験データを、記憶部から試験部へ転送部に転送させ、且つ、各試験部に試験を実行させる。これにより、被試験デバイスの試験時間を縮めることができるので、被試験デバイスの試験のスループットを向上させることができる。

請求項２、３に記載の発明によれば、制御部は、所定回数目の試験実行中に各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを各記憶部に記憶させ、当該所定回数目の試験が終了した場合に、各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを、各記憶部から各試験部へ各転送部に転送させる。これにより、被試験デバイスの試験時間を縮めることができるので、被試験デバイスの試験のスループットを向上させることができる。

以下、添付図面を参照して本発明に係る第１の実施の形態、第２の実施の形態、及び第２の実施の形態の変形例を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。

（本発明に係る第１の実施の形態）
図１及び図２を参照して本発明に係る第１の実施の形態を説明する。図１に、本実施の形態の半導体試験装置１の構成図例を示す。

図１に示す半導体試験装置１は、被試験デバイスを試験する装置である。半導体試験装置１の基本構成図は、図７に記載の半導体試験装置１００と同様である。
半導体試験装置１は、制御部としてのＣＰＵ１１と、インターフェース部としてのＩ／Ｆ回路１２と、試験ユニット１３と、被試験デバイスとしてのＤＵＴ２１と、を備えて構成される。ＣＰＵ１１及びＩ／Ｆ回路１２は、アドレスバス１１Ａ及びデータバス１１Ｂを介して通信接続される。Ｉ／Ｆ回路１２及び試験ユニット１３は、テスタバス１４を介して通信接続される。

ＣＰＵ１１は、半導体試験装置１の各部を中央制御する。ＣＰＵ１１は、ハードディスク（図示省略）に記憶されているシステムプログラム及び各種アプリケーションプログラムの中から指定されたプログラムをＲＡＭ（図示省略）に展開し、ＲＡＭに展開されたプログラムとの協働で、各種処理を実行する。特にハードディスクには、後述する第１のテストプログラムが記憶される。

ＣＰＵ１１は、第１のテストプログラムとの協働により、複数回行われるＤＵＴ２１のファンクションテストのうち、所定回数目のファンクションテスト実行中に、所定回数目の次回のファンクションテストに必要な試験データをバッファメモリ１６に記憶させる。そして、所定回数目のファンクションテストが終了した場合に、所定回数目の次回のファンクションテストに必要な試験データを、バッファメモリ１６からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ１７に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。
例えば、ＤＵＴ２１のファンクションテストを２回行うとする。この場合、ＣＰＵ１１は、１回目のファンクションテスト実行中に２回目のファンクションテストに必要な試験データをバッファメモリ１６に記憶させる。そして、１回目のファンクションテストが終了した場合に、２回目のファンクションテストに必要な試験データを、バッファメモリ１６からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ１７に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。
ここで、ＤＵＴ２１のファンクションテストとは、試験ユニット１３の各部に設定される試験データを用いて被試験用のＩＣであるＤＵＴ２１の試験を行うことをいう。試験データとは、ＡＬＰＧ１９に対して設定されるテストパターン、ＢＳ１８に対して設定される電源電圧、ドライバ／コンパレータ２０に対して設定される出力電圧や判定電圧等のことをいう。

また、ＣＰＵ１１は、ＤＵＴ２１の試験に必要な試験データを出力する。この場合、試験データは、データ信号としてＣＰＵ１１から出力される。また、ＣＰＵ１１は、アドレス信号を出力する。アドレス信号とは、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０の中から、ＤＵＴ２１の試験を実行する試験部を示す信号のことをいう。
例えば、ＢＳ１８に対して、電源電圧を設定するとする。この場合、ＣＰＵ１１から、アドレスバス１１Ａを介して、ＢＳ１８を示すアドレス信号が出力される。また、ＣＰＵ１１からデータバス１１Ｂを介して電源電圧を示すデータ信号が出力される。

Ｉ／Ｆ回路１２は、ＣＰＵ１１と試験ユニット１３とのインターフェースを行う回路である。Ｉ／Ｆ回路１２は、バス変換回路１５と、記憶部としてのバッファメモリ１６と、転送部としてのＤＭＡ（Direct Memory Access）コントローラ１７と、を備えて構成される。

バス変換回路１５は、アドレスバス１１Ａ及びデータバス１１Ｂから入力されたデータを、テスタバス１４の伝送方式に対応するデータに変換する回路である。

バッファメモリ１６は、試験データを一時的に記憶する。ＤＭＡコントローラ１７は、ＣＰＵ１１により出力された指示に基づいて、バッファメモリ１６に記憶された試験データを読み出し、当該読み出した試験データを試験ユニット１３の各部（ＢＳ１８、ＡＬＰＧ１９，ドライバ／コンパレータ２０）へ転送する。

試験ユニット１３は、試験データが設定され、当該設定された試験データを用いてＤＵＴ２１のファンクションテストを実行するユニットである。試験ユニット１３は、試験部としてのＢＳ１８と、ＡＬＰＧ１９と、ドライバ／コンパレータ２０と、を備えて構成される。
ＢＳ１８は、ＤＵＴ２１に電源電圧を供給する。ＡＬＰＧ１９は、ＤＵＴ２１のテストパターンを生成する。具体的には、ＡＬＰＧ１９は、テストパターンを生成し、当該生成したテストパターンをフォーマットコントローラ部（図示省略）に出力する。そして、フォーマットコントローラ部によりＤＵＴ２１に印加する信号波形が整形され、当該整形された信号がＤＵＴ２１に印加される。

ドライバ／コンパレータ２０は、ドライバ及びコンパレータを示す。ドライバは、ＡＬＰＧ１９から出力されたテストパターンをＤＵＴ２１に出力する。コンパレータは、ＤＵＴ２１から出力された出力電圧と基準電圧とを比較し、比較結果をデジタルコンパレータ部（図示省略）に出力する。ここで、ＤＵＴ２１から出力された出力電圧とは、ＡＬＰＧ１９から入力されたテストパターンに対して、ＤＵＴ２１から出力される電圧のことをいう。そして、デジタルコンパレータ部から、フェイルデータがフェイルメモリ（図示省略）に出力される。フェイルメモリとは、ファンクションテスト時のフェイルデータを格納するメモリのことをいう。

次に、図２を参照して、半導体試験装置１の動作を説明する。図２に第１のテスト処理の流れを示す。第１のテスト処理は、ファンクションテスト１のテスト実行にファンクションテスト２の試験データをバッファメモリ１６に記憶させ、ファンクションテスト１の終了時にファンクションテスト２の試験データを試験ユニット１３へ転送させる処理である。

例えば、第１のテスト処理の実行指示が入力部（図示省略）を介して入力されたこと等をトリガとして、ハードディスクから読み出されて適宜ＲＡＭに展開された第１のテストプログラムと、ＣＰＵ１１との協働により第１のテスト処理が実行される。

先ず、電源電圧１がＢＳ１８に設定される（ステップＳ１１）。電源電圧１とはＢＳ１８に対して設定される電源電圧値のことをいう。そして、パターン１がＡＬＰＧ１９に設定される（ステップＳ１２）。パターン１とは、ＡＬＰＧ１９に対して設定されるテストパターンのことをいう。そして、ＤＲＶレベル１がドライバ／コンパレータ２０に設定される（ステップＳ１３）。ＤＲＶレベル１とは、ドライバ／コンパレータ２０のドライバに対して設定される出力電圧値のことをいう。電源電圧１、パターン１、及びＤＲＶレベル１は、上述した試験データに該当する。

ステップＳ１３の実行後、ファンクションテスト１がスタートされる（ステップＳ１４）。ファンクションテスト１とは、ステップＳ１１〜Ｓ１３において設定された試験データを用いてＤＵＴ２１を試験することをいう。ここで、ファンクションテスト１において設定された試験データは、バッファメモリ１６に記憶されることなく試験ユニット１３の各部（ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０）に設定される。

ステップＳ１４の実行後、電源電圧２がバッファメモリ１６に記憶される（書き込まれる）（ステップＳ１５）。本ステップでは、電源電圧２は、電源電圧１と異なる値としてバッファメモリ１６に書き込まれる。そして、パターン２がバッファメモリ１６に書き込まれる（ステップＳ１６）。本ステップでは、パターン２は、パターン１と異なるパターンとしてバッファメモリ１６に書き込まれる。そして、ＤＲＶレベル２がバッファメモリ１６に書き込まれる（ステップＳ１７）。本ステップでは、ＤＲＶレベル２は、ＤＲＶレベル１と異なる値としてバッファメモリ１６に書き込まれる。電源電圧２、パターン２、及びＤＲＶレベル２は、上述した試験データに該当する。

ステップＳ１７の実行後、ファンクションテスト１が終了したか否かが判別される（ステップＳ１８）。ファンクションテスト１が終了していないと判別された場合（ステップＳ１８；ＮＯ）、ステップＳ１８に移行される。ファンクションテスト１が終了したと判別された場合（ステップＳ１８；ＹＥＳ）、ＤＭＡ転送がスタートされる（ステップＳ１９）。具体的には、ＤＭＡコントローラ１７によりファンクションテスト２の試験データがバッファメモリ１６から読み出され、当該読み出されたファンクション２の試験データがＢＳ１８へ転送開始される。すなわち、ＤＭＡコントローラ１７により電源電圧２、パターン２、ＤＲＶレベル２がバッファメモリ１６から読み出され、当該読み出された電源電圧２、パターン２、ＤＲＶ２がＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０のそれぞれに転送開始される。

ステップＳ１９の実行後、ＤＭＡ転送が終了したか否かが判別される（ステップＳ２０）。ＤＭＡ転送が終了していないと判別された場合（ステップＳ２０；ＮＯ）、ステップＳ２０に移行される。ＤＭＡ転送が終了したと判別された場合（ステップＳ２０；ＹＥＳ）、ファンクションテスト２がスタートされる（ステップＳ２１）。ファンクションテスト２とは、ステップＳ１９においてＢＳ１８、ＡＬＰＧ１９、及びドライバ／コンパレータ２０に転送された試験データを用いてＤＵＴ２１の試験を行うことである。そして、ファンクションテスト２が終了したか否かが判別される（ステップＳ２２）。ステップＳ２２の実行後、第１のテスト処理は終了する。

以上、本実施の形態によれば、ＣＰＵ１１は、所定回目のファンクションテスト実行中に所定回目の次回のファンクションテストに必要な試験データを、バッファメモリ１６に記憶させる。そして、所定回目のファンクションテストが終了した場合に所定回目の次回のファンクションテストに必要な試験データを、バッファメモリ１６からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ１７に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。これにより、ＤＵＴ２１の試験時間を縮めることができるので、被試験デバイスの試験のスループットを向上させることができる。

（第２の実施の形態）
図３〜図５を参照して、本発明に係る第２の実施の形態を説明する。図３に、半導体試験装置２の構成図例を示す。図４及び図５に第２のテスト処理の流れを示す。
以下、第１の実施の形態と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。

半導体試験装置２は、制御部としてのＣＰＵ１１と、インターフェース部としてのＩ／Ｆ回路３２と、試験ユニット３３と、を備えて構成される。また、半導体試験装置２のハードディスク（図示省略）には、後述する第２のテストプログラムが記憶される。

ＣＰＵ１１は、第２のテストプログラムとの協働により、複数回行われるＤＵＴ２１のファンクションテストのうち、所定回数目のファンクションテスト実行中に、所定回数目の次回のファンクションテストに必要な試験データをバッファメモリ３４，３６，３８に記憶させる。そして、所定回数目のファンクションテストが終了した場合に、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に対して設定される所定回数目の次回の試験データを、バッファメモリ３４，３６，３８からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ３５，３７，３９に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。

Ｉ／Ｆ回路３２は、ＣＰＵ３１と試験ユニット３３とのインターフェースを行う。試験ユニット３３は、複数の記憶部としてのバッファメモリ３４，３６，３８と、複数の転送部としてのＤＭＡコントローラ３５，３７，３９と、ＢＳ１８と、ＡＬＰＧ１９と、ドライバ／コンパレータ２０と、を備えて構成される。

バッファメモリ３４は、ＢＳ１８に対して設定される試験データを一時的に記憶する。バッファメモリ３６は、ＡＬＰＧ１９に対して設定される試験データを一時的に記憶する。バッファメモリ３８は、ドライバ／コンパレータ２０に対して設定される試験データを一時的に記憶する。

ＤＭＡコントローラ３５は、ＣＰＵ１１の指示に基づいて、バッファメモリ３４に記憶された試験データを読み出し、当該読み出した試験データをＢＳ１８に対して転送する。ＤＭＡコントローラ３７は、ＣＰＵ１１の指示に基づいて、バッファメモリ３６に記憶された試験データを読み出し、当該読み出した試験データをＡＬＰＧ１９に対して転送する。ＤＭＡコントローラ３９は、ＣＰＵ１１の指示に基づいて、バッファメモリ３８に記憶された試験データを読み出し、当該読み出した試験データをドライバ／コンパレータ２０に対して転送する。

次いで、図４及び図５を参照して、本実施の形態における半導体試験装置２の動作を説明する。図４及び図５に半導体試験装置２で実行される第２のテスト処理の流れを示す。第２のテスト処理は、ファンクションテスト１のテスト時にファンクションテスト２の試験データをバッファメモリ３４，３６，３８に記憶させ、ファンクションテスト１の終了時にファンクションテスト２の試験データをＤＭＡコントローラ３５，３７，３９にそれぞれ転送させる処理である。

例えば、第２のテスト処理の実行指示が入力部（図示省略）を介して入力されたこと等をトリガとして、ハードディスクから読み出されて適宜ＲＡＭに展開された第２のテストプログラムと、ＣＰＵ１１との協働により第２のテスト処理が実行される。

先ず、電源電圧１がＢＳ１８に設定される（ステップＳ３１）。そして、パターン１がＡＬＰＧ１９に設定される（ステップＳ３２）。そして、ＤＲＶレベル１がドライバ／コンパレータ２０に設定される（ステップＳ３３）。

ステップＳ３３の実行後、ファンクションテスト１がスタートされる（ステップＳ３４）。そして、電源電圧２がバッファメモリ３４に書き込まれる（ステップＳ３５）。そして、パターン２がバッファメモリ３６に書き込まれる（ステップＳ３６）。そして、ＤＲＶレベル２がバッファメモリ３８に書き込まれる（ステップＳ３７）。

ステップＳ３７の実行後、ファンクションテスト１が終了したか否かが判別される（ステップＳ３８）。ファンクションテスト１が終了していないと判別された場合（ステップＳ３８；ＮＯ）、ステップＳ３８に移行される。ファンクションテスト１が終了したと判別された場合（ステップＳ３８；ＹＥＳ）、ファンクションテスト２の試験データの並列処理命令がＤＭＡコントローラに送信される（ステップＳ３９）。すなわち、ファンクションテスト２の試験データを並列処理する命令がＤＭＡコントローラ３５，３７，３９に送信される。

ステップＳ３９の実行後、電源電圧２がＤＭＡ転送される（ステップＳ４０）。すなわち、バッファメモリ３４に記憶された電源電圧２がＤＭＡコントローラ３５により読み出され、当該読み出された電源電圧２がＢＳ１８に転送される。そして、電源電圧２のＤＭＡ転送が終了したか否かが判別される（ステップＳ４１）。

また、ステップＳ３９の実行後、パターン２がＤＭＡ転送される（ステップＳ４２）。すなわち、バッファメモリ３６に記憶されたパターン２がＤＭＡコントローラ３７により読み出され、当該読み出されたパターン２がＡＬＰＧ１９に転送される。そして、パターン２のＤＭＡ転送が終了したか否かが判別される（ステップＳ４３）。ここで、ステップＳ４２はステップＳ４０と同時に実行される。また、ステップＳ４３はステップＳ４１と同時に実行される。

また、ステップＳ３９の実行後、ＤＲＶレベル２がＤＭＡ転送される（ステップＳ４４）。すなわち、バッファメモリ３８に記憶されたＤＲＶレベル２がＤＭＡコントローラ３９により読み出され、当該読み出されたＤＲＶレベル２がドライバ／コンパレータ２０に転送される。そして、ＤＲＶレベル２のＤＭＡ転送が終了したか否かが判別される（ステップＳ４５）。ここで、ステップＳ４４はステップＳ４０と同時に実行される。また、ステップＳ４５は、ステップＳ４１と同時に実行される。

ステップＳ４１において、電源電圧２のＤＭＡ転送が終了していないと判別された場合（ステップＳ４１；ＮＯ）、ステップＳ４１に移行される。ステップＳ４１において、電源電圧２のＤＭＡ転送が終了したと判別された場合（ステップＳ４１；ＹＥＳ）、試験ユニット３３へのＤＭＡ転送が終了したか否かが判別される（ステップ４６）。すなわち、ＢＳ１８、ＡＬＰＧ１９、及びドライバ／コンパレータ２０へのＤＭＡ転送が終了したか否かが判別される。

また、ステップＳ４３において、パターン２のＤＭＡ転送が終了していないと判別された場合（ステップＳ４３；ＮＯ）、ステップＳ４３に移行される。ステップＳ４３において、パターン２のＤＭＡ転送が終了したと判別された場合（ステップＳ４３；ＹＥＳ）、ステップＳ４６に移行される。

また、ステップＳ４５において、ＤＲＶレベル２のＤＭＡ転送が終了していないと判別された場合（ステップＳ４５；ＮＯ）、ステップＳ４５に移行される。ステップＳ４５において、ＤＲＶレベル２のＤＭＡ転送が終了したと判別された場合（ステップＳ４５；ＹＥＳ）、ステップＳ４６に移行される。

ステップＳ４６において、全試験ユニットへのＤＭＡ転送が終了していないと判別された場合（ステップＳ４６；ＮＯ）、ステップＳ４６に移行される。ステップＳ４６において、試験ユニット３３へのＤＭＡ転送が終了したと判別された場合（ステップＳ４６；ＹＥＳ）、ファンクションテスト２が開始される（ステップＳ４７）。そして、ファンクションテスト２が終了される（ステップＳ４８）。ステップＳ４８の実行後、第２のテスト処理が終了する。

以上、本実施の形態によれば、ＣＰＵ１１は、所定回数目のファンクションテスト実行中に、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に対して設定される所定回数目の次回のファンクションテストに必要な試験データをバッファメモリ３４，３６，３８に記憶させる。そして、所定回数目のファンクションテストが終了した場合に、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に対して設定される所定回数目の次回のファンクションテストに必要な試験データを、バッファメモリ３４，３６，３８からＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０へＤＭＡコントローラ３５，３７，３９に転送させ、且つ、ＢＳ１８、ＡＬＰＧ１９、ドライバ／コンパレータ２０に試験を実行させる。これにより、ＤＵＴ２１の試験時間を縮めることができるので、被試験デバイスの試験のスループットを向上させることができる。

また、第１の実施の形態におけるバッファメモリ１６と比べて、各バッファメモリ３４，３６，３８に記憶される試験データのデータ量は少ないので、試験データを転送する時間をより速く読み出すことができ、被試験デバイスの試験のスループットをより向上させることができる。

（第２の実施の形態の変形例）
図６を参照して、本発明に係る第２の実施の形態の変形例を説明する。図６に、半導体試験装置３の構成図例を示す。
以下、第１の実施の形態及び第２の実施の形態と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。

半導体試験装置３は、ＣＰＵ１１と、Ｉ／Ｆ回路６１と、試験ユニット１３と、を備えて構成される。
Ｉ／Ｆ回路６１は、バス変換回路６３と、テスタバス分配回路６４と、バッファメモリ３４，３６，３８と、ＤＭＡコントローラ３５，３７，３９と、を備えて構成される。
バス変換回路６３は、アドレスバス１１Ａ及びデータバス１１Ｂから入力されたデータを、テスタバス６３Ａの転送方式に対応するデータに変換する回路である。テスタバス分配回路６４は、テスタバス６３Ａから入力されたデータを、テスタバス６４Ａ、６４Ｂ、６４Ｃに分配して転送する回路である。
また、半導体試験装置３において、ハードディスク（図示省略）には、第２のテストプログラムが記憶される。すなわち、半導体試験装置３においては、第２のテストプログラムが実行される。

以上、本実施の形態の変形例によれば、第２の実施の形態の効果と同様に、ＤＵＴ２１の試験時間を縮めることができるので、被試験デバイスの試験のスループットを向上させることができる。

また、バッファメモリ３４，３６，３８及び、ＤＭＡコントローラ３５，３７，３９をＩ／Ｆ回路６１にまとめて搭載することができる。これにより、第２の実施の形態と比較して、試験ユニット１３の回路規模を小さく設計することができる。

なお、上記各実施の形態及び変形例における記述は、本発明に係る半導体試験装置の一例であり、これに限定されるものではない。

例えば、上記各実施の形態及び変形例では、ＤＵＴ２１のファンクションテストを２回行うこととしたが、３回以上行うこととしてもよい。

また、上記各実施の形態及び変形例では、ファンクションテスト１において設定された試験データは、バッファメモリ１６（バッファメモリ３４，３６，３８）に記憶されることなく試験ユニット１３（試験ユニット３３）の各部に設定されることとしたが、これに限定されるものではない。例えば、ファンクションテスト１において設定された試験データをバッファメモリ１６（バッファメモリ３４，３６，３８）を記憶することとしてもよい。この場合、ＤＭＡコントローラ１７（ＤＭＡコントローラ３５，３７，３９）により試験データが試験ユニット（試験ユニット３３）の各部に設定される。

その他、本実施の形態における半導体試験装置の細部構造及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

本発明に係る第１の実施の形態の半導体試験装置の構成図例である。 第１のテスト処理の流れを示したフローチャートである。 本発明に係る第２の実施の形態の半導体試験装置の構成図例である。 第２のテスト処理の流れを示したフローチャートである。 第２のテスト処理の流れを示したフローチャートである。 本発明に係る第２の実施の形態の変形例の半導体試験装置の構成図例である。 従来の半導体試験装置の構成図例である。 従来の半導体試験装置の構成図例である。 従来のテスト処理の流れを示したフローチャートである。

符号の説明

１，２，３，１００ 半導体試験装置
１１ ＣＰＵ
１１Ａ アドレスバス
１１Ｂ データバス
１２，３２，６１ Ｉ／Ｆ回路
１３，３３ 試験ユニット
１４，６３Ａ，６４Ａ，６４Ｂ，６４Ｃ テスタバス
１５，６３ バス変換回路
１６，３４，３６，３８ バッファメモリ
１７，３５，３７，３９ ＤＭＡコントローラ
２０ ドライバ／コンパレータ
２１ 被試験デバイス
６４ テスタバス分配回路

Claims (3)

1. 被試験デバイスの試験に必要な試験データを出力する制御部と、
   前記試験データが設定され、当該設定された試験データを用いて前記被試験デバイスの試験を実行する複数の試験部を有する試験ユニットと、
   前記制御部と前記試験ユニットとのインターフェースを行うインターフェース部と、を備え、
   前記インターフェース部は、
   前記試験データを一時的に記憶する記憶部と、
   前記記憶部に記憶された試験データを読み出し、当該読み出した試験データを前記各試験部へ転送する転送部と、を備え、
   前記制御部は、
   複数回実行される前記被試験デバイスの試験のうち、所定回数目の試験実行中に、当該所定回数目の次回の試験に必要な試験データを前記記憶部に記憶させ、当該所定回数目の試験が終了した場合に、当該所定回数目の次回の試験に必要な試験データを、前記記憶部から前記各試験部へ前記転送部に転送させ、且つ、前記各試験部に試験を実行させる半導体試験装置。
2. 被試験デバイスの試験に必要な試験データを出力する制御部と、
   前記試験データが設定され、当該設定された試験データを用いて前記被試験デバイスの試験を実行する複数の試験部を有する試験ユニットと、
   前記制御部と前記試験ユニットとのインターフェースを行うインターフェース部と、を備え、
   前記試験ユニットは、
   前記各試験部に対して設定される試験データを一時的にそれぞれ記憶する複数の記憶部と、
   前記各記憶部に記憶された試験データを読み出し、当該読み出した試験データを前記各試験部に対してそれぞれ転送する複数の転送部と、を備え、
   前記制御部は、
   複数回実行される前記被試験デバイスの試験のうち、所定回数目の試験実行中に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを前記各記憶部にそれぞれ記憶させ、当該所定回数目の試験が終了した場合に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを、前記各記憶部から前記各試験部へ前記各転送部にそれぞれ転送させ、且つ、前記各試験部に試験を実行させる半導体試験装置。
3. 被試験デバイスの試験に必要な試験データを出力する制御部と、
   前記各試験データが設定され、当該設定された各試験データを用いて前記被試験デバイスの試験をそれぞれ実行する複数の試験部を有する試験ユニットと、
   前記制御部と前記試験ユニットとのインターフェースを行うインターフェース部と、を備え、
   前記インターフェース部は、
   前記各試験部に対して設定される試験データを一時的にそれぞれ記憶する複数の記憶部と、
   記各記憶部に記憶された試験データを読み出し、当該読み出した試験データを前記各試験部に対してそれぞれ転送する複数の転送部と、を備え、
   前記制御部は、
   複数回実行される前記被試験デバイスの試験のうち、所定回数目の試験実行中に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを前記各記憶部にそれぞれ記憶させ、当該所定回数目の試験が終了した場合に、前記各試験部に対して設定される当該所定回数目の次回の試験に必要な試験データを、前記各試験部から前記各試験部へ前記各転送部にそれぞれ転送させ、且つ、前記各試験部に試験を実行させる半導体試験装置。

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